KR20070028261A

KR20070028261A - 기준 전압 발생 회로, 반도체 집적 회로 및 반도체 집적회로 장치

Info

Publication number: KR20070028261A
Application number: KR1020060086158A
Authority: KR
Inventors: 도시오 모찌즈끼; 에이끼 이마이즈미; 사찌꼬 오꾸무라
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2005-09-07
Filing date: 2006-09-07
Publication date: 2007-03-12
Also published as: US20070052405A1; TW200728956A; US7268529B2; JP2007102753A; JP4822431B2

Abstract

본 발명은 온도 의존성이 낮은 약 1.2V 이하의 기준 전압을 발생시키는 것이 가능하고, 차동 앰프의 오프셋 전압 의존성도 작게 하는 것이 가능한 밴드갭형 기준 전압 발생 회로 및 이를 포함한 반도체 집적 회로를 제공한다. 밴드갭부(10)는 전원 전압 단자간에 직렬로 접속된 제1 저항(R1) 및 바이폴라 트랜지스터(BT1)와, 전원 전압 단자 사이에 직렬로 접속된 제2 저항(R2)-바이폴라 트랜지스터(BT2)-제3 저항(R3)과, 상기 제1 저항과 제2 저항에 의해 각각 발생한 전압을 입력으로 하는 차동 증폭 회로(AMP1)로 이루어지고, 그 차동 증폭 회로의 출력이 상기 2개의 트랜지스터(BT1, BT2)의 베이스에 인가되도록 구성한다. 또한, 출력부(20)는, 상기 차동 증폭 회로의 출력이 베이스에 인가되는 바이폴라 트랜지스터(BT3)와, 그 트랜지스터와 직렬로 접속된 저항(R4)과, 그 트랜지스터에 흐르는 전류를 전사하는 커런트 미러 회로(21; MT1, MT2)와, 전사된 전류를 전압으로 변환하는 저항(R5) 및 다이오드(BT4)를 포함하도록 했다.

트랜지스터, 차동 앰프, 다이오드, 오프셋, 콜렉터, 폴리 실리콘, 에미터

Description

기준 전압 발생 회로, 반도체 집적 회로 및 반도체 집적 회로 장치{A REFERENCE VOLTAGE GENERATING CIRCUIT, A SEMICONDUCTOR INTEGRATED CIRCUIT AND A SEMICONDUCTOR INTEGRATED CIRCUIT APPARATUS}

도 1은 본 발명에 따른 밴드갭형 기준 전압 발생 회로의 제1 실시예를 나타내는 회로도.

도 2는 제1 실시예의 밴드갭형 기준 전압 발생 회로의 변형예를 나타내는 회로도.

도 3은 제1 실시예의 밴드갭형 기준 전압 발생 회로의 출력 전압 Vbgout의 오프셋 전압 의존성을 나타내는 특성도.

도 4는 선원 발명에 따른 기준 전압 발생 회로의 출력 전압의 오프셋 전압의존성을 나타내는 특성도.

도 5는 본 발명에 따른 밴드갭형 기준 전압 발생 회로의 제2 실시예를 나타내는 회로도.

도 6은 제2 실시예의 밴드갭형 기준 전압 발생 회로의 변형예를 나타내는 회로도.

도 7은 본 발명에 따른 밴드갭형 기준 전압 발생 회로의 제3 실시예를 나타내는 회로도.

도 8은 제3 실시예의 밴드갭형 기준 전압 발생 회로의 변형예를 나타내는 회로도.

도 9는 선원 발명에 따른 밴드갭형 기준 전압 발생 회로의 구성예를 나타내는 회로도.

도 10의 (A)는 도 1의 실시예의 기준 전압 발생 회로를 구성하는 NPN 바이폴라 트랜지스터의 일례를 나타내는 레이아웃도, (B)는 단면도.

도 11의 (A)는 도 1의 실시예의 기준 전압 발생 회로를 구성하는 P채널 MOS 트랜지스터의 일례를 나타내는 레이아웃도, (B)는 단면도.

도 12의 (A)는 도 1의 실시예의 기준 전압 발생 회로를 구성하는 N채널 MOS 트랜지스터의 일례를 나타내는 레이아웃도, (B)는 단면도.

도 13의 (A)는 도 1의 실시예의 기준 전압 발생 회로를 구성하는 저항 소자의 일례를 나타내는 레이아웃도, (B)는 단면도.

도 14의 (A)는 도 5의 실시예의 기준 전압 발생 회로를 구성하는 PNP 바이폴라 트랜지스터의 일례를 나타내는 레이아웃도, (B)는 단면도.

<도면의 주요 구성에 대한 부호의 설명＞

BT1、BT2、BT3: 바이폴라 트랜지스터

BT4: 다이오드 접속의 바이폴라 트랜지스터

MT1、MT2、MT3: P채널형 MOS 트랜지스터

MT4、MT5、MT6: N채널형 MOS 트랜지스터

AMP1, AMP2: 차동 앰프

10: 기준 전압 발생 회로

11: 밴드갭부

12: 출력부

20: 스타트 증폭기 회로

21, 23: 커런트 미러 회로

31: 반도체 기판

32: 콜렉터 영역으로 되는 매립 영역

33: 콜렉터 인상 영역

34: 베이스 영역

37: 에미터 영역

45, 46: 소스 드레인 영역

48: 게이트 전극

58: 폴리 실리콘 저항

<특허 문헌 1> 특개 2004-206633호의 공보

본 발명은 반도체 집적 회로의 기준 전압 발생 기술, 특히 저전원 전압에서 동작하는 밴드갭형 기준 전압 발생 회로에 관한 것으로, 예를 들면 A/D 변환 회로 나 D/A 변환 회로에 필요로 되는 기준 전압을 발생하는 기준 전압 발생 회로에 적용하기에 유효한 기술에 관한 것이다.

A/D 변환 회로나 D/A 변환 회로에서의 변환 동작에는 기준 전압이 필요로 되기 때문에, A/D 변환 회로나 D/A 변환 회로를 내장한 반도체 집적 회로에는 기준 전압 발생 회로가 설치된다. 기준 전압 발생 회로에는, 제너 다이오드를 이용한 것, 차동 증폭 회로(이하, 차동 앰프라 한다)를 사용한 것 등, 여러 가지 회로 형식의 것이 알려져 있다. 이 중, 밴드갭 레퍼런스 회로라 불리는 것은, 전원 전압 의존성 및 온도 의존성이 낮고 안정된 기준 전압을 발생시킬 수 있기 때문에, 높은 정밀도가 요구되는 A/D 변환 회로나 D/A 변환 회로 등의 아날로그 회로나 아날로그 디지털 혼재 회로에서 다용되고 있다.

한편, 근년, 반도체 집적 회로는 저소비 전력화 및 고속화를 위해 저전원 전압화가 진행되고 있다. 이에 따라, 반도체 집적 회로에 내장되는 기준 전압 발생 회로도 저전압의 기준 전압을 발생할 수 있는 것이 개발되도록 되어 오고 있다.

저전압의 기준 전압을 발생하는 기준 전압 발생 회로에 관한 발명으로서는, 예를 들면 특허 문헌 1에 기재되어 있는 것 등이 있다. 도 9에는, 특허 문헌 1에 개시되어 있는 기준 전압 발생 회로의 일례가 도시되어 있다. 이 기준 전압 발생 회로는, MOS(Metal 0xide Semiconductor) 트랜지스터 MT1, MT2, MT0의 게이트 단자에 차동 앰프 AMP0의 출력 전압(Vc)이 인가되어 있기 때문에, 각각의 트랜지스터의 사이즈가 동일하면 동일 크기의 전류 I0을 흘린다.

이 기준 전압 발생 회로는, 트랜지스터 MT1, MT2의 드레인 전압이 차동 앰프 AMP0의 한 쌍의 차동 입력 단자에 입력되어 있고, 차동 앰프 AMP0의 이미지너리 쇼트 작용에 의해, 입력 Vc1과 Vc2의 차가 O으로 되도록 피드백이 걸린다. 그 때문에, 저항 R1에는 바이폴라 트랜지스터 BT1의 베이스 에미터간 전압 VBE1과 바이폴라 트랜지스터 BT2의 베이스 에미터간 전압 VBE2의 차와 동일한 전압이 발생한다. 트랜지스터 MT1, MT2의 드레인 전류 I0은 이 상태를 유지하도록 정해진다.

이 전류 I0을 트랜지스터 MT1, MT2와 커런트 미러를 이루는 트랜지스터 MT0로 카피해서, 저항 Ra와 다이오드 접속의 트랜지스터 BT3 및 이들과 병렬의 저항 Rb로 이루어지는 출력 회로에 흘림으로써, 저전압 출력을 얻을 수 있다. 트랜지스터 BT3의 베이스 에미터간 전압 VBE0는 온도가 상승하면 감소, 즉 마이너스의 온도 특성을 갖기 때문에, VBE0에 저항 Ra의 단자간 전압을 가한 전압에 상당하는 출력 전압 Vbgout은, 플러스의 온도 특성을 갖는 전류 I0이 저항 Ra, Rb로 흐름으로써 보상되어 온도 의존성을 갖지 않는 원하는 전압값으로 된다.

상기 선원의 기준 전압 발생 회로의 동작은 차동 앰프 AMP0의 오프셋을 무시할 수 있을 정도의 작은 것으로서 설명한 것이다. 그러나, 고정밀도의 기준 전압을 얻고자 하는 경우, 차동 앰프 AMP0의 입력 단자 사이의 오프셋 전압을 무시할 수 없다. 차동 앰프 AMP0의 입력 오프셋 전압(이하, 간단히 오프셋이라 한다)을 Vos라 하면, 상기 선원의 기준 전압 발생 회로는, Vc2-Vc1=Vos로 되도록 동작한다. 그 때문에 저항 R1에 흐르는 전류는 Vos만큼 변화하는데, 이것이 출력을 변동시키는 요인으로 된다.

열 전압 VT=kT/q(T: 절대 온도, k: 볼트먼 상수, q: 전하소량), Is를 바이 폴라 트랜지스터의 역방향 포화 전류로 하면, 트랜지스터 BT1, BT2의 베이스 에미터간에 순방향 전류가 흐르는 조건하에서는, VBE1, VBE2는 다음의 수학식

로 나타내어진다. 상기 수학식에서, "*"은 승산 기호, "/"은 제산 기호이다. 차동 앰프에 오프셋이 있는 것을 고려하면 Vc2-Vc1=Vos로 되는데, Vc1=VBE1, Vc2=VBE2+IO*R1이기 때문에, 이를 상기 수학식에 대입해서 정리하면,

로 된다.

한편, 출력 전압 Vbgout에 관해서는, Vbgout/Rb+(Vbgout-VBE3)/Ra=I0가 성립한다. 이 수학식을 Vbgout에 대해서 정리하면, 다음과 같다.

여기서, 상기 수학식 (2)의 전류 I0를 대입하면,

으로 된다. 이에 의해, Vbgout의 Vos에 대한 변화율은,

으로 되고, 차동 앰프의 오프셋에 의해 출력에는 이만큼의 크기의 변동이 생기게 된다.

본 발명의 목적은, 온도 보상과 전원 전압 보상된 약 1.2V 이하의 기준 전압을 발생하는 것이 가능하고, 차동 앰프의 오프셋 전압 의존성도 작게 하는 것이 가능한 밴드갭형 기준 전압 발생 회로 및 이를 포함한 반도체 집적 회로를 제공하는 것에 있다.

본 발명의 상기 및 그 외의 목적과 신규의 특징에 대해서는, 본 명세서의 기술 및 첨부 도면으로 명확해질 것이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 설명하면, 하기와 같다.

즉, 본 발명에 따른 기준 전압 발생 회로는 밴드갭부와 출력부를 포함한다. 이 중, 밴드갭부는 전원 전압 단자간에 직렬로 접속된 제1 저항 및 제1 바이폴라 트랜지스터와, 전원 전압 단자간에 직렬로 접속된 제2 저항-제2 바이폴라 트랜지스터-제3 저항과, 상기 제1 저항과 제2 저항에 의해 각각 발생한 전압을 입력으로 하는 차동 증폭 회로를 포함하고, 그 차동 증폭 회로의 출력이 상기 2개의 트랜지스터의 베이스에 인가되도록 구성된다. 또한, 출력부는 상기 차동 증폭 회로의 출력 이 베이스에 인가되는 바이폴라 트랜지스터와, 그 트랜지스터와 직렬로 접속된 저항과, 그 트랜지스터에 흐르는 전류를 전사하는 커런트 미러 회로와, 전사된 전류를 전압으로 변환하는 저항 및 다이오드를 포함하도록 한 것이다.

상기한 수단에 따르면, 밴드갭부의 차동 증폭 회로의 출력으로부터 입력으로 상기 2개의 트랜지스터를 통하여 네가티브 피드백이 걸려, 차동 증폭 회로의 출력이 바이폴라 트랜지스터의 베이스 에미터간 전압 VBE와 동일해지도록 동작한다. 이 때, 차동 증폭 회로에 오프셋 전압이 있어 그 출력이 변화되어도, 주로 상기 제1 저항에 의해 발생하는 전압이 변화됨으로써, 오프셋 전압에 대한 차동 증폭 회로의 출력의 변화가 차동 증폭 회로의 gm(전달 컨덕턴스)과 제1 저항의 저항값과의 곱(증폭도)에 따라 축소된다.

이 전압을 바이폴라 트랜지스터와 저항, 커런트 미러로 전류 변환하고, 다시 이 전류를 저항과 다이오드를 포함하는 출력 회로에서 전압으로 변환함으로써, 오프셋 전압에 의한 변화가 경감된 전압이 얻어진다. 또한, 출력부의 직렬 형태의 저항과 다이오드는, 각각의 단자에 발생하는 전압의 온도 특성이 반대인 것에 의해 온도 변화에 대한 전압 변화가 상쇄해서, 온도 의존성이 낮은 출력 전압이 얻어진다. 또한, 커런트 미러는 전원 전압이 변동해도 전류는 변하지 않는다고 하는 특성을 갖기 때문에, 커런트 미러로 재생한 전류를 저항과 다이오드로 이루어지는 출력 회로에서 전압으로 변환함으로써, 전원 전압 의존성이 낮은 출력 전압이 얻어진다.

또한, 바람직하게는, 상기 출력부의 전류-전압 변환용의 저항 및 다이오드와 병렬로 저항을 접속한다. 이에 의해, 보다 낮은 출력 전압이 얻어지게 된다. 또한, 바람직하게는, 회로의 동작 개시시에 상기 밴드갭부의 제1 저항 또는 제2 저항으로부터 전류를 유출시킴과 함께, 차동 증폭 회로의 출력이 소정의 레벨로 상승한 후에는 상기 유출 전류를 차단하는 기능을 갖는 스타트업 회로를 설치한다. 이에 의해, 기준 전압 발생 회로가 원하는 레벨의 출력 전압을 출력하는 상태 외의 상태에서 안정되는 것을 회피하여, 정확한 출력 전압을 얻어지게 된다.

<실시예＞

도 1에는 본 발명에 따른 기준 전압 발생 회로의 제1 실시예가 도시되어 있다.

도 1에 도시되어 있는 기준 전압 발생 회로는, 예를 들면 1.5V와 같은 전원 전압 Vdd가 인가된 전원 단자와 접지 전위 OV와 같은 전원 전압 Vss가 인가된 전원 단자 사이에 직렬로 접속된 저항 R1과 NPN 바이폴라 트랜지스터 BT1을 포함한다. 또한, 상기 전원 단자간에 동일하게 직렬로 접속된 저항 R2와 NPN 바이폴라 트랜지스터 BT2와 저항 R3을 포함한다. 저항 R1과 R2는 동일한 저항값 R0을 갖도록 된다. 트랜지스터 BT1, BT2는 에미터 사이즈가 1:n과 같은 비로 되도록 설정되어 있다. n의 값으로서는, 예를 들면 「1O」이 선택된다. 에미터 사이즈를 1:n으로 하는 대신에, 트랜지스터 BT2로서 BT1과 동일 사이즈의 트랜지스터를 n개 병렬로 접속한 것을 이용하도록 해도 된다.

또한, 상기 저항 R1과 트랜지스터 BT1과의 접속 노드 N1의 전위 Vc1이 비반전 입력 단자에, 또한 저항 R2와 트랜지스터 BT2의 접속 노드 N2의 전위 Vc2이 반 전 입력 단자에 각각 인가된 차동 앰프 AMP1이 설치되어 있다. 그리고, 이 차동 앰프 AMP1의 출력이 상기 트랜지스터 BT1, BT2의 베이스 단자에 인가되고, 접속 노드 N1, N2의 전위Vc1, Vc2가 동일, 즉 Vc1=Vc2로 되도록 BT1, BT2에 전류I1, I0이 흐른다. 저항 R1, R2, R3 및 트랜지스터 BT1, BT2과 차동 앰프 AMP1에 의해, 바이폴라 트랜지스터 BT1의 베이스 에미터간 전압 VBE1에 따른 전압을 출력하는 밴드갭부(11)가 구성되어 있다. 이 구성에서는 전류 I0은 절대 온도에 정비례한다.

또한, 상기 트랜지스터 BT2의 전류 I0과 동일한 전류를 흘리기 위해서, BT2와 동일한 크기의 NPN 바이폴라 트랜지스터 BT3과 저항 R4가 설치되어 있다. 그리고, 트랜지스터 BT3의 콜렉터 측에는 전원 전압 Vdd 사이에 커런트 미러를 구성하는 P채널형 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터) MT1이 설치되어 있다. 저항 R4는 저항 R3과 동일한 저항값 R1을 갖도록 된다. MOS 트랜지스터 MT1은 게이트와 드레인이 결합되어 전류-전압 변환 수단으로서 작용하고, 변환된 전압이 커런트 미러를 구성하는 다른 쪽의 P채널형 M0S 트랜지스터 MT2의 게이트 단자에 인가됨으로써, MT1과 MT2의 사이즈 비(게이트 폭의 비)에 따른 전류가 MT2에 흐른다.

이 실시예에서는, MT1과 MT2가 동일 사이즈로 됨으로써, MT1과 동일한 전류가 MT2에 흐르도록 되어 있다. 그리고, 이 MOS 트랜지스터 MT2와 직렬로, 저항 R5 및 베이스와 콜렉터가 결합된 소위 다이오드 접속의 바이폴라 트랜지스터 BT4가 접속되어 있다. 또한, R5, BT3과 병렬로 저항 R6이 설치되어 있다. 트랜지스터 BT3과 저항 R4와 커런트 미러 MT1, MT2와 저항 R5 및 다이오드 접속의 트랜지스터 BT4 에 의해, 출력부(12)가 구성되어 있다.

이 출력부(12)에서는, 트랜지스터 BT4의 베이스 에미터간 전압 VBEO의 마이너스의 온도 특성이 절대 온도에 정비례하는 전류 I0(즉, Ia, Ib)과 저항 R5, R6에 의한 전압에 의해 상쇄됨으로써, 온도 의존성이 낮은 출력 전압 Vbgout이 얻어지게 되도록 되어 있다. 또한, 트랜지스터 BT3의 전류를 MOS 트랜지스터 MT1, MT2로 이루어지는 커런트 미러로 재생하고, 직렬의 저항 R5 및 다이오드 접속의 트랜지스터 BT4로 흘리도록 하고 있고, 커런트 미러는 전원 전압 Vdd가 변동해도 전류는 변하지 않기 때문에 , 전원 전압 의존성이 낮은 출력 전압 Vbgout가 얻어진다.

또한, 저항 R5와 다이오드 접속의 트랜지스터 BT4는 접속이 반대이어도 된다. 커런트 미러는 MOS 트랜지스터 MT1, MT2 대신에 PNP 바이폴라 트랜지스터를 이용해서 구성해도 된다. 차동 앰프 AMP1은 MOS 트랜지스터로 구성되어 있고, 한쌍의 소스 공통 접속된 차동 트랜지스터 쌍과, 공통 소스에 접속된 정전류원과, 차동 트랜지스터의 드레인측에 접속된 수동 소자로 이루어지는 차동 증폭 단을 갖는 회로, 혹은 차동 증폭 단에 소스 접지형 또는 소스 팔로워형 등의 출력부를 접속한 회로가 이용된다.

도 1의 기준 전압 발생 회로는, 차동 앰프 AMP1에 오프셋 전압이 없는 경우, Vc1=Vc2로 되도록 트랜지스터 BT1, BT2에 전류가 흐른다. 한편, 차동 앰프 AMP1에 오프셋 전압이 있는 경우에는 출력Vc가 변화되고, ΔVc1/ΔVc=gm*R0, ΔVc2/ΔVc≒R0/R1로부터 주로 Vc1이 변화되고, 오프셋 전압=｜ΔVc1-ΔVc2｜≒｜ΔVc1｜에 대한 Vc의 변화는 1/gm*R0으로 축소된다. 즉, 출력에 바이폴라 트랜지스터 BT1과 저 항 R1로 구성된 증폭기를 접속해서 입력에 피드백해서 오프셋 전압을 제어하게 되기 때문에, 출력 Vc의 변화는 작아진다고 생각된다.

또한, 실시예 1에서는, 바이폴라 트랜지스터 BT2에 흐르는 전류를 커런트 미러로 카피해서 출력하기 위해, 차동 앰프 AMP1의 출력 전압 Vc를 바이폴라 트랜지스터 BT3과 저항값 R1의 저항 R3에 의해 전류로 변환하고 있다. 이때, 출력을 ㄱ그라운드ss) 기준으로 취출할 수 있도록 하기 위해서, M0S 트랜지스터 M1, M0의 커런트 미러로 BT3의 콜렉터 전류를 되돌려 보내고 있다. 그리고, 이 되돌려 보낸 전류를 저항 Ra, Rb와 다이오드 접속의 바이폴라 트랜지스터 BT4로 이루어지는 출력 회로에 흘림으로써, 오프셋 전압에 의한 변화가 경감된 전압이 얻어진다. 또한, 상기 수학식에서, gm은 차동 앰프 AMP1의 전달 컨덕턴스이다.

이하, 차동 앰프 AMP1에 오프셋 전압이 있는 경우의 도 1의 기준 전압 발생 회로의 동작을 설명한다.

도 1의 기준 전압 발생 회로에서, 차동 앰프 AMP1의 오프셋 전압을 Vos, 바이폴라 트랜지스터의 역방향 포화 전류를 Is로 두면, Vos=Vc2―Vc1이고, Vc2=Vdd-I0R0, Vc1=Vdd-I1R0로부터, 저항 R1, R2에 흐르는 전류 I1, I0 사이에는 I1=I0+Vos/R0이 성립한다. 이로부터, 트랜지스터 BT1, BT2의 베이스 에미터간에 순방향 전류가 흐르는 조건하에서는, 트랜지스터 BT1, BT2의 베이스 에미터간 전압VBE1, VBE2는 이하와 같이 된다.

또한, 차동 앰프 AMP1의 출력 전압 Vc는,

로 된다. 상기 수학식으로부터 VBE1, VBE2를 소거하면,

가 얻어진다. 이를 정리하면, 다음과 같이 된다.

이제, Vos는 충분히 작고, Vos/(I0*R0)<<1이 성립한다고 하면,

1n(1+Vos/(I0*R0))≒Vos/(I0*R0)이기 때문에,

으로 된다. 이를 다시 쓰면,

으로 된다. 여기서, I0의 Vos에 대한 변화를 보기 위해서 Vos로 미분하면,

으로 되고, 이를 정리하면,

가 얻어진다.

그런데, 출력 전압 Vbgout은 I0을 카피한 전류를 저항 R5와 트랜지스터 BT4 및 저항 R6의 병렬 회로에 흘림으로써 발생시킨다. 그 때문에, 저항 R5의 저항값을 Ra, 트랜지스터 BT4의 베이스 에미터간 전압을 VBE0, 저항 R6의 저항값을 Rb로 두면,

로부터,

로 표현된다. 본 실시예의 기준 전압 발생 회로는, 저항 R5와 R6의 저항값 Ra, Rb, 전류 I0을 적당히 설정함으로써, 1.5V와 같은 전원 전압 Vdd 하에서, 약 1.2V 이하의 출력 전압 Vbgout을 발생할 수 있다. 예를 들면, Ra=26kΩ, Rb=65kΩ, I0=20μA로 설정한 경우, VBE0=0.7V라 가정하면, Vbgout≒0.87V로 된다.

또한, 상기 수학식 (15)로부터, 출력 전압 Vbgout의 오프셋 Vos에 대한 변화율 dVbgout/dVos는, 이하와 같이 된다.

여기서, Ra*Rb/((Ra+Rb)*R1)는, 선원 발명의 회로와 동일한 값이다(수학식 (5) 참조). 따라서, 2I0*R0/VT-R0/R1*1n(n)＞1이면, 변화율 dVbgout/dVos는 개선되게 된다.

일례로서, I0=20μA, R0=25kΩ, R1=3kΩ, n=10, T=25℃인 경우를 생각하면, VT=kT/q≒26mV이기 때문에,

로 되어, 용이하게 달성할 수 있다는 것을 알 수 있다.

또한, Ra=26kΩ, Rb=65kΩ으로 한 경우의 변화율 dVbgout/dVos는 0.321이다. 한편, 도 9의 선원 발명의 기준 전압 발생 회로에서, I0=20μA, R1=3kΩ, n=10, T=25℃, Ra=26kΩ, Rb=52kΩ로, 거의 동일 조건으로 한 경우의 변화율 dVbgout/dVos는 5.777이다. 이로부터, 실시예의 기준 전압 발생 회로는, 선원 발명의 회로에 비해서 차동 앰프의 오프셋의 변동에 대한 출력 전압의 변동을 대폭 작게 할 수 있다는 것을 알 수 있다.

또한, 이 실시예에서는, 트랜지스터 BT1, BT2, BT3으로서, 바이폴라 집적 회로에서 일반적인 종형 구조의 바이폴라 트랜지스터를 이용할 수 있는데, M0S 트랜지스터와 바이폴라 트랜지스터가 혼재되어 있기 때문에, 그렇게 하면 프로세스가 복잡해진다. 그래서, 이 실시예에서는 트랜지스터 BT1, BT2, BT3으로서, CMOS 프로세스에 의해 형성할 수 있는 트랜지스터를 이용하도록 하고 있다. 이에 의해, 프로세스를 간략화하여, 코스트 업을 회피할 수 있다. 저항 R1∼R6은, 폴리 실리콘층과 같은 성막 혹은 확산층(웰) 중 어느 것이어도 된다.

도 3에 도 1의 실시예의 기준 전압 발생 회로에서의 출력 전압 Vbgout의 오프셋 전압 의존성을 나타낸다. 또한, 비교를 위해, 도 4에 도 9의 선원 발명의 기준 전압 발생 회로에서의 출력 전압 Vbgout의 오프셋 전압 의존성을 나타낸다. 도 3과 도 4를 비교하면, 도 3의 쪽이 기울기가 작으므로 오프셋의 변동에 대한 출력 전압의 변동이 작다는 것을 알 수 있다. 또한, 도 3의 그래프는 도 4의 그래프보다도 종축의 스케일을 확대하여 나타내고 있으므로, 외관상 더욱 출력 전압의 변동 이 작다는 것에 유의해야 한다.

도 2는 도 1의 실시예의 기준 전압 발생 회로의 변형예를 나타낸다. 이 변형예는, 도 1의 회로에서의 출력부의 저항 R6을 생략한 것으로, 도 1의 회로보다도 출력 전압 Vbgout이 조금 높아진다. 그 이외에는 도 1의 회로와 동일하고, 마찬가지로 밴드갭부의 차동 앰프 AMP1의 오프셋의 변동에 대한 출력 전압 Vbgout의 변동을 작게 할 수 있다. 상기 수학식 (15)에서, Rb=∞로 하면 도 2의 회로의 출력 전압 Vbgout이 얻어진다. 도 1의 회로에서의 설명과 마찬가지로, Ra=26kΩ, I0=20μA로 설정한 경우, VBE0=0.7V로 가정하면, Rb=∞이면 Ra<<Rb이고, Ra+Rb≒Rb과 근사할 수 있기 때문에, 수학식 (15)는

로 변형할 수 있고, 이에 의해, Vbgout≒1.22V로 된다.

도 5는 본 발명에 따른 기준 전압 발생 회로의 제2 실시예를 나타낸다. 이 실시예는 제1 실시예에서의 트랜지스터 BT1, BT2, BT3로서, NPN 트랜지스터 대신에 PNP 트랜지스터를 이용하고, MOS 트랜지스터 MT1, MT2로서 P채널 MOSFET 대신에 N채널 MOSFET를 이용한 것이다.

또한, 이에 수반하여, 전위 관계를 도 1의 실시예와 반대로 하기 위해서, 전원 전압 Vdd측에 트랜지스터 BT1, BT2, BT3과 저항 R3, R4를 설치하고, 전원 전압 Vss측에 저항 R1, R2과 트랜지스터 MT1, MT2를 설치하고 있다. 또한, 차동 앰프 AMP1은 P채널 M0S트랜지스터를 차동 입력 트랜지스터로 하는 회로가 이용되고 있다. 이 실시예의 기준 전압 발생 회로의 동작 원리는 도 1의 실시예의 기준 전압 발생 회로와 동일하므로, 자세한 동작의 설명은 생략한다.

도 6은 도 5의 실시예의 기준 전압 발생 회로의 변형예를 나타낸다. 이 변형예는 도 5의 회로에서의 출력부의 저항 R6을 생략한 것으로, 도 5의 회로보다도 출력 전압 Vbgout보다 조금 낮아진다. 그 이외에는 도 5의 회로와 동일하고, 마찬가지로 차동 앰프의 오프셋의 변동에 대한 출력 전압의 변동을 작게 할 수 있다.

도 7은 본 발명에 따른 기준 전압 발생 회로의 제3 실시예를 나타낸다. 이 실시예는, 제1 실시예와 마찬가지의 구성을 갖는 기준 전압 발생 회로(10)에 스타트업 회로(20)를 부가하고, 기준 전압 발생 회로(10)가 동작을 개시할 때에, 원하지 않는 동작점에서 안정되어버려 원하는 출력 전압이 얻어지지 않게 되는 것을 회피하도록 한 것이다.

스타트업 회로(20)는 기준 전압 발생 회로(10)의 저항 R2와 트랜지스터 BT2의 접속 노드 N2에 소스 단자가 접속되고, 트랜지스터 BT2를 통과시키지 않고 저항 R2로부터 전류를 유출시키기 위한 MOS 트랜지스터 MT3과, 해당 트랜지스터 MT3을 온, 오프 제어하는 컴퍼레이터로서 기능하는 제2 차동 앰프 AMP2를 포함한다. 또한, 스타트업 회로(20)는 차동 앰프 AMP2에 참조 전압 Vref를 부여하는 저항 R7, R8로 이루어지는 저항 분압 회로(21), 제어 전류 Ibs에 기초해서 상기 MOS 트랜지스터 MT3과 저항 분압 회로(21)로부터 전류를 유출시키는 커런트 미러 회로(22), 저항 R7, R8과 병렬로 설치된 다이오드 접속의 보호용 트랜지스터 BT5를 포함한다.

저항 분압 회로(21)에 의해 생성된 참조 전압 Vref는 차동 앰프 AMP2의 비반전 입력 단자에 인가되고, 차동 앰프 AMP2의 반전 입력 단자에는 기준 전압 발생 회로(10)의 노드 N1의 전위 Vc1이 인가되어 있다. 커런트 미러 회로(22)는 게이트와 드레인이 결합되어 제어 전류 Ibs를 전압으로 변환하는 다이오드 접속의 MOS 트랜지스터 MT4와, MT4의 게이트 전압과 동일한 전압이 게이트에 인가된 MOS 트랜지스터 MT5, MT6으로 이루어진다. MOS 트랜지스터 MT4∼MT6은 이 실시예에서는 N채널형이다.

기준 전압 발생 회로(10)는 기동되기 전에는, 저항 R1에 전류가 흐르고 있지 않기 때문에 노드 N1의 전위 Vc1은 Vdd 레벨에 있고, 이에 의해 차동 앰프 AMP2의 출력 Vo1은 로우 레벨이다. 기준 전압 발생 회로(10)를 기동시키는 경우, 우선 스타트업 회로(20)에 제어 전류 Ibs를 유입시킨다. 그러면, 차동 앰프 AMP2의 출력 Vo1에 의해 온 상태로 되어 있는 MOS 트랜지스터 MT3을 통하도록 저항 R2에 전류가 흐르고, 노드 N2의 전위Vc2가 내려간다. 이에 의해, 차동 앰프 AMP1의 출력 Vc가 하이 레벨로 변화되고, 트랜지스터 BT1∼BT3이 온 상태가 되어 저항 R1, R2에 전류가 흐르게 된다.

이러한 상태로 되면, 노드 N1의 전위 Vc1이 저항 분압 회로(21)에 의해 생성되는 참조 전압 Vref보다도 낮아져, 차동 앰프 AMP2의 출력 Vo1이 반전하고 바이패스용 MOS 트랜지스터 MT3이 오프 상태로 된다. 그리하면, 기준 전압 발생 회로(10)는 스타트업 회로(20)가 없는 것과 마찬가지의 상태로 되고, 저항 R1, R2에 미리 상정한 원하는 크기의 전류 I0, I1이 흘러, 원하는 전압 Vbgout이 출력되게 된다. 기준 전압 발생 회로(10)가 이러한 상태로 천이하면, 제어 전류 Ibs를 차단해도 기준 전압 발생 회로(10)는 정상적으로 계속해서 동작한다. 따라서, 제어 전류 Ibs는 전류 펄스로 할 수 있다.

또한, 이 실시예의 스타트업 회로(20)에서는, 기준 전압 발생 회로(10)로부터 전류를 인입하기 위한 MOS 트랜지스터 MT3을 저항 R2와 트랜지스터 BT2의 접속 노드 N2에 접속하고 있지만, 저항 R1과 트랜지스터 BT1의 접속 노드 N1에 접속하도록 해도 된다. 그러한 경우, 차동 앰프 AMP2의 반전 입력 단자에는 저항 R2과 트랜지스터 BT2의 접속 노드 N2의 전위 Vc2가 인가된다.

도 8은 도 7의 스타트업 회로가 장착된 기준 전압 발생 회로의 변형예를 나타낸다. 이 변형예는 도 7의 실시예에서의 차동 앰프 AMP2의 참조 전위 Vref를 생성하는 분할 저항 R7, R8에 전류를 흘리는 MOS 트랜지스터 MT7을 접지 전위 Vss측이 아닌, 전원 전압 Vdd측에 설치한다. 또한, 제어 전류 Ibs가 흐르는 MOS 트랜지스터 MT4와 커런트 미러를 이루는 MOS 트랜지스터 MT5에 흐르는 전류를 되돌려보내기 위해서, MOS 트랜지스터 MT8, MT7을 갖는 제2 커런트 미러 회로(23)를 설치한다. 그리고, 이 커런트 미러 회로(23)에 의해 MOS 트랜지스터 MT7에 전사된 전류를 분할 저항 R7, R8로 흘리도록 한 것이다. 이 변형예에서의 스타트업 회로의 기능과 동작은 도 7의 스타트업 회로와 거의 동일하므로, 자세한 설명은 생략한다.

또한, 이 변형예에서도, 기준 전압 발생 회로(10)로부터 전류를 인입하기 위한 M0S 트랜지스터 MT3을 저항 R1과 트랜지스터 BT1과의 접속 노드 N1에 접속하도록 구성하는 것이 가능하다. 또한, 도 7 및 도 8에서는 기준 전압 발생 회로(10) 로서 도 1에 도시되어 있는 것과 마찬가지의 구성을 갖는 것을 나타냈는데, 도 2나 도 5, 도 6에 도시되어 있는 기준 전압 발생 회로(10)를 이용하는 경우에도 적용할 수 있다.

이 중, 도 5, 도 6에 도시되어 있는 기준 전압 발생 회로(10)를 이용한 것에 적용하는 경우에는, 커런트 미러를 구성하는 MOS 트랜지스터 MT4∼MT6은 접지 전위 Vss측이 아닌 전원 전압 Vdd측에 설치한다. 또한, 저항 R2와 트랜지스터 BT2와의 접속 노드 N2에 접속되어 차동 앰프 AMP2에 의해 온, 오프 제어되는 MOS 트랜지스터 MT3은 저항 R2에 전류를 유입시키도록 동작된다.

그런데, M0S 트랜지스터와 바이폴라 트랜지스터를 사용한 기준 전압 발생 회로에서는, 도 9와 같이 바이폴라 트랜지스터를 다이오드로서 사용하는 경우에는, 소자의 증폭율은 낮아도 되기 때문에, CM0S 프로세스에 의해 형성할 수 있는 주로 기판의 면 방향으로 동작 전류가 흐르는 소위 횡형 바이폴라 트랜지스터를 사용할 수 있다.

한편, 본 발명의 실시예의 기준 전압 발생 회로와 같이 바이폴라 트랜지스터BT1∼BT3을 증폭 소자로서 사용하는 경우에는, 어느 정도 소자의 증폭율이 높은 것이 좋으므로, 주로 기판의 수직 방향으로 동작 전류가 흐르는 소위 종형 바이폴라 트랜지스터를 사용하는 것이 바람직하다. 단, 일반적인 종형 바이폴라 트랜지스터는 CMOS 집적 회로의 프로세스와 서로 다른 공정을 포함한다. 그래서, 본 발명의 실시예의 기준 전압 발생 회로에서는, CM0S 프로세스에서 형성할 수 있는 종형 바이폴라 트랜지스터를 사용하는 것으로 했다. 이하, 그러한 종형 바이폴라 트랜지 스터의 구조에 대해서 설명한다.

도 10에는 도 1의 실시예의 기준 전압 발생 회로를 구성하는 트랜지스터 BT1∼BT3 등에 이용되는 NPN 바이폴라 트랜지스터의 일례가, 도 11에는 도 1의 트랜지스터 MT1, MT2 등에 이용되는 P채널 MOS 트랜지스터의 일례가, 도 12에는 도 1의 차동 앰프 AMP1을 구성하는 N채널 MOS 트랜지스터의 일례가 도시되어 있다.

NPN 바이폴라 트랜지스터는 도 10의 (B)에 도시되어 있는 바와 같이, 단결정 실리콘과 같은 반도체 기판(31) 위에 형성된 N형 매립 영역(32)과, 그 매립 영역(32) 위에 형성된 N형 영역(33) 및 P형 영역(34)과, N형 영역(33)의 표면에 형성된 N형 영역(35)과, P형 영역(34)의 표면에 형성된 P형 영역(36) 및 N형 영역(37)을 포함하고 있다.

반도체 기판(31)은 실시예 1에서는 P형이다. 상기 매립 영역(32)은 콜렉터 영역으로서 기능하고, N형 영역(33)은 매립 영역(32)에 접속되어 콜렉터 인상 영역 로서 기능한다. 또한, P형 영역(34)은 베이스 영역으로서 기능하고, N형 영역(37)은 에미터 영역으로서 기능한다. 또한, N형 영역(35)은 콜렉터 인상 영역(33)의 컨택트층, P형 영역(36)은 베이스 영역(34)의 컨택트층으로서 각각 기능한다.

콜렉터 인상 영역으로서의 N형 영역(33)은 도 11의 (B)에 도시되어 있는 P채널 MOS 트랜지스터가 형성되는 N형 웰 영역(43)과 동일한 공정에 의해 동시에 형성된다. 베이스 영역으로서의 P형 영역(34)은 도 12의 (B)에 도시되어 있는 N채널 MOS 트랜지스터가 형성되는 P형 웰 영역(44)과 동일한 공정에 의해 동시에 형성된다.

베이스 콜렉터층으로서의 P형 영역(36)은 도 11의 (B)에 도시되어 있는 P채널 MOS 트랜지스터의 소스 드레인 영역으로서의 P형 확산 영역(46)과 동일한 공정에 의해 동시에 형성된다. 콜렉터 컨택트층으로서의 N형 영역(35) 및 에미터 영역으로서 N형 영역(37)은 도 12의 (B)에 도시되어 있는 N채널 MOS 트랜지스터의 소스 드레인 영역으로서의 N형 확산 영역(45)과 동일한 공정에 의해 동시에 형성된다.

N형 매립 영역(32)을 형성하는 공정은 종래의 일반적인 CMOS 프로세스에는 없는 공정이다. 구체적으로는, P형 반도체 기판(31)의 표면에 N형 불순물을 도입해서 형성되고, 그 후에 N형 웰 영역(43)과 P형 웰 영역(44)으로 되는 반도체층이 에피택셜 성장에 의해 형성되고, N형 웰 영역(43)으로 되는 부위에 N형 불순물, 또는 P형 웰 영역(44)으로 되는 부위에 P형 불순물이 도입된다. 그 후, 트랜지스터의 영역(35, 36, 37)이 형성된다.

도 10의 (A)에 도시되어 있는 바와 같이, 콜렉터 인상 영역으로서의 N형 영역(33)은 베이스 영역으로서의 P형 영역(34)을 둘러싸도록 형성되고, 에미터 영역으로서의 N형 영역(37)은 베이스 영역으로서의 P형 영역(34)의 중앙부에 형성되어 있다. 도 10의 (A)에서, CH1, CH2, CH3은 각각 콜렉터 전극, 베이스 전극 및 에미터 전극의 컨택트 홀이다.

도 11에서, N형 영역(45c)은 P채널 MOS 트랜지스터의 백 게이트로서의 N형 웰 영역(43)에 PN 접합을 역바이어스로 하기 위해서 전원 전압 Vdd를 인가하는 전극과의 컨택트층으로 되는 영역이다. 또한, 도 12에서, P형 영역(46c)은 N채널 MOS 트랜지스터의 백 게이트로서의 P형 웰 영역(44)에 PN 접합을 역바이어스로 하 기 위해서 접지 전위 Vss를 인가하는 전극과의 컨택트층으로 되는 영역이다.

도 11 및 도 12에 도시되어 있는 바와 같이, 본 실시예에서는, P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터가 형성되는 N형 웰 영역(43)과 P형 웰 영역(44)의 하측에 각각 N형 아이솔레이션 영역(42)이 형성되어 있는데, 이러한 N형 아이솔레이션 영역(42)은 형성하지 않아도 된다. MOS 트랜지스터 부분의 N형 아이솔레이션 영역(42)을 형성해서 소정의 전위를 인가함으로써, 기판에 흐르는 리크 전류를 저감할 수 있다. MOS 트랜지스터의 부분의 N형 아이솔레이션 영역(42)은 바이폴라 트랜지스터의 콜렉터로 되는 N형 매립 영역(32)과 동일한 공정에 의해 형성된다.

도 13에는 기준 전압 발생 회로를 구성하는 도 1의 저항 R1∼R6의 일례가 도시되어 있다. 저항 R1∼R6은 도 13에 도시되어 있는 바와 같이, 반도체 기판(31) 위에 형성된 N형 웰 영역(53)의 표면에 열 산화 등에 의해 실리콘 산화막(SiO2)과 같은 절연막(59)이 형성되고, 이러한 절연막(59) 위에 형성된 폴리 실리콘층(58)에 의해 구성되어 있다. 이러한 폴리 실리콘층(58)은 도 11의 (B)에 도시되어 있는 P채널 MOS 트랜지스터나 도 12의 (B)에 도시되어 있는 N채널 MOS 트랜지스터의 게이트 전극으로서의 폴리 실리콘층(48)과 동일한 공정에 의해 형성할 수 있다.

단, 원하는 시트 저항을 갖도록 하기 위해서, 게이트 전극으로서의 폴리 실리콘층(48)과는 불순물 농도가 서로 다르도록 되는 일도 있다. 예를 들면, MOS 트랜지스터의 게이트 전극으로서의 폴리 실리콘층(48)은 소스 드레인 영역 형성을 위한 이온 주입시에 동시에 불순물이 도입되어서 저저항화되는데, 이러한 이온 주입 시에 절연막(59) 위에 형성된 저항으로 되는 폴리 실리콘층(58)에는 불순물이 도입 되지 않도록 마스크됨으로써 불순물 농도가 서로 다르도록 된다.

N형 웰 영역(53)의 일부에 형성된 N형 영역(55)은 N형 웰 영역(53)에 PN 접합을 역바이어스로 하기 위해서 전원 전압 Vdd를 인가하는 전극과의 컨택트층으로 되는 영역이고, N형 웰 영역(53)의 전위를 고정함으로써, 저항으로서의 폴리 실리콘층(58)과 기판 사이의 기생 용량의 용량 값이 저항에 인가되는 전압에 의해 변동되는 것을 방지하는 기능을 갖는다.

도 14에는 도 5의 기준 전압 발생 회로를 구성하는 트랜지스터 BT1∼BT3 등에 이용되는 PNP 바이폴라 트랜지스터의 일례가 도시되어 있다.

PNP 바이폴라 트랜지스터는 도 14의 (B)에 도시되어 있는 바와 같이, 단결정 실리콘과 같은 반도체 기판(31) 위에 형성된 P형 매립 영역(32’)과, 그 매립 영역(32’) 위에 형성된 P형 영역(33’) 및 N형 영역(34’)과, P형 영역(33’)의 표면에 형성된 P형 영역(35’)과, N형 영역(34’)의 표면에 형성된 N형 영역(36’) 및 P형 영역(37’)을 포함하고 있다.

반도체 기판(31)은 이 실시예에서는 N형이다. 상기 매립 영역(32’)은 콜렉터 영역으로서 기능하고, P형 영역(33’)은 매립 영역(32’)에 접속되어 콜렉터 인상 영역으로서 기능한다. 또한, N형 영역(34’)은 베이스 영역으로서 기능하고, P 형 영역(37’)은 에미터 영역으로서 기능한다. 또한, P형 영역(35’)은 콜렉터 인상 영역(33’)의 컨택트층, N형 영역(36’)은 베이스 영역(34’)의 컨택트층으로서 기능한다.

콜렉터 인상 영역으로서의 P형 영역(33’)은 도 12의 (B)에 도시되어 있는 N채널 MOS 트랜지스터가 형성되는 P형 웰 영역(44)과 동일한 공정에 의해 동시에 형성된다. 베이스 영역으로서의 N형 영역(34’)은 도 11의 (B)에 도시되어 있는 P채널 M0S 트랜지스터가 형성되는 N형 웰 영역(43)과 동일한 공정에 의해 동시에 형성된다.

베이스 콜렉터층으로서의 N형 영역(36’)은 도 12의 (B)에 도시되어 있는 N채널 MOS 트랜지스터의 소스 드레인 영역으로서의 N형 확산 영역(45)과 동일한 공정에 의해 동시에 형성된다. 콜렉터 컨택트층으로서의 P형 영역(35’) 및 에미터 영역으로서 P형 영역(37’)은 도 11의 (B)에 도시되어 있는 P채널 MOS 트랜지스터의 소스 드레인 영역으로서의 P형 확산 영역(46)과 동일한 공정에 의해 동시에 형성된다.

이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초해서 구체적으로 설명했는데, 본 발명은 그에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능함은 물론이다. 예를 들면, 기준 전압 발생 회로의 출력부를 구성하는 다이오드 접속의 바이폴라 트랜지스터 대신에 PN 접합 다이오드를 이용해도 된다. 또한, M0S 트랜지스터 MT1∼MT6 대신에 바이폴라 트랜지스터를 이용해도 된다.

<산업상 이용 가능성＞

본 발명은 기준 전압 발생 회로를 포함한 반도체 집적 회로 및 그 반도체집적 회로를 적용한 전자 회로에 널리 이용할 수 있다.

본 발명에 따른 기준 전압 발생 회로는 A/D 변환 회로나 D/A 변환 회로를 내장한 아날로그 집적 회로에서 A/D변환 회로나 D/A변환 회로에 필요한 기준 전압을 발생하는 회로에 이용하는 것이 유효하지만, 컴퍼레이터에서 사용되는 비교 전압을 생성하는 회로 등에도 이용할 수 있다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 하기와 같다.

즉, 본 발명에 따르면, 온도 보상과 전원 전압 보상된 약 1.2V 이하의 기준 전압을 발생하는 것이 가능하고, 차동 앰프의 오프셋 전압 의존성도 작게 하는 것이 가능한 밴드갭형 기준 전압 발생 회로를 실현할 수 있다.

Claims

밴드갭부와 출력부를 포함하고,

상기 밴드갭부는, 제1 전원 전압 단자와 제2 전원 전압 단자 사이에 직렬로 접속된 제1 저항 및 제1 바이폴라 트랜지스터와, 상기 제1 전원 전압 단자와 제2 전원 전압 단자 사이에 직렬로 접속된 제2 저항, 제2 바이폴라 트랜지스터, 제3 저항과, 상기 제1 저항과 제2 저항에 의해 각각 발생한 전압을 입력으로 하는 차동 증폭 회로를 포함하고,

상기 제1 저항은 한쪽이 상기 제1 전원 전압 단자에 접속되고, 상기 제1 바이폴라 트랜지스터가 상기 제2 전원 전압 단자에 접속되고, 상기 제2 저항은 한쪽이 상기 제1 전원 전압 단자에 접속되고, 상기 제3 저항은 한쪽이 상기 제2 전원 전압 단자에 접속되고, 상기 제2 바이폴라 트랜지스터는 상기 제2 저항과 제3 저항 사이에 접속되고,

상기 제1 저항과 제1 바이폴라 트랜지스터의 접속점의 전위가 상기 차동 증폭 회로의 제1 입력 단자에, 또한 상기 제2 저항과 제2 바이폴라 트랜지스터의 접속점의 전위가 상기 차동 증폭 회로의 제2 입력 단자에 입력되고, 상기 차동 증폭 회로의 출력이 상기 제1 바이폴라 트랜지스터와 상기 제2 바이폴라 트랜지스터의 베이스에 인가되도록 구성되고,

상기 출력부는 상기 차동 증폭 회로의 출력이 베이스에 인가된 제3 바이폴라 트랜지스터와, 그 제3 바이폴라 트랜지스터와 직렬로 접속된 제4 저항과, 상기 제3 바이폴라 트랜지스터에 흐르는 전류를 전사하는 커런트 미러 회로와, 전사된 전류를 전압으로 변환하는 직렬 형태의 제5 저항 및 접합형 수동 소자를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
제1항에 있어서,

상기 제1 저항과 제2 저항은 동일한 저항값을 갖고, 상기 제3 저항과 제4 저항은 동일한 저항값을 갖고, 상기 제2 바이폴라 트랜지스터와 제3 바이폴라 트랜지스터는 상호 동일한 사이즈의 에미터를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
제2항에 있어서,

상기 직렬 형태의 제5 저항 및 접합형 수동 소자와 병렬로 제6 저항이 접속되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 커런트 미러 회로는 상기 제3 바이폴라 트랜지스터와 직렬로 접속된 다이오드 접속의 제1 M0S 트랜지스터와, 그 제1 M0S 트랜지스터의 게이트 전압과 동일한 전압이 게이트 단자에 인가된 제2 MOS 트랜지스터를 포함하고,

상기 차동 증폭 회로는 M0S 트랜지스터에 의해 구성되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
제4항에 있어서,

상기 제1, 제2 및 제3 바이폴라 트랜지스터는 NPN형 바이폴라 트랜지스터이고,

상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터는 P채널형 M0S 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.
제4항에 있어서,

상기 제1, 제2 및 제3 바이폴라 트랜지스터는 PNP형 바이폴라 트랜지스터이고, 상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터는 N채널형 M0S 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.
제6항에 있어서,

상기 출력부의 접합형 수동 소자는 베이스 단자와 콜렉터 단자가 결합된 다이오드 접속의 바이폴라 트랜지스터인 것을 특징으로 하는 기준 전압 발생 회로.
제6항에 있어서,

상기 출력부의 접합형 수동 소자는 PN 접합 다이오드인 것을 특징으로 하는 기준 전압 발생 회로.
제1항 내지 제8항 중 어느 한 항에 있어서,

상기 기준 전압 발생 회로의 동작 개시시에 상기 밴드갭부의 제1 저항 또는 제2 저항으로부터 전류를 유출시키거나 또는 전류를 유입시킴과 함께, 상기 차동 증폭 회로의 출력이 소정의 레벨로 상승한 후에는 상기 유출 전류 또는 유입 전류를 차단하는 기능을 갖는 스타트업 회로를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
제1항 내지 제9항 중 어느 한 항의 기준 전압 발생 회로와, A/D 변환 회로 또는 D/A 변환 회로를 내장하고, 상기 기준 전압 발생 회로에 의해 생성된 전압이, 기준 전압으로서 상기 A/D 변환 회로 또는 D/A 변환 회로에 공급되도록 구성되어 있는 것을 특징으로 하는 반도체 집적 회로.
기준 전압 발생 회로를 내장한 반도체 집적 회로 장치로서,

상기 기준 전압 발생 회로는,

밴드갭부와 출력부를 포함하고,

상기 밴드갭부는 제1 전원 전압 단자와 제2 전원 전압 단자 사이에 직렬로 접속된 제1 저항 및 제1 바이폴라 트랜지스터와, 상기 제1 전원 전압 단자와 제2 전원 전압 단자 사이에 직렬로 접속된 제2 저항, 제2 바이폴라 트랜지스터, 제3 저항과, 상기 제1 저항과 제2 저항에 의해 각각 발생한 전압을 입력으로 하는 차동 증폭 회로를 포함하고,

상기 제1 저항은 한쪽이 상기 제1 전원 전압 단자에 접속되고, 상기 제1 바이폴라 트랜지스터가 상기 제2 전원 전압 단자에 접속되고, 상기 제2 저항은 한쪽이 상기 제1 전원 전압 단자에 접속되고, 상기 제3 저항은 한쪽이 상기 제2 전원 전압 단자에 접속되고,

상기 제2 바이폴라 트랜지스터는 상기 제2 저항과 제3 저항 사이에 접속되고, 상기 제1 저항과 제1 바이폴라 트랜지스터의 접속점의 전위가 상기 차동 증폭 회로의 제1 입력 단자에, 또한 상기 제2 저항과 제2 바이폴라 트랜지스터의 접속점의 전위가 상기 차동 증폭 회로의 제2 입력 단자에 입력되고, 상기 차동 증폭 회로의 출력이 상기 제1 바이폴라 트랜지스터와 상기 제2 바이폴라 트랜지스터의 베이스에 인가되도록 구성되고,

상기 출력부는, 상기 차동 증폭 회로의 출력이 베이스에 인가된 제3 바이폴라 트랜지스터와, 그 제3 바이폴라 트랜지스터와 직렬로 접속된 제4 저항과, 상기 제3 바이폴라 트랜지스터에 흐르는 전류를 전사하는 커런트 미러 회로와, 전사된 전류를 전압으로 변환하는 직렬 형태의 제5 저항 및 접합형 수동 소자를 포함하고,

상기 차동 증폭 회로는 N채널형 MOS 트랜지스터와 P채널형 MOS 트랜지스터를 능동 소자로서 포함하고,

상기 제1, 제2 및 제3 바이폴라 트랜지스터는, 콜렉터 영역으로 되는 매립 반도체 영역을 포함하고, 주로 기판의 수직 방향으로 동작 전류가 흐르는 종형 트랜지스터로서 형성되고, 적어도 에미터 영역은 상기 N채널형 MOS 트랜지스터 또는 P채널형 M0S트랜지스터의 소스 드레인 영역으로 되는 반도체 영역의 형성 공정과 동일한 공정에 의해 형성되는 반도체 영역인 것을 특징으로 하는 반도체 집적 회로 장치.
제11항에 있어서,

상기 제1, 제2 및 제3 바이폴라 트랜지스터의 베이스 영역으로 되는 반도체영역은, 상기 N채널형 MOS 트랜지스터 또는 P채널형 MOS 트랜지스터의 소스 드레인 영역이 형성되는 웰 영역의 형성 공정과 동일한 공정에 의해 형성되는 반도체 영역인 것을 특징으로 하는 반도체 집적 회로 장치.
제11항에 있어서,

상기 제1, 제2 및 제3 바이폴라 트랜지스터는 NPN형 바이폴라 트랜지스터이고,

상기 제1, 제2 및 제3 바이폴라 트랜지스터의 상기 콜렉터 영역으로 되는 매립 반도체 영역에 접속되는 콜렉터 인상 영역으로 되는 반도체 영역을 포함하고,

상기 제1, 제2 및 제3 바이폴라 트랜지스터의 베이스 영역으로 되는 반도체 영역은, 상기 N채널형 MOS 트랜지스터의 소스 드레인 영역이 형성되는 P형 웰 영역의 형성 공정과 동일한 공정에 의해 형성되는 P형 반도체 영역이고,

상기 콜렉터 인상 영역으로 되는 반도체 영역은, 상기 P채널형 M0S 트랜지스터의 소스 드레인 영역이 형성되는 N형 웰 영역의 형성 공정과 동일한 공정에 의해 형성되는 N형 반도체 영역인 것을 특징으로 하는 반도체 집적 회로 장치.
제11항에 있어서,

상기 제1, 제2 및 제3 바이폴라 트랜지스터는 PNP형 바이폴라 트랜지스터이고,

상기 제1, 제2 및 제3 바이폴라 트랜지스터의 상기 콜렉터 영역으로 되는 매립 반도체 영역에 접속되는 콜렉터 인상 영역으로 되는 반도체 영역을 포함하고,

상기 제1, 제2 및 제3 바이폴라 트랜지스터의 베이스 영역으로 되는 반도체 영역은, 상기 P채널형 MOS 트랜지스터의 소스 드레인 영역이 형성되는 N형 웰 영역의 형성 공정과 동일한 공정에 의해 형성되는 N형 반도체 영역이고,

상기 콜렉터 인상 영역으로 되는 반도체 영역은, 상기 N채널형 MOS 트랜지스터의 소스 드레인 영역이 형성되는 P형 웰 영역의 형성 공정과 동일한 공정에 의해 형성되는 P형 반도체 영역인 것을 특징으로 하는 반도체 집적 회로 장치.
제11항 내지 제14항 중 어느 한 항에 있어서,

상기 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터의 상기 소스 드레인 영역이 각각 형성되는 웰 영역과 반도체 기판 사이에, 상기 바이폴라 트랜지스터의 콜렉터 영역으로 되는 매립 반도체 영역과 동일한 공정에 의해 형성되는 반도체 영역이 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
제11항 내지 제15항 중 어느 한 항에 있어서,

상기 제1 내지 제5 저항은 반도체 기판의 한쪽 면의 절연막 상에 형성된 도체층이고, 상기 도체층은 상기 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터의 게이트 전극을 구성하는 도체층과 동일 재료로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.