CN114610108A - 偏置电流生成电路 - Google Patents

Abstract

本申请涉及电子技术领域，公开了一种偏置电流生成电路，具有快速启动、低温漂的特点。该电路包括：第四晶体管、第三晶体管、第五晶体管、第一晶体管、第二晶体管、电容、第一电阻和第二电阻；第四晶体管的源极、第一电阻的第一端、第三晶体管的栅极和第五晶体管的栅极相耦合；第一电阻的第二端、电容的第一端、第三晶体管的源极和第五晶体管的源极耦合到电压源；第四晶体管的栅极、第三晶体管的漏极、第二晶体管的漏极和电容的第二端相耦合；第四晶体管的漏极、第一晶体管的漏极、第一晶体管的栅极和第二晶体管的栅极相互耦合；第二晶体管的源极耦合到第二电阻的第一端；第一晶体管的源极和第二电阻的第二端耦合到地端。

Description

偏置电流生成电路

技术领域

本申请涉及电子技术领域，特别涉及对电源及温度变化不敏感且能够快速启动的偏置电流生成电路。

背景技术

本部分旨在为权利要求书中陈述的本申请的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是已被公开的现有技术。

在各类集成电路片上系统中，偏置电流源为系统的各个模拟模块提供适当的偏置，是系统中不可缺少的一部分。基于片上应用的需求，理想的基准电流源应该不随温度、电源电压和各种工艺参数的变化而变化。

一种传统的生成对温度不敏感的电流的方法是利用带隙电压基准(bandgapvoltage,Vbg)生成器，运算放大器和低温漂的电阻器(R)来产生电流，其原理为生成Vbg/R的电流。这种实现方法通常可以实现较为精准的低温漂的电流，但是需要比较复杂的电路(通常需要双极型晶体管)及较高的功耗。双极型晶体管与单纯CMOS工艺兼容性较差，而且这种电路通常需要较长的启动时间(通常需要若干微秒以上)，因此不适合一些需要低成本，低功耗及快速启动的应用场景。

传统的不使用带隙基准电压的偏置电流生成电路电路所产生的偏置电流由于对温度变化较为敏感，不能提供精确的输出电流，因此可能会影响电子电路或电子系统的稳定性。

发明内容

本申请的目的在于提供一种对电源电压及温度变化不敏感的快速启动、低容差的偏置电流生成电路。

本申请公开了一种，偏置电流生成电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、电容、第五晶体管、第一电阻和第二电阻；其中，所述第一晶体管和所述第二晶体管是NMOS晶体管，所述第三晶体管、所述第四晶体管和所述第五晶体管都是PMOS晶体管；

所述第四晶体管的源极、所述第一电阻的第一端、所述第三晶体管的栅极和所述第五晶体管的栅极互相耦合；所述第一电阻的第二端、所述电容的第一端、所述第三晶体管的源极和所述第五晶体管的源极耦合到电压源；所述第四晶体管的栅极、所述第三晶体管的漏极、所述第二晶体管的漏极和所述电容的第二端相互耦合；所述第四晶体管的漏极、所述第一晶体管的漏极、所述第一晶体管的栅极和所述第二晶体管的栅极相互耦合；所述第二晶体管的源极耦合到所述第二电阻的第一端；所述第一晶体管的源极和所述第二电阻的第二端耦合到地端。

在一个优选例中，所述的偏置电流生成电路还包括第六晶体管、第七晶体管和第三电阻；所述第六晶体管和所述第七晶体管都是NMOS晶体管；

所述第六晶体管的栅极和所述第三电阻的第二端耦合到地端；所述第六晶体管的漏极耦合至所述第三晶体管的漏极；所述第六晶体管的源极耦合至所述第三电阻的第一端；所述第七晶体管的栅极与快速脉冲信号耦合；所述第七晶体管的源极耦合至所述第一晶体管的漏极；所述第七晶体管的漏极耦合至所述电压源。

在一个优选例中，所述第六晶体管为本征晶体管。

在一个优选例中，还包括第四PMOS晶体管，所述第四PMOS晶体管的源极耦合至所述第五晶体管的漏极，所述第四PMOS晶体管的栅极耦合至所述第四晶体管的栅极，所述第四PMOS晶体管的漏极输出偏置电流。

在一个优选例中，还包括第五PMOS晶体管，所述第五PMOS晶体管的源极耦合至所述第五晶体管的源极，所述第五PMOS晶体管的栅极耦合至所述第五晶体管的栅极，所述第五PMOS晶体管的漏极输出第二路偏置电流，所述第五晶体管的漏极输出第一路偏置电流。

在一个优选例中，所述第一路偏置电流和所述第二路偏置电流的大小比例由所述第五晶体管和所述第五PMOS晶体管的尺寸比例决定。

本申请还公开了一种偏置电流生成电路，包括：第三晶体管、第四晶体管、第五晶体管、第八晶体管、第九晶体管、电容、第一电阻和第二电阻；其中，所述第八晶体管和所述第九晶体管是NPN双极型晶体管，所述第三晶体管、所述第四晶体管和所述第五晶体管都是PMOS晶体管；

所述第四晶体管的源极、所述第一电阻的第一端、所述第三晶体管的栅极和所述第五晶体管的栅极互相耦合；所述第一电阻的第二端、所述电容的第一端、所述第三晶体管的源极和所述第五晶体管的源极耦合到电压源；所述第四晶体管的栅极、所述第三晶体管的漏极、所述第九晶体管的集电极和所述电容的第二端相互耦合；所述第四晶体管的漏极、所述第八晶体管的集电极、所述第八晶体管的基极和所述第九晶体管的基极相互耦合；所述第九晶体管的发射极耦合到所述第二电阻的第一端；所述第八晶体管的发射极和所述第二电阻的第二端耦合到地端。

在一个优选例中，所述的偏置电流生成电路还包括第六晶体管、第七晶体管和第三电阻；所述第六晶体管和所述第七晶体管都是NMOS晶体管；

所述第六晶体管的栅极和所述第三电阻的第二端耦合到地端；所述第六晶体管的漏极耦合至所述第三晶体管的漏极；所述第六晶体管的源极耦合至所述第三电阻的第一端；所述第七晶体管的栅极与快速脉冲信号耦合；所述第七晶体管的源极耦合至所述第八晶体管的集电极；所述第七晶体管的漏极耦合至所述电压源。

本申请还公开了一种偏置电流生成电路，包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、电容、第一电阻和第二电阻；其中，所述第八晶体管和所述第九晶体管是NPN双极型晶体管，所述第十晶体管、所述第十一晶体管和所述第十二晶体管都是PNP双极型晶体管；

所述第十晶体管的发射极、所述第一电阻的第一端、所述第十一晶体管的基极和所述第十二晶体管的基极互相耦合；所述第一电阻的第二端、所述电容的第一端、所述第十一晶体管的发射极和所述第十二晶体管的发射极耦合到电压源；所述第十晶体管的基极、所述第十一晶体管的集电极、所述第九晶体管的集电极和所述电容的第二端相互耦合；所述第十晶体管的集电极、所述第八晶体管的集电极、所述第八晶体管的基极和所述第九晶体管的基极相互耦合；所述第九晶体管的发射极耦合到所述第二电阻的第一端；所述第八晶体管的发射极和所述第二电阻的第二端耦合到地端。

在一个优选例中，所述的偏置电流生成电路还包括第六晶体管、第七晶体管和第三电阻；所述第六晶体管和所述第七晶体管都是NMOS晶体管；

所述第六晶体管的栅极和所述第三电阻的第二端耦合到地端；所述第六晶体管的漏极耦合至所述第十一晶体管的集电极；所述第六晶体管的源极耦合至所述第三电阻的第一端；所述第七晶体管的栅极与快速脉冲信号耦合；所述第七晶体管的源极耦合至所述第八晶体管的集电极；所述第七晶体管的漏极耦合至所述电压源。

本申请的实施方式所提供的偏置电流生成电路中可以实现对电源电压及温度变化不敏感的快速启动，并且容差低。

上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是根据本申请一个实施例的偏置电流生成电路的核心电路图；

图2是现有偏置电流生成电路的电路图；

图3是现有偏置电流随温度变化的示意图；

图4是根据本申请一个实施例的偏置电流随温度变化的示意图；

图5是根据本申请一个实施例的快速启动、低容差的偏置电流生成电路的电路图；

图6是根据本申请一个实施例的偏置电流随温度变化的仿真示意图；

图7是根据本申请一个实施例的偏置电流启动时间的仿真示意图；

图8是图7的局部放大图；

图9是根据本申请一个实施例的快速启动、低容差的，输出含有cascade级的偏置电流生成电路的电路图；

图10是根据本申请一个实施例的快速启动脉冲的生成电路；

图11是根据本申请一个实施例的快速启动脉冲的波形图；

图12是根据本申请一个实施例的有多路输出的偏置电流生成电路的电路图；

图13是根据本申请一个实施例的偏置电流生成电路的核心电路图；

图14是根据本申请一个实施例的偏置电流生成电路的电路图；

图15是根据本申请一个实施例的偏置电流生成电路的核心电路图；

图16是根据本申请一个实施例的偏置电流生成电路的电路图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

部分概念的说明：

PMOS，是Positive channel Metal Oxide Semiconductor的缩写，指指P型金属-氧化物-半导体。

NMOS，是N Metal Oxide Semiconductor的缩写，指N型金属-氧化物-半导体。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

图1是偏置电流生成电路的核心部分。如图1所示，偏置电流生成电路包括第三晶体管MP3、第四晶体管MP4、第五晶体管MP5、第一晶体管MN1、第二晶体管MN2、电容C1、第一电阻Rp、第二电阻Rn，其中，第一晶体管MN1和第二晶体管MN2是NMOS晶体管，第三晶体管MP3、第四晶体管MP4和第五晶体管MP5都是PMOS晶体管。第四晶体管MP4的源极、第一电阻Rp的一端、第三晶体管MP3的栅极和第五晶体管MP5的栅极相连接。第一电阻Rp的另一端、电容C1的一端、第三晶体管MP3的源极和第五晶体管MP5的源极连接电压源VDD。第四晶体管MP4的栅极、第三晶体管MP3的漏极、第二晶体管MN2的漏极和电容C1的另一端相连接。第四晶体管MP4的漏极、第一晶体管MN1的漏极和栅极及第二晶体管MN2的栅极相连。第一晶体管MN1的源极连接地端，第二晶体管MN2的源极连接第二电阻Rn的一端，第二电阻Rn的另一端连接地端。

下面对电路的工作原理进行详细描述。

现有技术中一个CMOS电流生成电路如下图2所示。

在图2中，由于

V_gs1＝V_gs2+R_sI_out

其中，V_gs1是MN1的栅极和源极之间的电压，V_gs2是MN2的栅极和源极之间的电压。

如果MN1和MN2都工作在饱和区，则

由于

I_ref＝NI_out

通常，N取值为1。

故这个电流源的输出电流为

由于μ_n随着温度的上升而减小，所以Iout随着温度上升而增大。典型的输出电流的温度曲线如图3所示。可见，图2所示的电流生成电路的输出电流与温度强相关。

为了补偿μ_n随温度变化而带来的输出电流的变化，可以产生一个与温度负相关的N。图1中的电路可以得到这样的结果。随着温度的升高，I₁增大，从而在Rp上产生的压降增大，即MP3的Vgs3增大。考察I₂的表达式

虽然μ_p随着温度上升而减小，但是由于(V_gs3-V_thp)²随温度升高而变大的速度远远大于μ_p随着温度上升而减小的速度，故N＝I₁/I₂随温度上升而减小。一个典型的结果如下图4所示。因此，随着温度的升高，N的减小可以补偿μ_n的减小，从而使得输出电流与温度的相关性大幅减小，如图6所示。

与多数自偏置电路类似，图1所示的电路需要有一个启动电路，以使得其脱离零偏置(即所有支路电流均为零)的状态。图5中给出了一种实现的实施例。

如图5所示，偏置电流生成电路包括第六晶体管MN6、第七晶体管MN7和第三电阻R3；第六晶体管MN6和第七晶体管MN7都是NMOS晶体管；第六晶体管MN6的栅极连接地端，MN6的漏极连接第三晶体管MP3的漏极，MN6的源极连接第三电阻R3的一端，第三电阻R3的另一端连接地端，第七晶体管MN7的栅极连接快速启动脉冲信号fast_setting_pulse，MN7的源极连接第一晶体管MN1的漏极，MN7的漏极连接电压源VDD。第五晶体管MP5的漏极输出偏置电流Iout。快速启动脉冲信号可以有多种生成方式。一种快速启动脉冲的生成电路如图10所示，其关键节点的波形如图11所示。

图5中MN6及电阻R3的作用为启动电路，可以使得电路脱离零偏置状态。其中，MN6为本征NMOS晶体管(即Vth<0)。而MN7的作用为快速启动。当电流源的使能信号(EN)从零变到一时，可以生成一个宽度约为10-30ns的快速启动脉冲，此脉冲把NBIAS节点预充到较高的电压(具体值可以通过调节MN7的尺寸设定)，从而使得MN1和MN2有一个较大的初始电流。这个较大的初始电流可以显著增大电路的带宽，从而使得电路能够较快的稳定到最终值。

图5输出电流随温度的仿真结果如图6所示。

输出电流启动时间的仿真结果如图7和图8所示。图7和图8中，上方是EN信号，下方是Iout。图8是图7的EN上升沿部分的放大图。从图7和图8中可以看出，启动时间小于190ns。在某些低功耗I2C设计中，偏置电流生成电路需要在一个I2C的时钟周期内(即290ns的时间内)稳定，本实施例可以提供足够的时间余量。

在一个实施例中，如图9所示，偏置电流生成电路包括第四PMOS晶体管MP8，晶体管MP8的源极连接MP5的漏极，MP8的栅极连接MP4的栅极，MP8的漏极输出偏置电流Iout。MP8可以进一步降低输出电流对电源电压的敏感度。

在一个实施例中，偏置电流生成电路可以镜像输出多路偏置电流，每一路电流之间的比例可以按比例调节，如1.5、2倍。如图12所示，第五PMOS晶体管MP9可以和第五晶体管MP5并置，MP9的源极连接MP5的源极，MP9的栅极连接MP5的栅极，MP5的漏极输出电流Iout1，MP9的漏极输出电流Iout2，从而可以生成Iout1、Iout2两路偏置电流，Iout1、Iout2之间比值可以通过调节MP5、MP9之间的尺寸比例来具体设定。在其他实施例中，还可以有更多的PMOS晶体管和MP5并置，从而输出更多路的电流。

在一个实施例中，可以将图1中的MN1和MN2替换为NPN双极型晶体管M8和M9，结果如图13所示。具体地说，该偏置电流生成电路包括：第三晶体管MP3、第四晶体管MP4、第五晶体管MP5、第八晶体管M8、第九晶体管M9、电容C1、第一电阻Rp和第二电阻Rn；其中，第八晶体管M8和第九晶体管M9是NPN双极型晶体管，第三晶体管MP3、第四晶体管MP4和第五晶体管MP5都是PMOS晶体管；

第四晶体管MP4的源极、第一电阻Rp的第一端、第三晶体管MP3的栅极和第五晶体管MP5的栅极互相耦合；第一电阻Rp的第二端、电容C1的第一端、第三晶体管MP3的源极和第五晶体管MP5的源极耦合到电压源；第四晶体管MP4的栅极、第三晶体管MP3的漏极、第九晶体管M9的集电极和电容C1的第二端相互耦合；第四晶体管MP4的漏极、第八晶体管M8的集电极、第八晶体管M8的基极和第九晶体管M9的基极相互耦合；第九晶体管M9的发射极耦合到第二电阻Rn的第一端；第八晶体管M8的发射极和第二电阻Rn的第二端耦合到地端。

在一个实施例中，可以将图5中的MN1和MN2替换为NPN双极型晶体管M8和M9，结果如图14所示。具体地说，第六晶体管MN6的栅极和第三电阻R3的第二端耦合到地端；第六晶体管MN6的漏极耦合至第三晶体管MP3的漏极；第六晶体管MN6的源极耦合至第三电阻R3的第一端；第七晶体管MN7的栅极与快速脉冲信号耦合；第七晶体管MN7的源极耦合至第八晶体管M8的集电极；第七晶体管MN7的漏极耦合至电压源。

在一个实施例中，可以将图1中的MN1和MN2替换为NPN双极型晶体管M8和M9，将图1中的MP3-MP5替换为PNP双极型晶体管M10-M12，结果如图15所示。具体地说，该偏置电流生成电路包括：第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、电容C1、第一电阻Rp和第二电阻Rn；其中，第八晶体管M8和第九晶体管M9是NPN双极型晶体管，第十晶体管M10、第十一晶体管M11和第十二晶体管M12都是PNP双极型晶体管；

第十晶体管M10的发射极、第一电阻Rp的第一端、第十一晶体管M11的基极和第十二晶体管M12的基极互相耦合；第一电阻Rp的第二端、电容C1的第一端、第十一晶体管M11的发射极和第十二晶体管M12的发射极耦合到电压源；第十晶体管M10的基极、第十一晶体管M11的集电极、第九晶体管M9的集电极和电容C1的第二端相互耦合；第十晶体管M10的集电极、第八晶体管M8的集电极、第八晶体管M8的基极和第九晶体管M9的基极相互耦合；第九晶体管M9的发射极耦合到第二电阻Rn的第一端；第八晶体管M8的发射极和第二电阻Rn的第二端耦合到地端。

在一个实施例中，可以将图5中的MN1和MN2替换为NPN双极型晶体管M8和M9，将图5中的MP3-MP5替换为PNP双极型晶体管M10-M12，结果如图16所示。具体地说，第六晶体管MN6的栅极和第三电阻R3的第二端耦合到地端；第六晶体管MN6的漏极耦合至第十一晶体管M11的集电极；第六晶体管MN6的源极耦合至第三电阻R3的第一端；第七晶体管MN7的栅极与快速脉冲信号耦合；第七晶体管MN7的源极耦合至第八晶体管M8的集电极；第七晶体管MN7的漏极耦合至电压源。

需要说明的是，在公开中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本申请中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

本说明书包括本文所描述的各种实施例的组合。对实施例的单独提及(例如“一个实施例”或“一些实施例”或“优选实施例”)不一定是指相同的实施例；然而，除非指示为是互斥的或者本领域技术人员很清楚是互斥的，否则这些实施例并不互斥。应当注意的是，除非上下文另外明确指示或者要求，否则在本说明书中以非排他性的意义使用“或者”一词。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，在阅读了本申请的内容之后，本领域技术人员可以对本申请作各种改动或修改，这些等价形式同样落于本申请所要求保护的范围。

Claims (10)

1.一种偏置电流生成电路，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、电容、第五晶体管、第一电阻和第二电阻；其中，所述第一晶体管和所述第二晶体管是NMOS晶体管，所述第三晶体管、所述第四晶体管和所述第五晶体管都是PMOS晶体管；

所述第四晶体管的源极、所述第一电阻的第一端、所述第三晶体管的栅极和所述第五晶体管的栅极互相耦合；所述第一电阻的第二端、所述电容的第一端、所述第三晶体管的源极和所述第五晶体管的源极耦合到电压源；所述第四晶体管的栅极、所述第三晶体管的漏极、所述第二晶体管的漏极和所述电容的第二端相互耦合；所述第四晶体管的漏极、所述第一晶体管的漏极、所述第一晶体管的栅极和所述第二晶体管的栅极相互耦合；所述第二晶体管的源极耦合到所述第二电阻的第一端；所述第一晶体管的源极和所述第二电阻的第二端耦合到地端。

2.如权利要求1所述的偏置电流生成电路，其特征在于，所述的偏置电流生成电路还包括第六晶体管、第七晶体管和第三电阻；所述第六晶体管和所述第七晶体管都是NMOS晶体管；

所述第六晶体管的栅极和所述第三电阻的第二端耦合到地端；所述第六晶体管的漏极耦合至所述第三晶体管的漏极；所述第六晶体管的源极耦合至所述第三电阻的第一端；所述第七晶体管的栅极与快速脉冲信号耦合；所述第七晶体管的源极耦合至所述第一晶体管的漏极；所述第七晶体管的漏极耦合至所述电压源。

3.如权利要求2所述的偏置电流生成电路，其特征在于，所述第六晶体管为本征晶体管。

4.如权利要求3所述的偏置电流生成电路，其特征在于，还包括第四PMOS晶体管，所述第四PMOS晶体管的源极耦合至所述第五晶体管的漏极，所述第四PMOS晶体管的栅极耦合至所述第四晶体管的栅极，所述第四PMOS晶体管的漏极输出偏置电流。

5.如权利要求3所述的偏置电流生成电路，其特征在于，还包括第五PMOS晶体管，所述第五PMOS晶体管的源极耦合至所述第五晶体管的源极，所述第五PMOS晶体管的栅极耦合至所述第五晶体管的栅极，所述第五PMOS晶体管的漏极输出第二路偏置电流，所述第五晶体管的漏极输出第一路偏置电流。

6.如权利要求5所述的偏置电流生成电路，其特征在于，所述第一路偏置电流和所述第二路偏置电流的大小比例由所述第五晶体管和所述第五PMOS晶体管的尺寸比例决定。

7.一种偏置电流生成电路，其特征在于，包括：第三晶体管、第四晶体管、第五晶体管、第八晶体管、第九晶体管、电容、第一电阻和第二电阻；其中，所述第八晶体管和所述第九晶体管是NPN双极型晶体管，所述第三晶体管、所述第四晶体管和所述第五晶体管都是PMOS晶体管；

所述第四晶体管的源极、所述第一电阻的第一端、所述第三晶体管的栅极和所述第五晶体管的栅极互相耦合；所述第一电阻的第二端、所述电容的第一端、所述第三晶体管的源极和所述第五晶体管的源极耦合到电压源；所述第四晶体管的栅极、所述第三晶体管的漏极、所述第九晶体管的集电极和所述电容的第二端相互耦合；所述第四晶体管的漏极、所述第八晶体管的集电极、所述第八晶体管的基极和所述第九晶体管的基极相互耦合；所述第九晶体管的发射极耦合到所述第二电阻的第一端；所述第八晶体管的发射极和所述第二电阻的第二端耦合到地端。

8.如权利要求7所述的偏置电流生成电路，其特征在于，所述的偏置电流生成电路还包括第六晶体管、第七晶体管和第三电阻；所述第六晶体管和所述第七晶体管都是NMOS晶体管；

所述第六晶体管的栅极和所述第三电阻的第二端耦合到地端；所述第六晶体管的漏极耦合至所述第三晶体管的漏极；所述第六晶体管的源极耦合至所述第三电阻的第一端；所述第七晶体管的栅极与快速脉冲信号耦合；所述第七晶体管的源极耦合至所述第八晶体管的集电极；所述第七晶体管的漏极耦合至所述电压源。

9.一种偏置电流生成电路，其特征在于，包括：第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、电容、第一电阻和第二电阻；其中，所述第八晶体管和所述第九晶体管是NPN双极型晶体管，所述第十晶体管、所述第十一晶体管和所述第十二晶体管都是PNP双极型晶体管；

所述第十晶体管的发射极、所述第一电阻的第一端、所述第十一晶体管的基极和所述第十二晶体管的基极互相耦合；所述第一电阻的第二端、所述电容的第一端、所述第十一晶体管的发射极和所述第十二晶体管的发射极耦合到电压源；所述第十晶体管的基极、所述第十一晶体管的集电极、所述第九晶体管的集电极和所述电容的第二端相互耦合；所述第十晶体管的集电极、所述第八晶体管的集电极、所述第八晶体管的基极和所述第九晶体管的基极相互耦合；所述第九晶体管的发射极耦合到所述第二电阻的第一端；所述第八晶体管的发射极和所述第二电阻的第二端耦合到地端。

10.如权利要求9所述的偏置电流生成电路，其特征在于，所述的偏置电流生成电路还包括第六晶体管、第七晶体管和第三电阻；所述第六晶体管和所述第七晶体管都是NMOS晶体管；

所述第六晶体管的栅极和所述第三电阻的第二端耦合到地端；所述第六晶体管的漏极耦合至所述第十一晶体管的集电极；所述第六晶体管的源极耦合至所述第三电阻的第一端；所述第七晶体管的栅极与快速脉冲信号耦合；所述第七晶体管的源极耦合至所述第八晶体管的集电极；所述第七晶体管的漏极耦合至所述电压源。

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