KR100868253B1 - 반도체장치의 기준전압발생회로 - Google Patents

Abstract

본 발명은 반도체장치 내부에서 이용되는 기준전압을 발생하기 위한 기준전압발생회로에 관한 것이다. 본 발명의 기준전압발생회로는, 반도체장치의 외부에서 공급되는 전원을 제공받아 반도체장치 내부에서 사용될 기준전압을 발생한다. 본 발명은 바이폴라 트랜지스터를 이용하여 가상단락회로를 구성하므로서 PVT의 변화에도 불구하고 일정한 레벨로 발생되는 제 1 기준전압과, 외부 전원전압의 변화에 따라서 비례되는 전압을 발생하되 상기 제 1 기준전압에 따라서 가변되는 제 2 기준전압을 발생시킨다. 따라서 본 발명은 제 1 기준전압 특성과 제 2 기준전압 특성에 대해서 어느 특성의 기준전압을 우세하게 설정하는가에 따라서 여러가지 형태의 기준전압을 발생하도록 제어하는 것이 가능하기 때문에, 사용 용도에 따라서 여러가지 형태의 기준전압을 발생하도록 제어하는 것이 가능한 효과가 있다.

반도체장치, 기준전압, 밴드갭

Description

반도체장치의 기준전압발생회로{REFERENCE VOLTAGE GENERATING CIRCUIT FOR SEMICONDUCTOR DEVICE}

본 발명은 반도체장치에 관한 것으로, 더욱 상세하게는 반도체장치 내부에서 이용되는 기준전압을 발생하기 위한 기준전압발생회로에 관한 것이다.

반도체장치는 외부에서 공급되는 전원전압을 이용하여 여러 종류 레벨의 내부전압을 만들어서 사용하고 있다. 특히, 반도체 메모리장치(DRAM)의 경우는, 메모리장치의 코어(core) 지역에서 사용하는 전압인 VCORE, 셀 트랜지스터 게이트(워드라인)에 인가되는 외부전위(VDD)보다 높은 전압인 VPP전압, 셀 트랜지스터의 벌크에 사용되는 접지전압(VSS)보다 낮은 전압인 음전압(VBB) 등을 만들어 사용하고 있다.

이러한 내부전압들을 만들기 위해서는 차지펌핑(charge pumping) 방식(VBB, VPP의 경우)과 컨버팅(down converting)방식(VCORE의 경우) 등을 사용하고 있는데, 일반적으로 어떠한 방법을 사용하던지 1차적으로는 기준이 되는 기준전압(VREF)을 만든 후, 이를 이용하여 다시 2차적으로 새로운 내부전압(VBB,VPP,VCORE)을 만드는 방법을 사용하고 있다.

종래, 기준전압 발생회로는, PVT (Process, Voltage, Temperature ; 공정, 전압, 온도) 변화에 대해 일정한 출력을 가지는 형태이거나, 또는 PT(공정,온도)에 대해서는 일정하면서도 V(전압)의 변화에 대해서는 일정한 비율을 가지고 변화하는 형태로 구성되고 있다.

도 1은 종래 기술에 따른 메모리장치의 기준전압 발생회로의 일 예시도이다. 도시되고 있는 종래 기준전압 발생회로는, 공급전원(VDD)과 접지전원(VSS) 사이에 직렬 연결되고 있는 저항(R4,R5)에 의하여 분압되어 기준전압(VREF)이 발생되도록 구성하고 있다.

이 구성에 따르면, 기준전압은 PT의 변화에 대해서는 일정하면서 V의 변화에 대해서는 일정한 비율을 가지고 변화하게 된다. 따라서 도 2의 특성도에 나타나고 있는 바와 같이, 외부 공급전압(VDD)이 증가함에 따라서 비례적으로 기준전압(VREF)은 VDD[R5/(R4 + R5)]로 증가함을 알 수 있다.

도 3은 종래 기술에 따른 메모리장치의 기준전압 발생회로의 다른 예시도이다.

도시되고 있는 종래 기준전압 발생회로는, PVT의 변화에 대해서 일정한 전위 를 출력하는 방식으로 구성되어진다.

종래 기준전압 발생회로는, 제1전압(Va)과 제2전압(Vb)을 입력으로 하여 연산증폭신호를 출력하는 연산증폭기(OP1)와, 상기 연산증폭기(OP1)의 출력신호에 응답하여 제1전압(Va)을 출력하기 위한 제1전압생성부와, 상기 연산증폭기(OP1)의 출력신호에 응답하여 제2전압(Vb)을 출력하기 위한 제2전압생성부로 구성되는 전원장치(10)를 포함한다.

상기 제1전압생성부는, 공급전원과 접지전원 사이에 PMOS 트랜지스터(M1)와 저항(R1), 그리고 PNP형 트랜지스터(Q2)가 직렬 연결되고, 상기 PMOS 트랜지스터(M1)와 저항(R1) 사이의 접속점(A)에 제 1 전압이 생성되어 상기 연산증폭기(OP1)의 제 1 입력신호가 된다. 그리고 상기 연산증폭기(OP1)의 출력신호는 상기 PMOS 트랜지스터(M1)의 제어신호가 된다.

상기 제2전압생성부는, 공급전원과 접지전원 사이에 PMOS 트랜지스터(M2)와 그리고 PNP형 트랜지스터(Q1)가 직렬 연결되고, 상기 PMOS 트랜지스터(M2)와 PNP형 트랜지스터(Q1) 사이의 접속점(B)에 제 2 전압이 생성되어 상기 연산증폭기(OP1)의 제 2 입력신호가 된다. 그리고 상기 연산증폭기(OP1)의 출력신호는 상기 PMOS 트랜지스터(M2)의 제어신호가 된다.

또한 종래 기준전압 발생회로는, 상기 제2전압(Vb)을 제 1 입력으로 하고, 피드백 전압을 제 2 입력으로 하는 연산증폭기(OP2)와, 상기 연산증폭기(OP2)의 출력신호에 응답하여, 피드백 전압을 발생하는 제3전압생성부를 포함하는 전압-전류 변환기(20)를 포함한다.

상기 제 3 전압생성부는, 공급전원과 접지전원 사이에 PMOS 트랜지스터(M3)와 저항(R2)이 직렬 연결되고, 상기 트랜지스터(M3)와 저항(R2) 사이의 접속점에 피드백전압이 생성되어 상기 연산증폭기(OP2)의 제 2 입력신호가 된다. 상기 연산증폭기(OP2)의 출력신호는 상기 PMOS 트랜지스터(M3)의 제어신호가 된다.

그리고 종래 기준전압 발생회로는, 상기 연산증폭기(OP1)의 출력신호에 응답하여 발생하는 제 1 전류(M*IPTAT)와, 연산증폭기(OP2)의 출력신호에 응답하여 발생하는 제 2 전류(K*ICTAT)의 합에 따른 기준전압을 발생하는 전류-전압 변환기(30)를 포함한다. 상기 제 1 전류 발생을 위한 구성은, 공급전원과 접지전원 사이에 PMOS 트랜지스터(M5)와 저항(R3)이 직렬 연결된다. 그리고 상기 제 2 전류 발생을 위한 구성은, 상기 트랜지스터(M5)와 저항(R3) 사이의 접속점과 공급전원 사이에 상기 연산증폭기(OP2)의 출력신호에 응답하는 PMOS 트랜지스터(M4)가 연결되어진다.

상기와 같이 구성되어지는 종래 기준전압 발생회로는, 연산증폭기(OP1)의 출력전압에 따라서 모스트랜지스터(M1,M2,M5)의 턴온 정도가 변화하게 되어 모스트랜지스터(M1,M2,M5)를 통해 저항으로 공급되는 전류량이 조정된다. 이 동작은 연산증폭기(OP1)의 두 입력단에 인가되는 제 1 전압(Va)과 제 2 전압(Vb)이 같은 레벨이 인가될 때까지 계속되며, 연산증폭기(OP1)의 두 입력단에 같은 전압레벨이 인가 되면 도 4에 도시하고 있는 바와 같이 일정한 레벨의 기준전압(VREF)이 생성되게 된다.

이때 기준전압(VREF)은 아래 수학식을 통해 구할 수 있다.

도시되고 있는 종래 기준전압 발생회로에서, 연산증폭기(OP1)의 게인(Gain)이 크면 접속점(A)와 접속점(B)는 가상 단락(Virtually shorted)되고, N:1의 비를 가지는 두 바이폴라 트랜지스터(Q2,Q1)의 이미터 전류는 다음과 같다.

그리고 연산증폭기(OP1)는 제1전압(Va)과 제2전압(Vb)을 같게 제어하면, 저항(R1)을 통해 흐르는 전류는 다음과 같다.

여기서, 연산증폭기(OP1)의 출력단자에 게이트가 접속되어 연산증폭신호에 의해 구동되는 PMOS트랜지스터들(M1, M2, M5)을 통해 흐르는 전류는 같은 값이 된다. 따라서 PMOS 트랜지스터(M5)의 전류는 트랜지스터(M1)의 전류에 비례하므로, PMOS 트랜지스터(M5)의 전류는 다음과 같다.

그리고 동일한 상황 하에 저항(R2)을 통해 흐르는 전류는 다음과 같다.

그리고 PMOS 트랜지스터(M4)의 전류는 트랜지스터(M3)의 전류에 비례하므로, PMOS 트랜지스터(M4)의 전류는 다음과 같다.

이와 같이 하여 상기 PMOS 트랜지스터(M4)의 전류와 PMOS 트랜지스터(M5)의 전류는 각각 K*ICTAT와 M*IPTAT이므로, 상기 두 전류의 합을 저항을 통해 전압으로 바꾸면, 발생되는 기준전압(VREF)은 다음과 같이 표시되어진다.

즉, 도 3에 도시되고 있는 기준전압 발생회로는, 온도에 따라 흐르는 전류의 양이 증가하게 하는 PTAT(Proportional To Absoute Temperature) 항과, 온도에 따라 흐르는 전류의 양이 감소하게 하는 CTAT(Complementary proportional To Absoute Temperature)항을 만들고 이들의 조합으로 이루어지고 있다.

따라서 상기 수학식 6에 따르면, 온도 보상이 일어나도록 상기 수학식6에 이용되고 있는 각각의 변수값, 즉 N,R1,R2,R3,K,M 값을 적절하게 조절해주면 출력값(VREF)은 PVT 변화에 대해 일정한 값을 가지게 된다. 일반적으로 N,R1,R2,R3 값은 고정하고, K,M 값 만을 조절하여 PTAT와 CTAT의 전류량을 조절하게 된다. 이렇게 하여 종래 기준전압 발생회로는, PVT 변화에 일정한 값을 갖는 기준전압을 발생한다.

즉, 종래 기준전압 발생회로는 도 1에 도시하고 있는 바와 같이, 외부 공급전원인 VDD에 대해서 비례적으로 증가하는 기준전압을 발생하거나, 도 3에 도시하고 있는 바와 같이, PVT에 대해서 일정한 값을 갖는 기준전압을 발생하는 것으로 제한되고 있다.

그러나 최근 다양한 형태의 기준전압이 요구되면서 온도와 공정변화에 대해서는 일정하면서도 외부 전원의 변화에 대해서는 일정한 비율을 가지고 변화하는 기준전압의 필요성이 요구되고 있다. 그러나 종래 기준전압 발생회로인 도 1, 또는 도 3에 의해서는 온도와 공정변화에 대해서는 일정하면서도 외부 전원의 변화에 대해서는 일정한 비율을 가지고 변화하는 기준전압을 발생시키는 것이 어려운 문제점이 있었다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로 온도와 공정의 변화에 대해서는 일정하면서 공급전원의 변화에 대해서는 일정한 비율을 가지고 변화하는 기준전압을 발생할 수 있는 반도체장치의 기준전압발생회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 기준전압발생회로는, 온도 변화에 따라 비례하는 제 1 전류를 발생하는 제 1 전류발생수단; 온도 변화에 따라 반비례하는 제 2 전류를 발생하는 제 2 전류발생수단; 상기 제 1,2 전류의 합에 상응하는 제 1 기준전압을 발생하는 제 1 기준전압발생수단; 상기 제 1 기준전압에 따라 가변되는 제 2 기준전압을 발생하는 능동 분압수단을 포함하는 것을 특징으로 한다.

본 발명의 상기 제 1 전류발생수단은, 공급전원과 접지전원 사이에 PMOS 트랜지스터, 저항, 바이폴라 트랜지스터가 순차적으로 직렬 연결되고, 상기 저항에 흐르는 전류를 증폭한 것을 특징으로 한다.

본 발명의 상기 제 2 전류발생수단은, 공급전원과 접지전원 사이에 PMOS 트랜지스터와 바이폴라 트랜지스터를 직렬 연결하여, 온도에 반비례하는 전압을 발생하는 전압발생부; 상기 전압발생부에서 발생된 전압을 전류로 변환하는 전압-전류 변환부를 포함하는 것을 특징으로 한다.

본 발명의 제 1 기준전압발생수단은, 공급전원과 접지전원 사이에 연결되어 제 1 전류에 의해서 개폐되는 PMOS 트랜지스터와, 공급전원과 접지전원 사이에 연결되어 제 2 전류에 의해서 개폐되는 PMOS 트랜지스터와, 상기 두개의 PMOS 트랜지스터를 병렬 연결하는 저항으로 구성되는 것을 특징으로 한다.

본 발명의 상기 능동분압수단은, 상기 제 1 기준전압을 입력으로 하는 연산증폭기와; 상기 연산증폭기의 출력을 제어신호로 하고 접지전원에 연결되는 NMOS 트랜지스터; 공급전원과 상기 NMOS 트랜지스터 사이에 연결된 전압 분배저항으로 이루어지고, 상기 저항사이의 전압을 제 2 기준전압으로 발생하는 것을 특징으로 한다.

본 발명의 상기 능동분압수단의 상기 연산증폭기는, 상기 저항 사이의 전압을 피드백시켜서 제 2 전압으로 입력하는 것을 특징으로 한다.

또한 본 발명에 따른 반도체장치의 기준전압 발생회로는, 바이폴라 트랜지스터를 이용한 가상단락회로를 형성하고, 공정,온도,전압(PVT)에 대해서 일정한 전위를 갖는 제 1 기준전압을 발생하는 제 1 기준전압발생수단; 상기 제 1 기준전압에 따라 가변되는 제 2 기준전압을 발생하는 능동 분압수단을 포함하는 것을 특징으로 한다.

본 발명의 상기 능동분압수단은, 상기 제 1 기준전압을 입력으로 하는 연산증폭기와; 상기 연산증폭기의 출력을 제어신호로 하고 접지전원에 연결되는 NMOS 트랜지스터; 공급전원과 상기 NMOS 트랜지스터 사이에 연결된 전압 분배저항으로 이루어지고, 상기 저항사이의 전압을 제 2 기준전압으로 발생하는 것을 특징으로 한다.

본 발명의 상기 능동분압수단의 상기 연산증폭기는, 상기 저항 사이의 전압을 피드백시켜서 제 2 전압으로 입력하는 것을 특징으로 한다.

본 발명의 상기 제 1 기준전압발생수단은, 온도 변화에 따라 비례하는 제 1 전류와 반비례하는 전압을 발생하는 전원회로; 상기 발생된 전압을 제 2 전류로 변환시켜 주는 전압-전류 변환기; 상기 제 1,2 전류의 합을 전압으로 변환시켜 주는 전류-전압 변환기를 포함하는 것을 특징으로 한다.

본 발명의 상기 전원회로는, 공급전원과 접지전원 사이에 연결되어 제 1,2전압을 발생하는 전압발생부; 상기 전압발생부에서 발생된 제 1,2 전압을 입력하고 연산 증폭하는 제 1 연산 증폭기를 포함하여 구성되고, 상기 온도 변화에 따라 비례하는 제 1 전류는 상기 제 1 연산증폭기의 출력신호에 대응되어 발생되는 값이고, 상기 온도 변화에 따라 반비례하는 전압은 상기 제 2 전압에 대응되는 것을 특징으로 한다.

본 발명의 상기 전압-전류 변환기는, 상기 제 2 전압과 피드백 전압을 연산 증폭하는 제 2 연산 증폭기; 상기 제 2 연산증폭기의 출력신호를 제어신호로 하고, 공급전원과 접지전원 사이에 연결된 PMOS 트랜지스터; 상기 PMOS 트랜지스터와 접지전원 사이에 연결된 저항으로 구성되고, 상기 제 2 전류는, 상기 저항에 흐르는 전류인 것을 특징으로 한다.

본 발명의 상기 전류-전압 변환기는, 공급전원과 접지전원 사이에 연결되어 제 1 전류에 의해서 개폐되는 PMOS 트랜지스터와, 공급전원과 접지전원 사이에 연결되어 제 2 전류에 의해서 개폐되는 PMOS 트랜지스터와, 상기 두개의 PMOS 트랜지스터를 병렬 연결하는 저항으로 구성되는 것을 특징으로 한다.

본 발명은 상기 전원회로의 제 1 전류와, 상기 전류-전압 변환기의 제 1 전류의 비는 배수관계를 갖는 것을 특징으로 한다.

본 발명의 상기 전압-전류 변환기의 제 2 전류와, 상기 전류-전압 변환기의 제 2 전류의 비는 배수관계를 갖는 것을 특징으로 한다.

본 발명의 기준전압발생회로는, 반도체장치의 외부에서 공급되는 전원을 제공받아 반도체장치 내부에서 사용될 기준전압을 발생한다. 본 발명은 바이폴라 트랜지스터를 이용하여 가상단락회로를 구성하므로서 PVT의 변화에도 불구하고 일정한 레벨로 발생되는 제 1 기준전압과, 외부 전원전압의 변화에 따라서 비례되는 전압을 발생하되 상기 제 1 기준전압에 따라서 가변되는 제 2 기준전압을 발생시킨다. 따라서 본 발명은 제 1 기준전압 특성과 제 2 기준전압 특성에 대해서 어느 특성의 기준전압을 우세하게 설정하는가에 따라서 여러가지 형태의 기준전압을 발생하도록 제어하는 것이 가능하기 때문에, 사용 용도에 따라서 여러가지 형태의 기준전압을 발생하도록 제어하는 것이 가능한 효과가 있다.

이하 첨부한 도면을 참조하여 본 발명에 따른 반도체장치의 기준전압발생회로에 대해서 자세하게 살펴보기로 한다.

도 5는 본 발명에 따른 기준전압을 발생하기 위한 반도체장치의 기준전압 발생회로도이다.

도시되고 있는 본 발명의 기준전압 발생회로는, PT(공정, 온도)의 변화에 대해서 일정한 전위를 출력하나, 특정 외부 전위부터 외부 전원의 변화에 대해서 일정한 비율을 가지고 변하는 기준전압을 발생하는 것을 특징으로 한다.

본 발명의 기준전압 발생회로는, 제1전압(Va)과 제2전압(Vb)을 입력으로 하여 연산증폭신호를 출력하는 연산증폭기(OP11)와, 상기 연산증폭기(OP11)의 출력신호에 응답하여 제1전압(Va)을 출력하기 위한 제1전압생성부와, 상기 연산증폭기(OP1)의 출력신호에 응답하여 제2전압(Vb)을 출력하기 위한 제2전압생성부로 구성되는 전원장치(100)를 포함한다.

상기 제1전압생성부는, 공급전원과 접지전원 사이에 PMOS 트랜지스터(M11)와 저항(R11), 그리고 PNP형 트랜지스터(Q12)가 직렬 연결되고, 상기 PMOS 트랜지스터(M11)와 저항(R11) 사이의 접속점(A)에 제 1 전압이 생성되어 상기 연산증폭기(OP11)의 제 1 입력신호가 된다. 그리고 상기 연산증폭기(OP11)의 출력신호는 상기 PMOS 트랜지스터(M11)의 제어신호가 된다.

상기 제2전압생성부는, 공급전원과 접지전원 사이에 PMOS 트랜지스터(M12)와 그리고 PNP형 트랜지스터(Q11)가 직렬 연결되고, 상기 PMOS 트랜지스터(M12)와 PNP형 트랜지스터(Q11) 사이의 접속점(B)에 제 2 전압이 생성되어 상기 연산증폭기(OP11)의 제 2 입력신호가 된다. 그리고 상기 연산증폭기(OP11)의 출력신호는 상기 PMOS 트랜지스터(M12)의 제어신호가 된다.

또한 본 발명의 기준전압 발생회로는, 상기 제2전압(Vb)을 제 1 입력으로 하고, 피드백 전압을 제 2 입력으로 하는 연산증폭기(OP12)와, 상기 연산증폭기(OP12)의 출력신호에 응답하여, 피드백 전압을 발생하는 제3전압생성부를 포함하는 전압-전류 변환기(200)를 포함한다.

상기 제 3 전압생성부는, 공급전원과 접지전원 사이에 PMOS 트랜지스터(M13)와 저항(R12)이 직렬 연결되고, 상기 트랜지스터(M13)와 저항(R12) 사이의 접속점에 피드백전압이 생성되어 상기 연산증폭기(OP12)의 제 2 입력신호가 된다. 상기 연산증폭기(OP12)의 출력신호는 상기 PMOS 트랜지스터(M13)의 제어신호가 된다.

그리고 본 발명의 기준전압 발생회로는, 상기 연산증폭기(OP11)의 출력신호에 응답하여 발생하는 제 1 전류(M*IPTAT)와, 연산증폭기(OP12)의 출력신호에 응답하여 발생하는 제 2 전류(K*ICTAT)의 합에 따른 기준전압을 발생하는 전류-전압 변환기(300)를 포함한다. 상기 제 1 전류 발생을 위한 구성은, 공급전원과 접지전원 사이에 PMOS 트랜지스터(M15)와 저항(R13)이 직렬 연결된다. 그리고 상기 제 2 전류 발생을 위한 구성은, 상기 트랜지스터(M15)와 저항(R13) 사이의 접속점과 공급전원 사이에 상기 연산증폭기(OP12)의 출력신호에 응답하는 PMOS 트랜지스터(M14)가 연결되어진다.

여기까지의 본 발명의 구성은 도면 상에서 확인 가능한 바와 같이, 종래 기준전압 발생회로인 도 3의 구성과 동일하게 이루어진다. 즉, PVT의 변화에 대해서 일정한 레벨의 기준전압을 발생 가능한 구성이다. 이 구성에 본 발명은 특정 전위부터 외부 전원전압의 변화에 대해 일정한 비율을 가지고 변화할 수 있는 구성을 추가적으로 구비한다.

즉, 본 발명의 기준전압 발생회로는, 공급전원과 접지전원 사이에 세개의 저항(R14,R15,R16)과 NMOS 트랜지스터(M20)를 순차적으로 직렬 연결하고, 기준전압에 따라서 능동적으로 공급전압을 분압하는 능동 전압 분배기(400)의 구성을 포함한다. 그리고 상기 전압 분배기(400)는, 상기 저항(R14)과 저항(R15) 사이의 접속점에 본 발명의 회로에 의해 기준전압(Vref)을 출력하는 출력단자를 연결한다. 그리고 저항(R16)과 트랜지스터(M20) 사이의 접속점에 형성되는 전압을 연산증폭기(OP13)의 피드백 전압으로 연결시킨다. 상기 연산증폭기(OP13)는 상기 제 1 전류(M*IPTAT)와 제 2 전류(K*ICTAT)의 합에 따라 발생된 전압(Vref0)을 제 1 입력전압으로 하고, 상기 피드백 전압을 제 2 입력전압으로 하여, 그 차신호를 증폭 출력하도록 구성되며, 상기 연산증폭기(OP13)의 출력은 상기 NMOS 트랜지스터(M20)의 제어신호로 제공되어진다.

다음은 상기 구성으로 이루어진 본 발명에 따른 기준전압 발생회로의 동작과정을 살펴보기로 한다.

본 발명의 기준전압 발생회로는, 연산증폭기(OP11)의 출력전압에 따라서 모스트랜지스터(M11,M12,M15)의 턴온 정도가 변화하게 되어 모스트랜지스터(M11,M12,M15)를 통해 저항으로 공급되는 전류량이 조정된다. 이 동작은 연산증 폭기(OP11)의 두 입력단에 인가되는 제 1 전압(Va)과 제 2 전압(Vb)이 같은 레벨이 인가될 때까지 계속되며, 연산증폭기(OP11)의 두 입력단에 같은 전압레벨이 인가되면 도 4에 도시하고 있는 바와 같이 공정, 온도, 전압에 대해서 일정한 레벨의 기준전압(Vref0)이 생성되게 된다.

이때 기준전압(VREF)은 아래 수학식을 통해 구할 수 있다.

연산증폭기(OP11)의 게인(Gain)이 크면 접속점(A)와 접속점(B)는 가상 단락(Virtually shorted)되고, N:1의 비를 가지는 두 바이폴라 트랜지스터(Q12,Q11)의 이미터 전류는 다음과 같다.

그리고 연산증폭기(OP11)는 제1전압(Va)과 제2전압(Vb)을 같게 제어하면, 저항(R11)을 통해 흐르는 전류는 다음과 같다.

여기서, 연산증폭기(OP11)의 출력단자에 게이트가 접속되어 연산증폭신호에 의해 구동되는 PMOS트랜지스터들(M11, M12, M15)을 통해 흐르는 전류는 같은 값이 된다. 따라서 PMOS 트랜지스터(M15)의 전류는 트랜지스터(M11)의 전류에 비례하므로, PMOS 트랜지스터(M15)의 전류는 다음과 같다.

그리고 동일한 상황 하에 저항(R12)을 통해 흐르는 전류는 다음과 같다.

그리고 PMOS 트랜지스터(M14)의 전류는 트랜지스터(M13)의 전류에 비례하므로, PMOS 트랜지스터(M14)의 전류는 다음과 같다.

이와 같이 하여 상기 PMOS 트랜지스터(M14)의 전류와 PMOS 트랜지스터(M15)의 전류는 각각 K*ICTAT와 M*IPTAT이므로, 상기 두 전류의 합을 저항을 통해 전압으로 바꾸면, 발생되는 기준전압(Vref0)은 다음과 같이 표시되어진다.

상기 수학식 12에 따르면 본 발명은, 온도에 따라 흐르는 전류의 양이 증가하게 하는 PTAT(Proportional To Absoute Temperature) 항과, 온도에 따라 흐르는 전류의 양이 감소하게 하는 CTAT(Complementary proportional To Absoute Temperature)항을 만들고 이들의 조합으로 이루어지고 있다.

따라서 상기 수학식12에 따르면, 온도 보상이 일어나도록 상기 수학식12에 이용되고 있는 각각의 변수값, 즉 N,R11,R12,R13,K,M 값을 적절하게 조절해주면 출력값(Vref0)은 PVT 변화에 대해 일정한 값을 가지게 된다. 일반적으로 N,R11,R12,R13 값은 고정하고, K,M 값 만을 조절하여 PTAT와 CTAT의 전류량을 조절하게 된다. 이렇게 하여 본 발명의 기준전압 발생회로는, 일차적으로 PVT 변화에 일정한 값을 갖는 기준전압(Vref0)을 발생한다.

이와 같이 발생된 기준전압(Vref0)은 전압분배기(400)의 출력전압에 영향을 미친다. 즉, 본 발명은 특정 외부 전위부터 외부 전원의 변화에 대해 일정한 비율을 가지고 변하는 기준전압을 발생하도록 동작되어진다.

즉, 상기 PVT에 변화에 대해 일정한 레벨로 발생되어진 기준전압(Vref0)은, 연산증폭기(OP13)에 입력되도록 구성되고 있으며, 이때 연산증폭기(OP13)는 피드백 전압과의 차에 의하여 NMOS 트랜지스터(M20)의 턴-온/오프를 제어하여, 상기 피드백전압이 기준전압(Vref0)과 같아지도록 제어한다. 따라서 기준전압(Vref0)은, 상기 능동 전압 분배기(400)의 전압분배에 능동적으로 영향을 주게 된다.

이와 같이 제어될 때, 전압분배기(400)를 통하여 출력되는 기준전압(Vref)은 아래 수학식13과 같이 표현되어진다.

따라서 본 발명의 기준전압 발생회로는, PVT 변화에 대해서 일정한 레벨로 발생되어지는 기준전압(Vref0)과, 외부 전원의 변화에 대해서 일정한 비율을 가지고 변화하는 전압{(VDD-Vref0)R5/(R4+R5)}의 합으로 이루어짐을 확인할 수 있다. 이때 전압{(VDD-Vref0)R5/(R4+R5)}은 기준전압(Vref0)에 따라서 가변되고 있음을 확인할 수 있다. 따라서 상기 수학식 13에서 나타나고 있는 바에 따르면, 본 발명의 기준전압 특성을 결정할 때, 적용되는 용도에 따라서 전류-전압 변환기(300)에서 출력되는 기준전압(Vref0)을 상기 전압분배기(400)의 분배저항에 의해 결정되는 전압{(VDD-Vref0)R5/(R4+R5)}에 비해 상대적으로 우세하게 설정하여 PVT의 변화에 대해 일정한 특성이 우세한 기준전압을 발생토록 하거나, 기준전압(Vref0)에 비해 상대적으로 전압{(VDD-Vref0)R5/(R4+R5)}을 우세하게 설정하여 공급전원에 대하여 비례적인 특성을 우세한 기준전압을 발생토록 하거나, 기준전압(Vref0)과 전압{(VDD-Vref0)R5/(R4+R5)}의 비를 평균화하여 두 특성이 평균치가 되는 기준전압을 발생토록 제어하는 것이 가능하다.

이상에서 설명한 바와 같이 본 발명에 따른 기준전압 발생회로는, 반도체장 치의 외부에서 공급되는 전원을 제공받아 반도체장치 내부에서 사용될 기준전압을 발생한다. 본 발명은 바이폴라 트랜지스터를 이용하여 가상단락회로를 구성하므로서 PVT의 변화에도 불구하고 일정한 레벨로 발생되는 제 1 기준전압과, 외부 전원전압의 변화에 따라서 비례되는 전압을 발생하되 상기 제 1 기준전압에 따라서 가변되는 제 2 기준전압을 발생시킨다. 특히, 본 발명은 제 1 기준전압 특성과 제 2 기준전압 특성에 대해서 어느 특성의 기준전압을 우세하게 설정하는가에 따라서 여러가지 형태의 기준전압을 발생하도록 제어하는 것이 가능하기 때문에, 사용 용도에 따라서 여러가지 형태의 기준전압을 발생하도록 제어하는 것이 가능하다.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 외부 전원의 변화에 대해 일정한 비율을 가지고 변하는 기준전압을 발생하기 위한 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

일 예로 본 발명은 온도와 공정변화에 대해서는 일정하면서 특정 외부 전위부터 외부 전원의 변화에 대해 다양한 기울기를 가지고 변하는 기준전압을 발생하도록 제어할 수 있어서, 바이어싱회로(biasing circuit)에 사용하여 외부전원(vdd)에 따라 원하는 형태로 바이어싱 전류를 조절할 수 있도록 제어하는 것이 가능할 것이다.

도 1은 종래 기술에 따른 기준전압 발생회로도.

도 2는 도 1의 기준전압 발생회로도에 따른 특성도.

도 3은 종래 기술에 따른 기준전압 발생회로도.

도 4는 도 3의 기준전압 발생회로도에 따른 특성도.

도 5는 본 발명에 따른 반도체장치의 기준전압 발생회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 전원장치 200 : 전압-전류 변환기

300 : 전류-전압 변환기 400 : 전압분배기

M11~M15 : PMOS 트랜지스터 R11~R16 : 저항

Q11,Q12 : 바이폴라 트랜지스터 OP11~OP13 : 연산증폭기

M20 : NMOS 트랜지스터

Claims (15)

1. 온도 변화에 따라 비례하는 제1 전류를 발생하는 제1 전류발생수단;

   온도 변화에 따라 반비례하는 제2 전류를 발생하는 제2 전류발생수단;

   상기 제1 및 제2 전류의 합에 상응하는 제1 기준전압을 발생하는 제1 기준전압발생수단;

   상기 제1 기준전압에 따라 가변되는 제2 기준전압을 발생하는 능동 분압수단을 포함하는 것을 특징으로 하는 반도체장치의 기준전압 발생회로.
2. 제 1 항에 있어서,

   상기 제1 전류발생수단은, 공급전원과 접지전원 사이에 순차적으로 직렬 연결된 PMOS 트랜지스터, 저항, 바이폴라 트랜지스터를 구비하고, 상기 저항에 흐르는 전류를 증폭하는 것을 특징으로 하는 반도체장치의 기준전압 발생회로.
3. 제 1 항에 있어서,

   상기 제2 전류발생수단은,

   공급전원과 접지전원 사이에 직렬 연결된 PMOS 트랜지스터와 바이폴라 트랜지스터를 구비하여, 온도에 반비례하는 전압을 발생하는 전압발생부;

   상기 전압발생부에서 발생된 전압을 전류로 변환하는 전압-전류변환부를 포함하는 것을 특징으로 하는 반도체장치의 기준전압 발생회로.
4. 제 1 항에 있어서,

   상기 제1 기준전압발생수단은,

   공급전원과 상기 제1 기준전압의 출력단 사이에 접속되어 제1 전류에 의해서 제어받는 제1 PMOS 트랜지스터와,

   상기 공급전원과 상기 제1 기준전압의 출력단 사이에 접속되어 제2 전류에 의해 제어받는 제2 PMOS 트랜지스터와,

   상기 제1 기준전압의 출력단과 접지전원 사이에 접속된 저항을 구비하는 것을 특징으로 하는 반도체장치의 기준전압 발생회로.
5. 제 1 항에 있어서,

   상기 능동분압수단은,

   상기 제1 기준전압을 일 입력으로 하는 연산증폭기;

   상기 연산증폭기의 출력신호에 제어받으며 접지전원에 접속된 NMOS 트랜지스터; 및

   공급전원과 상기 NMOS 트랜지스터 사이에 직렬로 접속된 다수의 전압 분배 저항을 구비하며,

   상기 다수의 전압 분배 저항 중 어느 하나의 출력 전압을 상기 제2 기준전압으로 출력하는 것을 특징으로 하는 반도체장치의 기준전압 발생회로.
6. 제 5 항에 있어서,

   상기 능동분압수단의 상기 연산증폭기는, 상기 다수의 전압 분배 저항 중 어느 하나의 출력 전압을 피드백시켜서 타 입력으로 하는 것을 특징으로 하는 반도체장치의 기준전압 발생회로.
7. 삭제
8. 바이폴라 트랜지스터를 이용한 가상단락회로를 형성하고, 공정,온도,전압(PVT)에 대해서 일정한 전위를 갖는 제1 기준전압을 발생하는 제1 기준전압발생수단; 및

   상기 제1 기준전압에 따라 가변되는 제2 기준전압을 발생하는 능동 분압수단을 구비하며,

   상기 능동분압수단은,

   상기 제1 기준전압을 일 입력으로 하는 연산증폭기와, 상기 연산증폭기의 출력신호에 제어받으며 접지전원에 접속된 NMOS 트랜지스터와, 공급전원과 상기 NMOS 트랜지스터 사이에 직렬로 접속된 다수의 전압 분배 저항을 구비하며, 상기 다수의 전압 분배 저항 중 어느 하나의 출력 전압을 상기 제 2 기준전압으로 출력하는 것을 특징으로 하는 반도체장치의 기준전압 발생회로.
9. 제 8 항에 있어서,

   상기 능동분압수단의 상기 연산증폭기는, 상기 다수의 전압 분배 저항 중 어느 하나의 출력 전압을 피드백시켜서 타 입력으로 하는 것을 특징으로 하는 반도체장치의 기준전압 발생회로.
10. 제 8 항에 있어서,

    상기 제1 기준전압발생수단은,

    온도 변화에 따라 비례하는 제1 전류와 반비례하는 전압을 발생하는 전원회로;

    상기 전원회로에서 발생된 전압을 제2 전류로 변환시켜 주는 전압-전류 변환기;

    상기 제1 및 제2 전류의 합을 전압으로 변환시켜 주는 전류-전압 변환기를 포함하는 것을 특징으로 하는 반도체장치의 기준전압 발생회로.
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