KR20220038784A - 3d nand를 위한 수정된 스택들 - Google Patents

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추안 잉 왕
추안시 양
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치 엔 텅
알록 자인
나가라잔 라자고팔란
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Abstract

반도체 구조들을 형성하는 예시적인 방법들은 실리콘-함유 전구체 및 산소-함유 전구체로부터 실리콘 산화물 층을 형성하는 단계를 포함할 수 있다. 방법들은 실리콘-함유 전구체, 질소-함유 전구체, 및 산소-함유 전구체로부터 실리콘 질화물 층을 형성하는 단계를 포함할 수 있다. 실리콘 질화물 층은 약 5 at.% 이상의 산소 농도를 특징으로 할 수 있다. 방법들은 또한, 실리콘 산화물과 실리콘 질화물의 교번하는 층들의 스택을 생성하기 위해, 실리콘 산화물 층을 형성하는 단계 및 실리콘 질화물 층을 형성하는 단계를 반복하는 단계를 포함할 수 있다.

Description

3D NAND를 위한 수정된 스택들
[0001] 본 출원은, 2019년 8월 7일자로 출원된 미국 가특허 출원 제62/884,034호를 우선권으로 주장하며, 이로써 그 미국 가특허 출원의 내용들은 모든 목적들을 위해 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 프로세스들 및 재료들에 관한 것이다. 더 구체적으로, 본 기술은 교번하는 층 막 스택(alternating layer film stack)들을 형성하는 것에 관한 것이다.
[0003] 집적 회로들은, 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능해졌다. 기판 상에 패터닝된 재료를 생성하는 것은 노출된 재료를 형성 및 제거하는 제어된 방법들을 필요로 한다. 스택된 메모리, 이를테면, 수직 또는 3D NAND는, 다수의 메모리 홀들 또는 애퍼처들이 에칭될 수 있는 유전체 재료들의 일련의 교번하는 층들의 형성을 포함할 수 있다. 재료들의 층들의 재료 특성들뿐만 아니라, 에칭을 위한 재료들 및 프로세스 조건들은, 형성되는 구조들의 균일성에 영향을 미칠 수 있다. 재료 결함들은 일관되지 않은 패터닝을 초래할 수 있으며, 이는 형성되는 구조들의 균일성에 추가로 영향을 미칠 수 있다.
[0004] 따라서, 고품질의 디바이스들 및 구조들을 생성하는 데 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이러한 그리고 다른 필요성들이 본 기술에 의해 다루어진다.
[0005] 반도체 구조들을 형성하는 예시적인 방법들은 실리콘-함유 전구체 및 산소-함유 전구체로부터 실리콘 산화물 층을 형성하는 단계를 포함할 수 있다. 방법들은 실리콘-함유 전구체, 질소-함유 전구체, 및 산소-함유 전구체로부터 실리콘 질화물 층을 형성하는 단계를 포함할 수 있다. 실리콘 질화물 층은 약 5 at.% 이상의 산소 농도를 특징으로 할 수 있다. 방법들은 또한, 실리콘 산화물과 실리콘 질화물의 교번하는 층들의 스택을 생성하기 위해, 실리콘 산화물 층을 형성하는 단계 및 실리콘 질화물 층을 형성하는 단계를 반복하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 실리콘 산화물 층을 형성하는 단계의 산소-함유 전구체 및 실리콘 질화물 층을 형성하는 단계의 산소-함유 전구체는 동일한 또는 유사한 전구체들일 수 있다. 교번하는 층들의 스택은, 실리콘 산화물 층 및 실리콘 질화물 층을 포함하는 스택의 제1 부분, 및 스택의 제1 부분 위에 놓인, 스택의 제2 부분을 포함할 수 있다. 스택의 제2 부분을 생성하는 단계는, 실리콘-함유 전구체 및 질소-함유 전구체, 및 산소-함유 전구체로부터 실리콘 질화물 층을 형성하는 단계를 포함할 수 있다. 실리콘 질화물 층은 스택의 제1 부분의 실리콘 질화물 층의 산소 농도와 상이한 산소 농도를 특징으로 할 수 있다. 실리콘 질화물 층의 산소 농도는 약 10 at.% 내지 약 30 at.%일 수 있고, 질소 원자 퍼센트는 약 30 at.% 이상일 수 있다.
[0007] 실리콘 질화물 층을 형성하는 단계는, 실리콘-함유 전구체 및 질소-함유 전구체를 기판 프로세싱 구역 내로 유동시키는 단계를 포함할 수 있다. 실리콘 질화물 층을 형성하는 단계는 일정량의 실리콘 질화물을 형성하는 단계를 포함할 수 있다. 실리콘 질화물 층을 형성하는 단계는 실리콘 질화물을 형성하는 것을 계속하면서 산소-함유 전구체를 첨가하는 단계를 포함할 수 있다. 산소-함유 전구체는 일정한 유량으로 유동될 수 있고, 형성된 실리콘 질화물 층은, 산소 농도가 약 5 at.% 이상인 것을 특징으로 하는 실리콘 질화물 및 실질적으로 산소가 없는 실리콘 질화물의 이중층이거나 그 이중층을 포함할 수 있다. 산소-함유 전구체는 다양한 유량으로 유동될 수 있고, 형성된 실리콘 질화물 층은 실리콘 질화물 층을 통한 산소 농도의 그레디언트(gradient)를 포함할 수 있다. 산소-함유 전구체의 첨가 동안 산소-함유 전구체의 유량이 증가될 수 있다. 방법들은 실리콘 산화물 및 실리콘 질화물의 교번하는 층들의 스택을 통해 하나 이상의 피처(feature)들을 형성하는 단계를 포함할 수 있다. 실리콘 질화물 층과 상부 실리콘 산화물 층의 계면에서의 실리콘 질화물 층의 측방향 제거는 실리콘 질화물 층의 두께에 대응하는 거리의 약 50% 이하의 거리로 연장될 수 있다.
[0008] 본 기술의 일부 실시예들은 반도체 구조들을 포함할 수 있다. 구조들은 반도체 기판 위에 놓인 층들의 스택을 포함할 수 있다. 층들의 스택은 실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들을 포함하는, 층들의 제1 부분을 포함할 수 있다. 층들의 스택은 층들의 제1 부분 위에 놓인, 층들의 제2 부분을 포함할 수 있고, 층들의 제2 부분은 실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들을 포함할 수 있다. 층들의 스택은 층들의 제2 부분 위에 놓인, 층들의 제3 부분을 포함할 수 있고, 층들의 제3 부분은 실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들을 포함할 수 있다. 구조들은 층들의 스택을 통해 기판까지 형성된 하나 이상의 애퍼처들을 포함할 수 있다. 실리콘 질화물 재료의 개별 층과 실리콘 산화물 재료의 상부 층의 계면에서의 실리콘 질화물 재료의 각각의 개별 층의 측방향 노치(lateral notch)는 실리콘 질화물 재료의 개별 층의 두께에 대응하는 거리의 약 100% 이하의 거리로 연장될 수 있다.
[0009] 일부 실시예들에서, 층들의 제1 부분, 층들의 제2 부분, 또는 층들의 제3 부분 중 적어도 하나의 부분의 실리콘 질화물 재료는 적어도 약 5 at.%의 산소 농도를 포함할 수 있다. 층들의 제1 부분, 층들의 제2 부분, 또는 층들의 제3 부분 중 적어도 하나의 부분의 실리콘 질화물 재료를 통한 산소 농도는, 실리콘 질화물 재료의 개별 층과 실리콘 산화물 재료의 상부 층의 계면을 향하는 방향으로, 실리콘 질화물 재료의 층들 각각의 두께를 통해 증가될 수 있다. 층들의 제1 부분, 층들의 제2 부분, 또는 층들의 제3 부분 중 적어도 하나의 부분의 실리콘 질화물 재료의 굴절률은 층들의 다른 2개의 부분들의 굴절률보다 더 높을 수 있다. 층들의 제2 부분의 실리콘 질화물의 굴절률은 층들의 제1 부분의 실리콘 질화물 및 층들의 제3 부분의 실리콘 질화물의 굴절률보다 더 높을 수 있다. 층들의 제1 부분의 실리콘 질화물은 층들의 제2 부분 및 층들의 제3 부분의 실리콘 질화물보다 더 큰 도펀트 농도를 특징으로 할 수 있다. 층들의 제2 부분의 실리콘 질화물 또는 층들의 제3 부분의 실리콘 질화물은 층들의 제1 부분의 실리콘 질화물보다 더 큰 탄소 농도를 특징으로 할 수 있다. 층들의 제1 부분의 실리콘 질화물 또는 층들의 제2 부분의 실리콘 질화물은 층들의 제3 부분의 실리콘 질화물보다 더 큰 질소 대 실리콘 비를 특징으로 할 수 있다.
[0010] 본 기술의 일부 실시예들은 반도체 구조를 형성하는 방법들을 포함할 수 있다. 방법들은 실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들의 제1 스택을 형성하는 단계를 포함할 수 있다. 방법들은 실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들의 제1 스택을 어닐링하는 단계를 포함할 수 있다. 어닐링하는 단계는 실리콘 질화물 재료의 수소 농도를 감소시킬 수 있다. 방법들은 실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들의 제2 스택을 형성하는 단계를 포함할 수 있다. 실리콘 질화물 재료는 약 5 at.% 이상의 산소 농도를 특징으로 할 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기법들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 프로세스들 및 구조들은 에칭 동작들 동안 결함 형성을 방지할 수 있다. 추가적으로, 본 기술의 실시예들의 동작들은 스택들을 통한 메모리 홀 형성을 개선할 수 있다. 이러한 그리고 다른 실시예들은, 이들의 장점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부된 도면들과 함께 더 상세히 설명된다.
[0012] 개시되는 기술의 성질 및 장점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0014] 도 2a - 도 2d는 본 기술의 일부 실시예들에 따른 기판 재료들의 개략적인 단면도들을 예시한다.
[0015] 도 3은 본 기술의 일부 실시예들에 따른 형성 방법에서의 선택된 동작들을 도시한다.
[0016] 도 4a - 도 4b는 본 기술의 일부 실시예들에 따른, 선택된 동작들이 수행되고 있는 기판 재료들의 개략적인 단면도들을 예시한다.
[0017] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척대로인 것으로 구체적으로 명시되지 않는 한, 실척대로인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 불필요하거나 과장된 자료를 포함할 수 있다.
[0018] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 타입의 다양한 컴포넌트들은, 유사한 컴포넌트들 사이를 구별하는 문자가 참조 라벨을 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0019] 3D NAND 구조들에서 형성되는 셀들의 수가 증가됨에 따라, 메모리 홀들 및 다른 구조들의 종횡비들이 때때로 극적으로 증가된다. 3D NAND 프로세싱 동안, 유전체 재료들 및 플레이스홀더(placeholder) 층들의 스택들은 전극-간 유전체(inter-electrode dielectric) 또는 "IPD"(inter-poly dielectric) 층들을 형성할 수 있다. 이러한 플레이스홀더 층들은, 재료를 완전히 제거하고 이 플레이스홀더 재료를 금속으로 대체하기 전에, 구조들을 배치하기 위해 수행되는 다양한 동작들을 가질 수 있다. 예컨대, IPD 층들은 대개, 폴리실리콘과 같은 전도체 층 위에 놓이게 형성된다. 메모리 홀들이 형성될 때, 애퍼처들은 폴리실리콘 또는 다른 재료 기판에 액세스하기 전에 교번하는 재료 층들 모두를 통해 연장될 수 있다. 후속 프로세싱은 접촉부들을 위한 스테어케이스 구조(staircase structure)를 형성할 수 있고, 또한, 플레이스홀더 재료들을 측방향으로 이그줌(exhume)할 수 있다.
[0020] 고 종횡비 메모리 홀들을 생성하기 위해 "RIE"(reactive-ion etching) 동작이 수행될 수 있다. RIE 프로세스는 대개, 에칭 동안 측벽들 위에 탄소 중합체 층을 형성할 수 있고 추가의 에칭으로부터 층들을 보호할 수 있는, 교번하는 층들의 화학적 및 물리적 제거의 조합을 수반한다. 하나의 비-제한적인 예로서, 교번하는 층들이 실리콘 산화물 및 실리콘 질화물을 포함할 수 있는 경우, 실리콘 산화물은 RIE 동안 층의 물리적 타격에 의해 더 큰 정도로 제거될 수 있고, 실리콘 질화물은 질화물 재료들과 RIE 전구체들의 화학 반응에 의해 더 큰 정도로 제거될 수 있다.
[0021] 종래의 기술들은, 2개의 층 타입들 사이의 재료 차이들뿐만 아니라 RIE 프로세스 및 재료들로 인해 메모리 홀 형성 동안 균일성 및 제어에 어려움을 겪을 수 있다. 본 기술은 RIE 프로세스 이전에 재료 특성들을 조정함으로써 이러한 문제들을 극복하며, 이는 그런 조정이 없을 경우 발생할 수 있는 하나 이상의 난제들을 조절하거나 제한할 수 있다. 나머지 개시내용은 개시된 기술을 활용하여 특정 재료들 및 반도체 구조들을 일상적으로 식별할 것이지만, 시스템들, 방법들, 및 재료들이, 본 기술의 양상들로부터 이익을 얻을 수 있는 다수의 다른 구조들에 동일하게 적용가능하다는 것이 쉽게 이해될 것이다. 따라서, 본 기술은 3D NAND 프로세스들 또는 재료들만을 사용하는 것에 대해 그렇게 제한되는 것으로 간주되지 않아야 한다. 더욱이, 예시적인 챔버가 본 기술에 대한 기초를 제공하기 위해 설명되지만, 본 기술은 설명된 동작들을 허용할 수 있는 사실상 임의의 반도체 프로세싱 챔버에 적용될 수 있다는 것이 이해되어야 한다.
[0022] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버 시스템(100)의 단면도를 도시한다. 챔버(100)가 본 기술의 일부 실시예들에 따라 막 층들을 형성하는 데 활용될 수 있지만, 방법들은 막 형성이 발생할 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해되어야 한다. 프로세싱 챔버(100)는, 챔버 바디(102), 챔버 바디(102) 내부에 배치된 기판 지지부(104), 및 챔버 바디(102)와 커플링되고 프로세싱 볼륨(120)에 기판 지지부(104)를 인클로징(enclosing)하는 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 개구(126)를 통해 프로세싱 볼륨(120)에 제공될 수 있으며, 개구(126)는 슬릿 밸브 또는 도어를 사용하여 프로세싱을 위해 통상적으로 밀봉될 수 있다. 기판(103)은 프로세싱 동안 기판 지지부의 표면(105) 상에 놓일 수 있다. 기판 지지부(104)는, 화살표(145)로 표시된 바와 같이, 기판 지지부(104)의 샤프트(144)가 로케이팅될 수 있는 축(147)을 따라 회전가능할 수 있다. 대안적으로, 기판 지지부(104)는, 증착 프로세스 동안에, 필요에 따라, 회전하기 위해 리프팅 업될 수 있다.
[0023] 기판 지지부(104) 상에 배치된 기판(103)에 걸친 플라즈마 분배(distribution)를 제어하기 위해, 플라즈마 프로파일 조절기(plasma profile modulator)(111)가 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 조절기(111)는, 챔버 바디(102) 근처에 배치될 수 있고 덮개 조립체(106)의 다른 컴포넌트들로부터 챔버 바디(102)를 분리시킬 수 있는 제1 전극(108)을 포함할 수 있다. 제1 전극(108)은 덮개 조립체(106)의 일부일 수 있거나, 또는 별개의 측벽 전극일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은, 프로세싱 볼륨(120)을 둘러싸는 프로세싱 챔버(100)의 둘레 주위의 연속적인 루프일 수 있거나, 또는 원하는 경우에, 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한, 천공된 전극, 이를테면, 천공된 링 또는 메시 전극일 수 있거나, 또는 플레이트 전극, 이를테면, 예컨대, 2차 가스 분배기일 수 있다.
[0024] 유전체 재료, 이를테면, 세라믹 또는 금속 산화물, 예컨대, 알루미늄 산화물 및/또는 알루미늄 질화물일 수 있는 하나 이상의 아이솔레이터(isolator)들(110a, 110b)이 제1 전극(108)과 접촉할 수 있고, 제1 전극(108)을 가스 분배기(112)로부터 그리고 챔버 바디(102)로부터 전기적으로 그리고 열적으로 분리시킬 수 있다. 가스 분배기(112)는 프로세싱 볼륨(120) 내로 프로세스 전구체들을 분배하기 위한 애퍼처들(118)을 정의할 수 있다. 가스 분배기(112)는 제1 전력 소스(142), 이를테면, RF 생성기, RF 전력 소스, DC 전력 소스, 펄스형 DC 전력 소스, 펄스형 RF 전력 소스, 또는 프로세싱 챔버와 커플링될 수 있는 임의의 다른 전력 소스와 커플링될 수 있다. 일부 실시예들에서, 제1 전력 소스(142)는 RF 전력 소스일 수 있다.
[0025] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한, 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예컨대, 가스 분배기(112)의 바디는 전도성일 수 있는 한편, 가스 분배기(112)의 페이스 플레이트는 비-전도성일 수 있다. 가스 분배기(112)는, 이를테면, 도 1에서 도시된 바와 같은 제1 전력 소스(142)에 의해 전력을 공급받을 수 있거나, 또는 일부 실시예들에서 가스 분배기(112)는 접지와 커플링될 수 있다.
[0026] 제1 전극(108)은, 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(128)와 커플링될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 엘리먼트들일 수 있거나, 또는 가변 커패시터 또는 다른 회로 엘리먼트들을 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터들(132)일 수 있거나, 또는 하나 이상의 인덕터들(132)을 포함할 수 있다. 제1 튜닝 회로(128)는, 프로세싱 동안에, 프로세싱 볼륨(120)에 존재하는 플라즈마 조건들 하에서의 가변 또는 제어가능 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는, 제1 전자 센서(130)와 접지 사이에서 병렬로 커플링된, 제1 회로 레그(leg)와 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는, 제1 전자 제어기(134)와 직렬로 커플링된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는, 제1 및 제2 회로 레그들 둘 모두를 제1 전자 센서(130)에 연결시키는 노드와 제1 전자 제어기(134) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)와 커플링될 수 있으며, 이는 프로세싱 볼륨(120) 내부의 플라즈마 조건들에 대한 어느 정도의 폐루프 제어를 제공할 수 있다.
[0027] 제2 전극(122)이 기판 지지부(104)와 커플링될 수 있다. 제2 전극(122)은 기판 지지부(104) 내에 매립될 수 있거나, 또는 기판 지지부(104)의 표면과 커플링될 수 있다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린(wire screen), 또는 전도성 엘리먼트들의 임의의 다른 분산형 어레인지먼트일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예컨대, 기판 지지부(104)의 샤프트(144)에 배치된 도관(146), 예컨대, 선택된 저항, 이를테면, 50 옴을 갖는 케이블에 의해 제2 튜닝 회로(136)와 커플링될 수 있다. 제2 튜닝 회로(136)는, 제2 가변 커패시터일 수 있는 제2 전자 제어기(140) 및 제2 전자 센서(138)를 가질 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 프로세싱 볼륨(120)에서의 플라즈마 조건들에 대한 추가의 제어를 제공하기 위해 제2 전자 제어기(140)와 커플링될 수 있다.
[0028] 바이어스 전극 및/또는 정전 척킹(chucking) 전극일 수 있는 제3 전극(124)이 기판 지지부(104)와 커플링될 수 있다. 제3 전극은, 임피던스 매칭 회로일 수 있는 필터(148)를 통해 제2 전력 소스(150)와 커플링될 수 있다. 제2 전력 소스(150)는 DC 전력, 펄스형 DC 전력, RF 바이어스 전력, 펄스형 RF 소스 또는 바이어스 전력, 또는 이러한 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전력 소스(150)는 RF 바이어스 전력일 수 있다.
[0029] 도 1의 덮개 조립체(106) 및 기판 지지부(104)는 플라즈마 또는 열적 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 동작 시에, 프로세싱 챔버(100)는 프로세싱 볼륨(120) 내의 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지부(104) 상에 배치될 수 있고, 프로세스 가스들은, 임의의 원하는 유동 플랜(plan)에 따라, 유입구(114)를 사용하여, 덮개 조립체(106)를 통해 유동될 수 있다. 가스들은 배출구(152)를 통해 프로세싱 챔버(100)에서 빠져나갈 수 있다. 프로세싱 볼륨(120)에서 플라즈마를 설정(establish)하기 위해, 전력이 가스 분배기(112)와 커플링될 수 있다. 일부 실시예들에서, 기판은, 제3 전극(124)을 사용하여, 전기 바이어스를 받게 될 수 있다.
[0030] 프로세싱 볼륨(120)에서 플라즈마를 에너자이징(energizing)할 시에, 제1 전극(108)과 플라즈마 사이에 전위차가 설정될 수 있다. 또한, 제2 전극(122)과 플라즈마 사이에 전위차가 설정될 수 있다. 그런 다음, 전자 제어기들(134, 140)은, 2개의 튜닝 회로들(128 및 136)에 의해 표현된 접지 경로들의 유동 특성들을 조정하는 데 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공하기 위해, 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 설정점(set point)이 전달될 수 있다. 전자 제어기들 둘 모두가 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은, 증착 레이트를 최대화하고 두께 불균일성을 최소화하도록 가변 커패시터들을 독립적으로 조정할 수 있다.
[0031] 튜닝 회로들(128, 136) 각각은, 개별 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 일정 임피던스 범위를 제공하도록 선택될 수 있다. 이러한 범위는 플라즈마의 주파수 및 전압 특징들에 따라 좌우될 수 있으며, 이는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소 또는 최대인 경우에, 제1 튜닝 회로(128)의 임피던스는 하이(high)일 수 있고, 그에 따라, 기판 지지부에 걸쳐 최소 에어리얼(aerial) 또는 측방향(lateral) 커버리지를 갖는 플라즈마 형상을 유발할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근하는 경우에, 플라즈마의 에어리얼 커버리지가 최대로 성장되어, 기판 지지부(104)의 전체 작업 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정(setting)에서 벗어남에 따라, 플라즈마 형상이 챔버 벽들로부터 축소될 수 있고, 기판 지지부의 에어리얼 커버리지가 감소될 수 있다. 제2 전자 제어기(140)의 커패시턴스가 변화될 수 있기 때문에, 제2 전자 제어기(140)는, 기판 지지부에 걸친 플라즈마의 에어리얼 커버리지를 증가시키고 감소시키는 유사한 영향을 가질 수 있다.
[0032] 전자 센서들(130, 138)은, 폐루프로 개별 회로들(128, 136)을 튜닝하는 데 사용될 수 있다. 사용되는 센서의 타입에 따라, 전류 또는 전압에 대한 설정점이 각각의 센서에 인스톨될 수 있고, 설정점으로부터의 편차를 최소화하기 위해, 각각의 개별 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 센서에 제공될 수 있다. 결과적으로, 플라즈마 형상이 선택되고 프로세싱 동안 동적으로 제어될 수 있다. 전술된 논의가, 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기반하지만, 조정가능한 특징을 갖는 임의의 전자 컴포넌트가, 조정가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하기 위해 사용될 수 있다는 것이 이해되어야 한다.
[0033] 이전에 설명된 바와 같이, "RIE"(reactive ion etching) 프로세스들은 반도체 재료들의 스택들을 통해 다수의 구조적 영향들을 생성할 수 있으며, 이는 제어되지 않으면 결함있는 디바이스들을 생성할 수 있다. 도 2a - 도 2d는 메모리 홀 형성 동안 발생할 수 있는 일부 구조적 문제들을 예시한다. 예컨대, 도 2a는 실리콘 질화물 층들에서 경사진 결함들을 생성할 수 있는 노칭(notching)으로 알려진 에칭 영향을 도시할 수 있다. 도면은 기판(215) 위에 형성된 교번하는 재료 층들의 다수의 부분들(210)을 포함할 수 있는 스택(205)을 갖는 구조(200)를 포함한다. 3개의 부분들(210a, 210b, 210c)로 도시되어 있지만, 스택(205)은 본 기술에 포함되는 실시예들에서 임의의 수의 부분들을 포함할 수 있다는 것이 이해되어야 한다. 각각의 부분(210)은 실리콘 산화물 재료(212)와 실리콘 질화물 재료(214)의 4개의 교번하는 층들을 예시할 수 있다. 4개의 층들이 예시되지만, 임의의 수의 층들이 각각의 부분뿐만 아니라 전체 스택에 포함될 수 있다는 것이 이해되어야 한다. 추가적으로, 실리콘 질화물이 최하부 층(bottom-most layer)인 특정 배향으로 예시되지만, 층들이 반전될 수 있고, 실리콘 산화물 층으로 시작될 수 있다는 것이 이해되어야 한다.
[0034] 위에서 언급된 바와 같이, RIE 프로세스들 동안의 실리콘 산화물 재료들의 에칭은 이온 타격으로 인해 더 많은 양으로 발생할 수 있는 한편, 실리콘 질화물 재료들의 에칭은 RIE 전구체들과 질화물 재료들 사이의 화학 반응으로 인해 더 많은 양으로 발생할 수 있다. 따라서, 실리콘 산화물 에칭은 RIE 빔의 제어로 제어될 수 있고, 실시예들에서 반경방향으로 포함할 수 있는 RIE 빔으로부터 측방향 외측에 배치된 산화물은 에칭되지 않을 수 있다. 그러나, 질화물 재료들은 RIE 빔의 배출물(effluent)들 또는 전구체들과의 접촉 및 화학 반응에 기반하여 에칭될 수 있다. 일부 실시예들에서, 실리콘 질화물은 또한 실리콘 산화물보다 더 느리게 에칭될 수 있다. 실리콘 질화물과 연관된 수소 또는 다른 재료들로 인해, 탄소를 포함할 수 있는 RIE의 배출물들과의 상호작용은, 측방향 에칭을 제한하기 위해 메모리 홀의 측벽들을 보호하거나 또는 패시베이팅할 수 있는 일정량의 중합체성 재료(polymeric material)를 생성할 수 있다.
[0035] 그러나, 산화물 재료와 실리콘 질화물 재료의 하부 층 사이의 계면에서, 중합의 양이 최소화될 수 있다. 추가적으로, 실리콘 질화물의 에칭 레이트는 실리콘 산화물의 에칭 레이트와 상이할 수 있으며, 이는 질화물 층에서 증가된 노출 또는 배출물 체류 시간을 생성할 수 있다. 이를테면, 산화물 층과 질화물 층 사이의 전이부(transition)에서, 보호 중합 재료의 형성 전에, 배출물들은 노출된 질화물과 반응하여 재료의 측방향 에칭을 증가시킬 수 있다. 중합체 축적이 발생함에 따라, 이러한 측방향 에칭은 테이퍼링(taper)될 수 있고, 실리콘 질화물 재료의 에칭 방향으로 리딩 에지 주위에 노치(220)가 형성될 수 있다. 이러한 노칭은 후속 층들 또는 재료의 형성에 영향을 미치거나 방해할 수 있으며, 일부 실시예들에서 메모리 홀의 직경 또는 임계 치수를 증가시킬 수 있다.
[0036] 도 2b는 메모리 홀 형성의 제어에 영향을 미칠 수 있는 수직 단면(230) 및 수평 단면(240) 둘 모두에서 줄무늬(striation)의 예를 도시할 수 있다. 일정량의 측방향 에칭이 구조를 통해 층간(layer-to-layer)으로 계속될 때, 줄무늬가 발생할 수 있다. 예컨대, 어떤 의미에서, 각각의 층은 하부 층에 대한 일 타입의 마스크로서 동작할 수 있다. 상부 층에 측방향 결함이 형성되는 경우, 이는, 그렇지 않으면 유지되었을 하부 층의 일부분을 노출시킬 수 있으며, 그 일부분은 제거될 수 있다. 이러한 결함들은 계속해서 형성될 수 있으며, 이는 임계 치수를 계속 증가시키고 메모리 홀이 스택 구조를 통해 하나 이상의 위치들에서 플레어(flare)되게 할 수 있다.
[0037] 도 2c는 스택을 통해 메모리 홀 오정렬을 생성할 수 있는 응력 영향들의 예를 도시할 수 있다. 예컨대, 도면은 예시된 교번하는 층들 위에 놓이는 후속 스택 구조의 형성 이전의 스택 구조의 단일 부분(250)의 상세도를 예시할 수 있다. 도시된 교번하는 층들의 수는 단지 예시 목적들을 위한 것이며, 스택의 임의의 특정 부분의 층들의 수를 제한하도록 의도되지 않는다. 메모리 홀들은 스택의 상부 부분의 형성 전에 스택의 각각의 부분을 통해 생성될 수 있다. 이러한 프로세싱은, 응력들에 더 민감할 수 있는 필라(pillar)들의 특성들에 영향을 미칠 수 있다. 예컨대, 후속 프로세스가 필라들을 고온에 노출시키면, 일정량의 아웃개싱(outgassing)이 발생할 수 있다. 본 기술을 제한하도록 의도되지 않는 예를 계속 참조하면, 실리콘 질화물은 활용되는 전구체들, 이를테면, 하나의 비-제한적인 예에서 실란에 따라 일정량의 수소를 함유할 수 있다. 섭씨 수백 도를 초과하는 온도들에 노출될 때, 아웃개싱이 발생할 수 있으며, 아웃개싱은 각각의 필라 내에 응력들을 생성할 수 있고, 예시된 바와 같은 구조들의 변형(deformation)을 초래할 수 있다. 에칭된 스택 위에 추가적인 스택이 형성될 때, 형성 프로세스들은 아웃개싱을 야기하는 온도들에서 발생할 수 있고, 이는 하부 메모리 홀들의 오프셋들을 생성할 수 있으며, 이는 상부 메모리 홀들이 하부 메모리 홀들과 연결되도록 형성될 때 오정렬을 생성할 수 있다.
[0038] 도 2d는, 메모리 홀들을 생성하기 위해 RIE가 수행될 수 있는 구조 내의 임계 치수의 확장 또는 휨(bowing)(260)의 예를 도시할 수 있다. 휨은 구조 전체에 걸쳐 어디에서나 발생할 수 있으며, 다수의 문제들에 의해 야기될 수 있다. 예컨대, 휨은 측벽들 상의 제한된 패시베이션 또는 중합에 의해 야기될 수 있으며, 이는 일정량의 측방향 에칭이 발생하게 할 수 있다. 휨은 또한 하드마스크 재료 또는 다른 구조적 피처들에 대한 변화들로 인해 발생할 수 있다. 예컨대, 하드마스크(265)의 에지들이 RIE 프로세스들 동안 침식될 수 있는 경우, 이온들은 기판에 대한 수직으로부터 상이한 방향들 또는 각도들로 피처 또는 메모리 홀 내로 프로젝팅될(projected) 수 있으며, 이는 하드마스크 테이퍼가 제거되거나 에칭될 때까지 구조의 일부 구역들 내에서 추가적인 측방향 에칭을 생성할 수 있다. 따라서, RIE 프로세스들 동안 다수의 문제들이 발생할 수 있으며, 이는 다수의 방식들로 메모리 홀 구조들에 영향을 미칠 수 있다. 본 기술은 스택의 층들의 재료 특성들에 대한 하나 이상의 조정들을 포함할 수 있으며, 그 하나 이상의 조정들은 설명된 난제들 중 하나 이상을 조절, 상쇄, 또는 방지할 수 있다.
[0039] 본 기술은 예시적인 스택들 내의 하나 이상의 층들 또는 재료들의 재료 특성들을 조정할 수 있으며, 이는 위에서 설명된 난제들 중 하나 이상을 목표로 할 수 있다. 반도체 재료 스택의 층들의 하나 이상의 부분들을 형성하는 방법을 일반적으로 설명한 후에, 메모리 홀 형성을 개선하기 위해 임의의 변화 또는 조합으로 조합되거나 또는 수행될 수 있는 조정들이 논의될 것이다. 이전에 논의된 챔버(100)는 형성 방법들을 포함하는 예시적인 방법들을 수행하는 데 사용될 수 있다. 도 3을 참조하면, 본 기술의 실시예들에 따라 반도체 구조를 형성하기 위한 방법(300)의 예시적인 동작들이 도시된다. 방법의 제1 동작 전에, 기판은 방법(300)이 수행될 수 있는 챔버의 프로세싱 구역 내에 배치되기 전에 하나 이상의 방식들로 프로세싱될 수 있다. 동작들 중 일부 또는 전부는 이전에 설명된 바와 같은 챔버들 또는 시스템 툴들에서 수행될 수 있거나, 방법(300)의 동작들이 수행될 수 있는 챔버를 포함할 수 있는 동일한 시스템 툴 상의 상이한 챔버들에서 수행될 수 있다.
[0040] 방법(300)은, 예시된 바와 같은 다수의 선택적인 동작들을 포함할 수 있으며, 그 선택적인 동작들은 본 기술에 따른 방법들의 일부 실시예들과 특정하게 연관될 수 있거나 또는 연관되지 않을 수 있다. 예컨대, 동작들 중 다수는 더 광범위한 범위의 구조적 형성을 제공하기 위해 설명되지만, 본 기술에 중요한 것은 아니거나, 또는 아래에서 추가로 논의될 바와 같은 대안적인 방법론에 의해 수행될 수 있다. 방법(300)은 도 4a - 도 4b에 개략적으로 도시된 동작들을 설명하며, 그 예시들은 방법(300)의 동작들과 함께 설명될 것이다. 도 4는 단지 부분적인 개략도들만을 예시하며, 기판은 도면들에 예시된 바와 같은 양상들을 갖는 임의의 수의 구조적 섹션들뿐만 아니라, 본 기술의 동작들로부터 여전히 이익을 얻을 수 있는 대안적인 구조적 양상들을 포함할 수 있다는 것이 이해되어야 한다.
[0041] 구조(400)는, 일부 실시예들에서 3D NAND 메모리 형성에 사용될 수 있는 교번하는 재료 층들의 스택의 부분도를 예시할 수 있다. 교번하는 재료 층들은, 플라즈마-강화 화학 기상 증착, 물리 기상 증착, 원자 층 증착, 열 강화 화학 기상 증착, 또는 임의의 다른 형성 기법을 포함하는 임의의 수의 방법들에 의해 생성될 수 있다. 일부 실시예들에서, 플라즈마-강화 화학 기상 증착은 이전에 설명된 프로세싱 챔버(100)와 같은 프로세싱 챔버에서 수행될 수 있다. 나머지 개시내용이 실리콘 산화물과 실리콘 질화물의 교번하는 층들의 스택들을 논의할 것이지만, 본 기술의 실시예들은 실리콘 산화물과 실리콘, 실리콘 질화물과 실리콘, 실리콘과 도핑된 실리콘, 또는 임의의 수의 다른 재료들과 같은, 재료들의 상이한 조합들을 사용할 수 있다. 방법(300)이 실리콘 산화물의 형성에 이은 실리콘 질화물의 형성을 논의할 것이지만, 형성 순서는 본 기술에 유사하게 포함되는 실시예들에서 반전될 수 있다. 추가적으로, 임의의 수의 재료 층들이 스택, 또는 임의의 스택의 임의의 부분으로 생성될 수 있고, 스택의 상이한 부분들은 본 기술의 실시예들에 따른 스택의 임의의 다른 부분의 더 많은, 더 적은, 또는 유사한 수의 층들을 포함할 수 있다.
[0042] 방법(300)은 동작(305)에서 기판 상에 실리콘 산화물 층을 형성하는 단계를 포함할 수 있다. 형성은 실리콘-함유 전구체 및 산소-함유 전구체로 수행될 수 있다. 방법은 또한, 동작(310)에서 실리콘 산화물 층 위에 놓인 실리콘 질화물 층을 형성하는 단계를 포함할 수 있다. 형성은 실리콘-함유 전구체 및 질소-함유 전구체로 수행될 수 있다. 이러한 동작들은 층들의 스택을 구성할 수 있는 미리 결정된 수의 쌍들의 층들이 형성될 수 있을 때까지 임의의 횟수로 반복될 수 있다. 도 4a는 실리콘 산화물과 실리콘 질화물의 교번하는 층들의 스택(410)을 갖는, 기판(405)을 포함하는 구조(400)를 예시한다. 예시된 스택(410)은, 실리콘 산화물 재료의 적어도 하나의 층(417) 및 실리콘 질화물 재료의 적어도 하나의 층(419)을 각각 포함할 수 있는 다수의 부분들(415)을 포함할 수 있다. 각각의 부분은 또한, 약 2개 이상의 쌍들, 약 10개 이상의 쌍들, 약 50개 이상의 쌍들, 약 100개 이상의 쌍들, 또는 더 많은 쌍들의 층들을 포함하는, 다수의 쌍들의 층들을 포함할 수 있다. 이러한 언급된 범위들 중 임의의 범위에 포함되는 임의의 특정 수의 쌍들은, 마치 여기서 구체적으로 언급된 것처럼 이해되어야 한다. 3개의 부분들(415a, 415b, 및 415c)이 예시되지만, 본 기술의 일부 실시예들에 따라 더 많은 또는 더 적은 부분들이 포함될 수 있다.
[0043] 일부 실시예들에서, 모든 부분들을 포함하는 다수의 부분들이 동작들(305 및 310) 동안 형성될 수 있지만, 일부 실시예들에서, 부분들은 다수의 동작들로 생성될 수 있다. 예컨대, 그리고 아래에서 추가로 설명될 바와 같이, 하나 이상의 선택적인 동작들은 스택의 상부 부분의 형성 사이에서 수행될 수 있거나, 또는 아래에서 설명될 바와 같은 조정들은 상이한 부분으로 표시될 수 있는 부분들 중 임의의 부분 사이에서 발생할 수 있다. 예컨대, 선택적인 동작(315)에서, 스택의 제2 부분의 형성 전에 고온 어닐링이 수행될 수 있다. 선택적인 동작(315)은 또한, 아래에서 설명될 바와 같은 전구체들에 대한 조정들뿐만 아니라, 메모리 홀의 제1 부분의 형성을 포함할 수 있다. 스택의 제2 부분은, 선택적인 동작(320)에서 실리콘 산화물 재료의 적어도 하나의 층을 형성하고 그리고 선택적인 동작(325)에서 실리콘 질화물 재료의 적어도 하나의 층을 형성함으로써 형성될 수 있으며, 이는 위에서 언급된 바와 같이 제1 부분과 유사한 임의의 수의 쌍들의 층들을 생성하기 위해 반복될 수 있다.
[0044] 추가적인 선택적인 동작(330)은, 전구체들에 대한 추가의 조정들뿐만 아니라, 추가적인 고온 어닐링 또는 메모리 홀의 제2 부분의 형성을 포함할 수 있다. 스택의 제3 부분은, 선택적인 동작(335)에서 실리콘 산화물 재료의 적어도 하나의 층을 형성하고 그리고 선택적인 동작(340)에서 실리콘 질화물 재료의 적어도 하나의 층을 형성함으로써 형성될 수 있으며, 이는 또한, 제1 부분 또는 제2 부분에 대한 쌍들의 수보다 많거나 적을 수 있는 임의의 수의 쌍들의 층들을 생성하기 위해 반복될 수 있다. 아래에서 설명되는 실리콘 산화물 재료들 또는 실리콘 질화물 재료들 중 임의의 것은 본 기술의 일부 실시예들에서 스택의 임의의 부분의 층들 중 임의의 것에 포함될 수 있거나 또는 그 층들 중 임의의 것일 수 있다.
[0045] 구조를 통해 메모리 홀 또는 다른 피처의 일부분을 형성하기 전에, 스택의 부분들 중 임의의 부분 위에 마스크 재료(420)가 형성될 수 있다. 본 기술에 따른 구조들은 구조의 임의의 종횡비들 또는 높이-대-폭 비를 특징으로 할 수 있지만, 일부 실시예들에서, 재료들은 더 큰 종횡비들을 특징으로 할 수 있으며, 이는 이전에 설명된 바와 같이 생성된 구조의 양상들에 대한 영향들을 증가시킬 수 있다. 예컨대, 일부 실시예들에서, 예시적인 구조들의 종횡비, 이를테면, 애퍼처 또는 메모리 홀의 깊이 대 단면 직경은 약 10:1 이상, 약 20:1 이상, 약 30:1 이상, 약 40:1 이상, 약 50:1 이상, 또는 그 초과일 수 있다. 이러한 높은 종횡비들은 많은 종래의 에칭 동작들을 좌절시키거나, 이전에 설명된 문제들 중 임의의 문제를 발생시키거나 악화시킬 수 있다.
[0046] 실시예들에서, 기판(405)은 실질적으로 평탄한 표면 또는 고르지 않은 표면을 가질 수 있다. 기판은, 결정질 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 실리콘 온 인슐레이터(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 또는 사파이어와 같은 재료일 수 있다. 기판(405)은 다양한 치수들, 이를테면, 200 mm 또는 300 mm 직경의 웨이퍼들뿐만 아니라, 직사각형 또는 정사각형 패널들을 가질 수 있다. 실리콘 산화물 형성 또는 실리콘 질화물 형성 동안 사용될 수 있는 실리콘-함유 전구체들은, 실란(SiH4), 디실란(Si2H6), 실리콘 테트라플루오라이드(SiF4), 실리콘 테트라클로라이드(SiCl4), 디클로로실란(SiH2Cl2), 테트라에틸 오쏘실리케이트(TEOS)뿐만 아니라, 실리콘-함유 막 형성에 사용될 수 있는 임의의 다른 실리콘-함유 전구체들을 포함할 수 있다(그러나 이에 제한되지 않음). 본 기술 전체에 걸쳐 설명되는 바와 같은 임의의 동작에서 사용되는 산소-함유 전구체들은 O2, N2O, NO2, O3, H2O뿐만 아니라, 실리콘 산화물 막 형성, 실리콘 산질화물 막 형성, 또는 다른 막 형성에 사용될 수 있는 임의의 다른 산소-함유 전구체들을 포함할 수 있다. 임의의 동작에서 사용되는 질소-함유 전구체들은 N2, N2O, NO2, NH3, N2H2뿐만 아니라, 실리콘 질화물 막 형성에 사용될 수 있는 임의의 다른 질소-함유 전구체를 포함할 수 있다. 형성 동작들 중 임의의 형성 동작에서, 하나 이상의 추가적인 전구체들, 이를테면, Ar, He, Xe, Kr, 질소, 수소, 또는 다른 전구체들을 포함할 수 있는 불활성 전구체들이 포함될 수 있다.
[0047] 이전에 언급된 바와 같이, 충분한 중합의 형성 전에 반응성 종이 구조를 통해 측방향으로 확산되는 것으로 인해, 메모리 홀 형성 동안 실리콘 질화물 층들에서 노칭이 발생할 수 있다. 그러나, 일부 실시예들에서, 실리콘 질화물 층의 형성은 일정량의 산소의 혼입을 포함할 수 있다. 위에서 설명된 바와 같이, RIE 프로세스는 산소에 의한 타격으로부터 더 많은 정도로 발생할 수 있고, 제어된 양으로 산소를 질화물 층에 혼입시킴으로써, 노칭이 감소되거나 또는 일부 실시예들에서는 제거될 수 있다. 예컨대, 스택의 부분들 중 임의의 부분에서 실리콘 질화물 층들 중 하나 이상의 실리콘 질화물 층의 형성 동안, 산소-함유 전구체가 질소-함유 전구체 및/또는 실리콘-함유 전구체와 유동하여, 일정량의 산소가 혼입된 막을 생성할 수 있다. 산소-함유 전구체는 위에서 언급된 산소-함유 전구체들 중 임의의 것일 수 있고, 일부 실시예들에서, 실리콘 산화물 재료의 형성에 사용된 것과 동일한 산소-함유 전구체일 수 있다. 일부 실시예들에서 동일한 전구체를 사용함으로써, 스택의 형성 동안 더 적은 수정들이 이루어질 수 있으며, 이는 큐 시간(queue time)들을 감소시킬 수 있다.
[0048] 일부 실시예들에서, 실리콘 질화물 재료의 층들 중 하나 이상은 약 5 at.% 이상의 산소를 포함할 수 있고, 약 10 at.% 이상의 산소, 약 15 at.% 이상의 산소, 약 20 at.% 이상의 산소, 약 25 at.% 이상의 산소, 약 30 at.% 이상의 산소, 또는 그 초과를 포함할 수 있다. 추가적인 산소 혼입은, 다운스트림 프로세스들, 이를테면, 실리콘 질화물 층을 이그줌(exhuming)하는 것에 영향을 미칠 수 있으며, 따라서 일부 실시예들에서, 산소의 양은 약 30 at.% 이하의 산소, 약 25 at.% 이하의 산소, 약 20 at.% 이하의 산소, 또는 그 미만으로 유지될 수 있으며, 이는 실리콘 산화물 재료들을 손상시키지 않으면서, 후속 동작들 동안 질화물 재료의 선택적 제거를 가능하게 할 수 있다. 일부 실시예들에서, 실리콘 질화물 재료의 층들은 임계치를 초과하는 질소의 양, 이를테면, 약 20 at.% 이상을 유지할 수 있고, 약 25 at.% 이상, 약 30 at.% 이상, 약 35 at.% 이상, 약 40 at.% 이상, 약 45 at.% 이상, 또는 그 초과의 질소의 양을 특징으로 하는 실리콘 질화물 재료들을 생성할 수 있다.
[0049] 위에서 언급된 바와 같이, 기판을 향한 에칭 방향으로 실리콘 질화물 재료들의 리딩 에지에서 노칭이 발생할 수 있다. 일부 실시예들에서, 산소의 혼입은 이러한 영향을 조절하도록 맞춤화될 수 있다. 예컨대, 일부 실시예들에서, 실리콘 질화물 재료들의 형성은 실리콘 질화물의 각각의 층에 대한 실리콘 질화물 및 실리콘 산질화물의 이중층의 형성을 포함할 수 있다. 예컨대, 일정량의 실리콘 질화물을 생성하기 위해 실리콘-함유 전구체 및 질소-함유 전구체가 유동될 수 있고, 그런 다음, 산소-함유 전구체가 유동들에 첨가될 수 있으며, 이는 실리콘-함유 전구체 및/또는 질소-함유 전구체의 유량들을 유지하거나 또는 조정하는 것을 포함할 수 있다. 이중층의 각각의 층은 이중층의 두께의 약 10% 내지 약 90%의, 이중층의 임의의 퍼센티지를 구성할 수 있다.
[0050] 산소-함유 전구체가 실리콘 질화물 재료의 형성 동안 초기에 첨가될 수 있는지 또는 초기 형성 후에 일정 시간에 첨가될 수 있는지에 관계없이, 산소-함유 전구체의 유량은 층의 형성 동안 일정하게 유지될 수 있거나, 감소될 수 있거나, 증가될 수 있다. 예컨대, 약 0 at.% 산소 혼입으로부터 이전에 언급된 혼입들 중 임의의 혼입까지의, 실리콘 질소 재료 내의 산소 농도의 그레디언트가 생성될 수 있다. 산소-함유 전구체의 유량을 개시하고, 그런 다음 조정함으로써, 실리콘 질화물 재료는 혼입의 그레디언트를 포함할 수 있다. 예컨대, 산소-함유 전구체의 유량은 실리콘 질화물 재료의 층 또는 이중층의 형성 동안 증가될 수 있고, 그에 따라, 상부 실리콘 산화물 재료의 계면에서의 실리콘 질화물 재료의 일부는 실리콘 질화물 재료의 하부 부분에 걸쳐 증가된 양의 산소를 특징으로 할 수 있다. 따라서, 일부 실시예들에서, 막 전체에 걸쳐 질화물 혼입을 더 많이 유지하면서, 노칭 영향이 발생할 가능성이 가장 높은 곳에서 노칭 영향이 감소될 수 있다.
[0051] 실리콘 질화물 재료의 하나 이상의 층들에 혼입된 산소의 양은 또한, 일부 실시예들에서 스택의 상이한 부분들 사이에서 조정될 수 있고, 임의의 부분의 임의의 층은 위에서 언급된 바와 같이 임의의 양의 산소 혼입을 특징으로 할 수 있거나, 또는 실질적으로 산소 혼입 없이 유지될 수 있다. 예컨대, 일부 줄무늬 영향들 및/또는 프로파일 변동은 제1 부분(415a)과 제3 부분(415c) 사이에 있을 수 있는 부분(415b)과 같은, 스택의 제2 부분에서 발생할 수 있다. 스택의 이 부분에서의 실리콘 질화물의 산소 혼입을 조정함으로써, 이러한 문제들이 제한되거나 해결될 수 있다. 예컨대, 실리콘 질화물을 측방향으로 에칭하는 RIE 프로세스의 라디칼 배출물들로 인해 일부 휨 및 줄무늬가 발생할 수 있으며, 이는 추가적인 실리콘 산화물을 노출시키고 그러한 재료들에 대한 에칭량을 증가시켜 영향을 증가시킬 수 있다. 질화물 재료들에 대한 영향을 제한함으로써, 산화물 재료들에 대한 영향이 또한 감소되어, 이러한 문제들 및 메모리 홀 형성의 균일성을 개선할 수 있다. 줄무늬 및/또는 휨이 발생할 수 있는 구역들의 질화물 층들에서 산소 혼입을 증가시킴으로써, 측방향 에칭에 대한 내성이 증가될 수 있으며, 이는 이러한 문제들의 영향들을 제한할 수 있다.
[0052] 유사하게, 메모리 홀 정렬 문제들은, 이를테면, 스택의 하부 부분들의 질화물 재료들의 산소 농도를 증가시킴으로써 개선될 수 있다. 실리콘 산화물은 막 내의 수소의 양을 감소시킴으로써 응력 영향들에 대한 개선된 제어를 제공할 수 있거나, 그렇지 않으면 응력 영향들에 대한 더 많은 제어를 제공할 수 있으며, 이는 이전에 설명된 변형들을 제한할 수 있다. 따라서, 일부 실시예들에서, 스택의 제1 부분은 질화물 층들에 증가된 산소 농도를 포함할 수 있으며, 이는 아웃개싱으로 인한 응력 영향들을 감소시킬 수 있다. 선택적인 어닐링이 또한 이전에 설명된 바와 같이 수행될 수 있으며, 이는 질화물 재료들에서 산소 농도가 증가되면서 또는 산소 농도 증가 없이, 형성된 막들의 온도를 상승시킬 수 있고, 스택의 추가적인 부분의 형성 전에 아웃개싱을 증가시킬 수 있다. 어닐링은 스택의 제1 부분의 온도를 약 500℃ 이상으로 증가시키는 프로세스를 포함할 수 있고, 이는 스택의 제1 부분의 온도를 약 550℃ 이상, 약 600℃ 이상, 약 650℃ 이상, 약 700℃ 이상, 약 750℃ 이상, 약 800℃ 이상, 약 850℃ 이상, 약 900℃ 이상, 또는 그 초과로 증가시킬 수 있다. 예컨대, 온도들이 약 650℃를 초과할 때, 구조의 변형을 제한하여 메모리 홀의 부분들 사이의 개선된 정렬을 제공하도록 일정량의 아웃개싱이 발생할 수 있다.
[0053] 본 기술의 일부 실시예들에서, 질화물 재료들 내에 일정량의 산소를 포함시킴으로써, 노칭이 감소되거나 제거될 수 있다. 도 4b는, 노치(430)가 형성될 수 있는, 실리콘 질화물 재료(425)의 하부 층 및 실리콘 산화물 재료(427)의 상부 부분의 상세도를 예시한다. 노치는 실리콘 질화물 층과 상부 실리콘 산화물 재료 사이의 계면에서 측방향으로의 침범(intrusion) 거리(A)를 특징으로 할 수 있다. 실리콘 질화물 재료의 층은 또한 두께(B)를 특징으로 할 수 있다. 일부 실시예들에서, 실리콘 질화물 재료의 임의의 특정 층은 두께(B)에 대응하는 거리의 약 100% 이하일 수 있는 침범 거리(A)를 갖는 노치를 포함할 수 있다. 일부 실시예들에서, 거리(A)는 거리(B)의 약 75% 이하일 수 있거나, 거리(A)는 거리(B)의 약 50% 이하일 수 있거나, 거리(A)는 거리(B)의 약 40% 이하일 수 있거나, 거리(A)는 거리(B)의 약 30% 이하일 수 있거나, 거리(A)는 거리(B)의 약 20% 이하일 수 있거나, 거리(A)는 거리(B)의 약 10% 이하일 수 있거나, 거리(A)는 거리(B)의 약 5% 이하일 수 있거나, 거리(A)는 거리(B)의 약 1% 이하일 수 있거나, 또는 거리(A)는 제로일 수 있으며, 여기서 어떤 노치도 층에 형성되지 않을 수 있다.
[0054] 추가적인 조정들은 이전에 설명된 영향들을 조절 또는 조정하기 위해 수행될 수 있고, 이러한 조정들 중 임의의 조정은 함께 조합되거나 또는 다른 곳에서 논의된 다른 동작들 또는 혼입들 중 임의의 것과 조합될 수 있다. 예컨대, 실리콘 질화물 재료들은, 막 형성 재료들 또는 조건들을 조정함으로써 조정될 수 있는 굴절률을 특징으로 할 수 있다. 예컨대, 일부 실시예들에서, 실리콘 질화물 재료의 굴절률을 증가시키는 것은 측방향 에칭 레이트 또는 전체 건식 에칭 레이트를 감소시킬 수 있다. 따라서, 일부 실시예들에서, 휨 또는 줄무늬가 발생할 수 있는 구역들은, 재료의 다른 층들에 비해 증가된 굴절률을 특징으로 하는 실리콘 질화물 층들을 형성함으로써 수정될 수 있다. 예컨대, 실리콘 질화물 재료들 중 임의의 것은 약 1.7 내지 약 2.3의 굴절률을 특징으로 할 수 있다. 일부 실시예들에서, 구조의 하부 부분, 이를테면, 부분(415a)의 실리콘 질화물 재료들은 기판으로부터 구조의 더 원위 부분의 실리콘 질화물 재료들보다 더 작은 굴절률을 특징으로 할 수 있다. 추가적으로, 구조의 중간 부분, 이를테면, 부분(415b)의 실리콘 질화물 재료들은 위와 아래 둘 모두의 실리콘 질화물 재료들보다 더 높은 굴절률을 특징으로 할 수 있다. 따라서, 하나의 비-제한적인 예에서, 스택(410)과 같은 스택은 부분들을 포함할 수 있으며, 여기서, 제3 부분(415c)의 실리콘 질화물 재료들은 제1 부분(415a)의 재료들보다 더 높은 굴절률을 특징으로 할 수 있고, 제2 부분(415b)의 실리콘 질화물 재료들은 제3 부분(415c) 또는 제1 부분(415a)의 재료들보다 더 높은 굴절률을 특징으로 할 수 있다. 스택의 다양한 구역들에서의 에칭 특성들을 조정하기 위해, 굴절률을 조정하기 위한 임의의 수의 다른 수정들이 유사하게 수행될 수 있다.
[0055] 본 기술의 일부 실시예들에서 실리콘 질화물 재료들의 하나 이상의 층들에서 도펀트 농도들이 또한 조정될 수 있다. 예컨대, 실리콘 질화물은, 실리콘 질화물 재료들의 에칭 레이트를 증가시킬 수 있는 인, 붕소, 산소, 또는 다른 재료들을 포함하는 재료들로 도핑될 수 있으며, 이는, 이를테면, 테이퍼 또는 협소화(narrowing)가 발생할 수 있는, 스택의 제1 부분에서의 에칭을 개선할 수 있다. 이러한 도펀트들은 RIE 케미스트리에서 특정 재료들에 대한 친화성(affinity)을 가질 수 있으며, 이는 부분을 통한 에칭을 증가시킬 수 있다. 따라서, 약 0.01% 내지 약 5% 이상의 이러한 도펀트들을 혼입하는 것은 재료들의 에칭을 증가시킬 수 있다. 유사하게, 실리콘 질화물은 증가된 탄소 혼입으로 형성될 수 있으며, 이는 일부 부분들에서 에칭을 감소시킬 수 있다. 많은 RIE 에천트들은 클로로카본들, 플루오로카본들, 또는 클로로플루오로카본들과 같은 할로카본들을 포함할 수 있으며, 이는 더 적은 양의 탄소를 갖는 막들에 비해 증가된 양의 탄소가 혼입된 막들의 에칭을 감소시킬 수 있다. 따라서, 하나의 비-제한적인 예로서, 스택의 하나 이상의 부분들 또는 하나 이상의 층들은, 에칭을 제어하기 위해 증가된 탄소 농도, 이를테면, 약 1% 내지 약 10%를 포함할 수 있다. 예컨대, 일부 실시예들에서, 제2 부분(415b)의 실리콘 질화물 재료들의 층들은 제1 부분(415a)에 비해 증가된 탄소 농도를 가질 수 있다.
[0056] 실리콘 질화물 재료의 층 내의 질소 대 실리콘의 비는 또한, 에칭 레이트에 영향을 미치도록 일부 실시예들에서 조정될 수 있다. 예컨대, 질소 대 실리콘의 비를 증가시킴으로써, 재료들의 에칭 레이트가 증가될 수 있고, 질소 대 실리콘의 비를 감소시킴으로써, 재료들의 에칭 레이트가 감소될 수 있다. 따라서, 일부 실시예들에서, 실리콘 질화물 재료들의 하나 이상의 층들은, 예컨대, 이를테면, 제1 부분에서, 하나 이상의 다른 층들에 비해 증가된 질소 대 실리콘 비를 특징으로 할 수 있고, 그리고/또는 실리콘 질화물 재료들의 하나 이상의 층들은, 예컨대, 이를테면, 제2 부분에서, 하나 이상의 다른 층들에 비해 감소된 질소 대 실리콘 비를 특징으로 할 수 있다. 증가된 질소 대 실리콘 비는 약 1.3 이상일 수 있고, 약 1.4 이상, 약 1.5 이상, 약 1.6 이상, 또는 그 초과일 수 있다. 감소된 질소 대 실리콘 비는 약 1.3 이하일 수 있고, 약 1.2 이하, 약 1.1 이하, 약 1.0 이하, 또는 그 미만일 수 있다.
[0057] 일부 실시예들에서, 실리콘 산화물 재료들의 층들에 대한 조정들이 또한 이루어질 수 있으며, 이는 또한 스택을 통한 에칭 레이트들 및 프로파일들에 영향을 미칠 수 있다. 예컨대, 증가된 에칭이 다른 층들 또는 부분들에 비해 촉진될 수 있는 부분들, 이를테면, 제1 부분에서, 실리콘-함유 전구체는 실리콘과의 증가된 수소 결합을 갖도록 조정될 수 있다. 하나의 비-제한적인 예로서, 실리콘 산화물 재료의 층들의 제2 부분 및/또는 제3 부분은 TEOS를 사용하여 형성될 수 있지만, 실리콘 산화물 재료들의 층들의 제1 부분은, 예컨대, 더 많은 양의 실리콘-수소 결합을 갖는 다른 전구체들 중에서 실란 또는 디실란을 사용하여 형성될 수 있다. 감소된 에칭이 촉진될 수 있는 부분들에 대해, 그 반대는 전구체들로 수행될 수 있고, 더 적은 실리콘-수소 결합을 갖는 전구체들이, 이를테면, 스택의 제2 부분에서 사용될 수 있다. 추가적으로, RIE 프로세싱에서 사용되는 에천트들과 관련하여 이전에 설명된 이유들로 인해, 추가적인 탄소를 포함하는 전구체들이 사용될 수 있거나, 또는 실리콘 산화물 막 내의 탄소 혼입이 증가될 수 있다.
[0058] 설명된 프로세스들 중 하나 이상을 활용함으로써, 메모리 홀들의 개선된 형성이 제공될 수 있으며, 이는 노칭과 같은 영향들을 제한할 뿐만 아니라, 메모리 홀을 통한 프로파일의 균일성을 개선할 수 있다. 예컨대, 일부 실시예들에서, 스택을 통한 층들 또는 부분들은 스택의 메모리 홀을 통한 직경의 변화가 약 200% 이하인 것을 특징으로 할 수 있고, 메모리 홀을 통한 직경의 변화가 약 150% 이하, 약 100% 이하, 약 90% 이하, 약 80% 이하, 약 70% 이하, 약 60% 이하, 약 50% 이하, 약 40% 이하, 약 30% 이하, 약 20% 이하, 약 10% 이하, 또는 그 미만인 것을 특징으로 할 수 있다. 결과적으로, 본 기술에 의해 개선된 제작이 제공될 수 있으며, 이는 종래의 기술들에 비해 더 균일한 스택 구조들을 생성할 수 있다.
[0059] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해, 다수의 세부사항들이 제시되었다. 그러나, 특정 실시예들은, 이러한 세부사항들 중 일부 없이, 또는 추가적인 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0060] 몇몇 실시예들이 개시되었지만, 실시예들의 사상을 벗어나지 않으면서, 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되지 않아야 한다. 추가적으로, 방법들 또는 프로세스들은 순차적으로 또는 단계들로 설명될 수 있지만, 동작들은 동시에 또는 열거된 것과 상이한 순서들로 수행될 수 있다는 것이 이해되어야 한다.
[0061] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한, 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 소범위가 포함된다. 이러한 소범위의 상위 한계값과 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 둘 모두가 그러한 소범위에서 제외되든지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0062] 본원 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들의 표현은 문맥상 명백히 달리 지시되지 않는 한, 복수의 지시대상들을 포함한다. 따라서, 예컨대, "전구체"라는 지칭은 복수의 그러한 전구체들을 포함하고, "층"이라는 지칭은 하나 이상의 층들, 및 당업자들에게 알려져 있는 그 층들의 등가물들에 대한 지칭을 포함하는 식이다.
[0063] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다", 및 "구비하는"이라는 단어들은, 본 명세서 및 후속 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 컴포넌트들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 행위(act)들, 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (15)

  1. 반도체 구조를 형성하는 방법으로서,
    실리콘-함유 전구체 및 산소-함유 전구체로부터 실리콘 산화물 층을 형성하는 단계;
    실리콘-함유 전구체, 질소-함유 전구체, 및 산소-함유 전구체로부터 실리콘 질화물 층을 형성하는 단계 ― 상기 실리콘 질화물 층은 약 5 at.% 이상의 산소 농도를 특징으로 함 ―; 및
    실리콘 산화물과 실리콘 질화물의 교번하는 층들의 스택을 생성하기 위해, 상기 실리콘 산화물 층을 형성하는 단계 및 상기 실리콘 질화물 층을 형성하는 단계를 반복하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 실리콘 산화물 층을 형성하는 단계의 산소-함유 전구체 및 상기 실리콘 질화물 층을 형성하는 단계의 산소-함유 전구체는 동일한 전구체인,
    반도체 구조를 형성하는 방법.
  3. 제1 항에 있어서,
    상기 교번하는 층들의 스택은, 상기 실리콘 산화물 층 및 상기 실리콘 질화물 층을 포함하는 상기 스택의 제1 부분, 및 상기 스택의 제1 부분 위에 놓인, 상기 스택의 제2 부분을 포함하고, 그리고
    상기 스택의 제2 부분을 생성하는 단계는,
    상기 실리콘-함유 전구체 및 상기 질소-함유 전구체, 및 산소-함유 전구체로부터 실리콘 질화물 층을 형성하는 단계를 포함하며,
    상기 실리콘 질화물 층은 상기 스택의 제1 부분의 실리콘 질화물 층의 산소 농도와 상이한 산소 농도를 특징으로 하는,
    반도체 구조를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 실리콘 질화물 층의 산소 농도는 약 10 at.% 내지 약 30 at.%이고, 그리고 질소 원자 퍼센트는 약 30 at.% 이상인,
    반도체 구조를 형성하는 방법.
  5. 제1 항에 있어서,
    상기 실리콘 질화물 층을 형성하는 단계는,
    상기 실리콘-함유 전구체 및 상기 질소-함유 전구체를 기판 프로세싱 구역 내로 유동시키는 단계,
    일정량의 실리콘 질화물을 형성하는 단계, 및
    실리콘 질화물을 계속 형성하면서 상기 산소-함유 전구체를 첨가하는 단계를 포함하는,
    반도체 구조를 형성하는 방법.
  6. 제5 항에 있어서,
    상기 산소-함유 전구체는 일정한 유량으로 유동되고, 그리고 상기 형성된 실리콘 질화물 층은, 산소 농도가 약 5 at.% 이상인 것을 특징으로 하는 실리콘 질화물 및 실질적으로 산소가 없는 실리콘 질화물의 이중층을 포함하는,
    반도체 구조를 형성하는 방법.
  7. 제5 항에 있어서,
    상기 산소-함유 전구체는, 상기 산소-함유 전구체를 첨가하는 동안 증가하는 유량으로 유동되고, 그리고 상기 형성된 실리콘 질화물 층은 상기 실리콘 질화물 층을 통한 산소 농도의 그레디언트(gradient)를 포함하는,
    반도체 구조를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 실리콘 산화물과 실리콘 질화물의 교번하는 층들의 스택을 통해 하나 이상의 피처(feature)들을 형성하는 단계를 더 포함하며,
    상기 실리콘 질화물 층과 상부 실리콘 산화물 층의 계면에서의 상기 실리콘 질화물 층의 측방향 제거는 상기 실리콘 질화물 층의 두께에 대응하는 거리의 약 50% 이하의 거리로 연장되는,
    반도체 구조를 형성하는 방법.
  9. 반도체 구조로서,
    반도체 기판 위에 놓인 층들의 스택을 포함하며,
    상기 층들의 스택은,
    실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들을 포함하는, 층들의 제1 부분,
    상기 층들의 제1 부분 위에 놓인, 층들의 제2 부분 ― 상기 층들의 제2 부분은 실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들을 포함함 ―,
    상기 층들의 제2 부분 위에 놓인, 층들의 제3 부분 ― 상기 층들의 제3 부분은 실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들을 포함함 ―, 및
    상기 층들의 스택을 통해 상기 기판까지 형성된 하나 이상의 애퍼처들을 포함하며,
    실리콘 질화물 재료의 개별 층과 실리콘 산화물 재료의 상부 층의 계면에서의 상기 실리콘 질화물 재료의 각각의 개별 층의 측방향 노치(lateral notch)는 상기 실리콘 질화물 재료의 개별 층의 두께에 대응하는 거리의 약 100% 이하의 거리로 연장되는,
    반도체 구조.
  10. 제9 항에 있어서,
    상기 층들의 제1 부분, 상기 층들의 제2 부분, 또는 상기 층들의 제3 부분 중 적어도 하나의 부분의 실리콘 질화물 재료는 적어도 약 5 at.%의 산소 농도를 포함하고, 그리고 상기 층들의 제1 부분, 상기 층들의 제2 부분, 또는 상기 층들의 제3 부분 중 적어도 하나의 부분의 실리콘 질화물 재료를 통한 산소 농도는 상기 실리콘 질화물 재료의 개별 층과 실리콘 산화물 재료의 상기 상부 층의 계면을 향하는 방향으로, 상기 실리콘 질화물 재료의 층들 각각의 두께를 통해 증가되는,
    반도체 구조.
  11. 제9 항에 있어서,
    상기 층들의 제2 부분의 실리콘 질화물의 굴절률은 상기 층들의 제1 부분의 실리콘 질화물 및 상기 층들의 제3 부분의 실리콘 질화물의 굴절률보다 더 높은,
    반도체 구조.
  12. 제9 항에 있어서,
    상기 층들의 제1 부분의 실리콘 질화물은 상기 층들의 제2 부분 및 상기 층들의 제3 부분의 실리콘 질화물보다 더 큰 도펀트 농도를 특징으로 하는,
    반도체 구조.
  13. 제9 항에 있어서,
    상기 층들의 제2 부분의 실리콘 질화물 또는 상기 층들의 제3 부분의 실리콘 질화물은 상기 층들의 제1 부분의 실리콘 질화물보다 더 큰 탄소 농도를 특징으로 하는,
    반도체 구조.
  14. 제9 항에 있어서,
    상기 층들의 제1 부분의 실리콘 질화물 또는 상기 층들의 제2 부분의 실리콘 질화물은 상기 층들의 제3 부분의 실리콘 질화물보다 더 큰 질소 대 실리콘 비를 특징으로 하는,
    반도체 구조.
  15. 반도체 구조를 형성하는 방법으로서,
    실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들의 제1 스택을 형성하는 단계;
    상기 실리콘 산화물 재료와 상기 실리콘 질화물 재료의 교번하는 층들의 제1 스택을 어닐링하는 단계 ― 상기 어닐링하는 단계는 상기 실리콘 질화물 재료의 수소 농도를 감소시킴 ―; 및
    실리콘 산화물 재료와 실리콘 질화물 재료의 교번하는 층들의 제2 스택을 형성하는 단계 ― 상기 실리콘 질화물 재료는 약 5 at.% 이상의 산소 농도를 특징으로 함 ― 를 포함하는,
    반도체 구조를 형성하는 방법.
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