KR20220010703A - 붕소-도핑된 실리콘 재료들을 활용하는 통합 프로세스들 - Google Patents

붕소-도핑된 실리콘 재료들을 활용하는 통합 프로세스들 Download PDF

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타케히토 코시자와
카르틱 자나키라만
루이 쳉
크리쉬나 니탈라
멩후이 리
밍-위안 추앙
수수무 시노하라
주안 구오
시아완 양
러셀 친 이 테오
지후이 리
치아-링 카오
쿠 진
안추안 왕
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Abstract

예시적인 프로세싱 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에 붕소-함유 재료 또는 실리콘-및-붕소-함유 재료를 증착하는 단계를 포함할 수 있다. 방법들은, 기판에 하나 이상의 피처(feature)들을 형성하기 위해, 붕소-함유 재료 또는 실리콘-및-붕소-함유 재료의 부분들을 염소-함유 전구체로 에칭하는 단계를 포함할 수 있다. 방법들은 또한, 불소-함유 전구체로, 기판으로부터 붕소-함유 재료 또는 실리콘-및-붕소-함유 재료의 나머지 부분들을 제거하는 단계를 포함할 수 있다.

Description

붕소-도핑된 실리콘 재료들을 활용하는 통합 프로세스들{INTEGRATION PROCESSES UTILIZING BORON-DOPED SILICON MATERIALS}
[0001] 본 출원은, "INTEGRATION PROCESSES UTILIZING BORON-DOPED SILICON MATERIALS"라는 명칭으로 2020년 7월 19일자로 출원된 미국 특허 출원 제63/053,693호를 우선권으로 주장하며, 이로써 그 전체가 인용에 의해 포함된다.
[0002] 본원의 기술은 반도체 통합 프로세스들에 관한 것이다. 더 구체적으로, 본원의 기술은 붕소 또는 붕소-및-실리콘 재료들을 포함하는 재료들을 증착, 에칭, 및 제거하는 방법들에 관한 것이다.
[0003] 집적 회로들은, 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능해졌다. 기판 상에 패터닝된 재료를 생성하는 것은 노출된 재료를 형성 및 제거하는 제어된 방법들을 필요로 한다. 디바이스 크기들이 계속해서 축소됨에 따라, 재료 균일성은 후속 동작들에 영향을 미칠 수 있다. 예컨대, 많은 프로세싱 동작들은, 반도체 기판의 층들 내의 또는 층들 사이의 패턴 전사 또는 구조적 형성을 가능하게 하기 위해 마스크 재료들 또는 희생 재료들을 활용한다. 프로세싱에서 사용되는 상이한 재료들의 수가 증가함에 따라, 그리고 구조적 양상들의 임계 치수들이 감소함에 따라, 다양한 노출된 재료들에 대한 선택도(selectivity)가 증가된 마스크들을 활용하는 것이 더 중요해진다.
[0004] 따라서, 고품질의 디바이스들 및 구조들을 생성하는 데 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이러한 그리고 다른 필요성들이 본원의 기술에 의해 다루어진다.
[0005] 예시적인 프로세싱 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에 붕소-함유 재료 또는 실리콘-및-붕소-함유 재료를 증착하는 단계를 포함할 수 있다. 방법들은, 기판에 하나 이상의 피처(feature)들을 형성하기 위해, 염소-함유 전구체로 붕소-함유 재료 또는 실리콘-및-붕소-함유 재료의 부분들을 에칭하는 단계를 포함할 수 있다. 방법들은 또한, 불소-함유 전구체로, 기판으로부터 붕소-함유 재료 또는 실리콘-및-붕소-함유 재료의 나머지 부분들을 제거하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 붕소-함유 재료는 실리콘-및-붕소-함유 재료일 수 있다. 붕소-함유 재료를 증착하는 단계는 반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 붕소-함유 전구체를 전달하는 단계를 포함할 수 있다. 붕소-함유 재료를 증착하는 단계는, 실리콘-함유 전구체 및 붕소-함유 전구체와 함께 수소-함유 전구체를 제공하는 단계를 포함할 수 있다. 수소-함유 전구체 대 실리콘-함유 전구체 또는 붕소-함유 전구체 중 어느 하나의 유량비(flow rate ratio)는 약 2:1 이상일 수 있다. 붕소-함유 재료를 증착하는 단계는, 반도체 프로세싱 챔버의 프로세싱 구역 내에 모든 전구체들의 플라즈마를 형성하는 단계를 포함할 수 있다. 실리콘-함유 전구체는 실란일 수 있거나 또는 실란을 포함할 수 있고, 붕소-함유 전구체는 디보란이거나 또는 디보란을 포함할 수 있다. 제거하는 단계는 약 35 nm/min 이상의 레이트로 발생할 수 있고, 붕소-함유 재료는 약 20 nm 이상의 막 두께를 특징으로 할 수 있다.
[0007] 기판 상에 붕소-함유 재료를 증착하는 동안 기판 온도가 약 400℃ 이상으로 유지될 수 있다. 제거하는 단계 동안 기판 온도는 약 200℃ 이상으로 유지될 수 있다. 에칭하는 단계는 브롬-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 에칭하는 단계는 붕소-함유 재료를 브롬-함유 전구체의 플라즈마 배출물(plasma effluent)들과 접촉시키는 단계를 포함할 수 있다. 에칭하는 단계는 브롬-함유 전구체의 전달을 중단시키는 단계를 포함할 수 있다. 에칭하는 단계는 염소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 에칭하는 단계는 붕소-함유 재료를 염소-함유 전구체의 플라즈마 배출물들과 접촉시키는 단계를 포함할 수 있다. 에칭하는 단계는 염소-함유 전구체 및 산소-함유 전구체를 포함하는 에천트 혼합물의 플라즈마를 형성하는 단계를 포함할 수 있다. 에칭하는 단계는, 제1 플라즈마 전력으로 플라즈마를 형성하면서, 붕소-함유 재료를 에천트 혼합물의 플라즈마 배출물들과 접촉시키는 단계를 포함할 수 있다. 에칭하는 단계는, 제1 시간 기간에 후속하여, 제1 플라즈마 전력을 제2 플라즈마 전력으로 증가시키는 단계를 포함할 수 있다. 에칭하는 단계는 위에 놓인 마스크 재료로부터 붕소-함유 재료를 통해 패턴을 전사하는 단계를 포함할 수 있다. 에칭하는 단계는 제1 시간 기간 동안 바이어스 전력을 인가하는 단계를 포함할 수 있다. 에칭하는 단계는 제1 시간 기간에 후속하여 바이어스 전력을 중단시키는 단계를 포함할 수 있다. 제거하는 단계는 불소-함유 전구체 및 수소-함유 전구체를 포함하는 에천트 혼합물의 원격 플라즈마를 형성하는 단계를 포함할 수 있다. 제거하는 단계는 붕소-함유 재료를 에천트 혼합물의 플라즈마 배출물들과 접촉시키는 단계를 포함할 수 있다. 제거하는 단계는 기판 상의 다른 노출된 재료에 대해 약 20:1 이상의 선택도로 붕소-함유 재료를 제거하는 단계를 포함할 수 있다. 원격 플라즈마는 약 2.0 kW 이상의 플라즈마 전력으로 형성될 수 있다.
[0008] 본원의 기술의 일부 실시예들은 프로세싱 방법들을 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에 실리콘-및-붕소-함유 재료를 증착하는 단계를 포함할 수 있다. 방법들은 기판에 하나 이상의 피처들을 형성하기 위해 실리콘-및-붕소-함유 재료의 부분들을 에칭하는 단계를 포함할 수 있다. 에칭하는 단계는 염소-함유 전구체 및 산소-함유 전구체를 포함하는 에천트 혼합물의 플라즈마를 형성하는 단계를 포함할 수 있다. 에칭하는 단계는, 제1 플라즈마 전력으로 플라즈마를 형성하면서, 실리콘-및-붕소-함유 재료를 에천트 혼합물의 플라즈마 배출물들과 접촉시키는 단계를 포함할 수 있다. 에칭하는 단계는, 제1 시간 기간에 후속하여, 제1 플라즈마 전력을 제2 플라즈마 전력으로 증가시키는 단계를 포함할 수 있다. 방법들은 불소-함유 전구체로, 기판으로부터 실리콘-및-붕소-함유 재료의 나머지 부분들을 제거하는 단계를 포함할 수 있다.
[0009] 일부 실시예들에서, 실리콘-및-붕소-함유 재료는 약 40 at.% 이상의 붕소 농도를 특징으로 할 수 있다. 에천트 혼합물은 불소-함유 전구체를 포함할 수 있다. 불소-함유 전구체 대 산소-함유 전구체 대 염소-함유 전구체의 유량비는 약 1:5:10 이상일 수 있다. 방법들은 제1 시간 기간 동안 바이어스 전력을 인가하는 단계를 포함할 수 있다. 방법들은 제1 시간 기간에 후속하여 바이어스 전력을 중단시키는 단계를 포함할 수 있다. 플라즈마는 약 500 Hz 이상의 펄싱 주파수로 형성될 수 있다. 플라즈마 형성 동안의 바이어스 전력의 듀티 사이클은 약 40% 이하일 수 있다.
[0010] 본원의 기술의 일부 실시예들은 프로세싱 방법들을 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에 실리콘-및-붕소-함유 재료를 증착하는 단계를 포함할 수 있다. 방법들은, 기판에 하나 이상의 피처들을 형성하기 위해, 염소-함유 전구체로 실리콘-및-붕소-함유 재료의 부분들을 에칭하는 단계를 포함할 수 있다. 방법들은 기판으로부터 실리콘-및-붕소-함유 재료의 나머지 부분들을 제거하는 단계를 포함할 수 있다. 제거하는 단계는 불소-함유 전구체 및 수소-함유 전구체를 포함하는 에천트 혼합물의 원격 플라즈마를 형성하는 단계를 포함할 수 있다. 제거하는 단계는 실리콘-및-붕소-함유 재료를 에천트 혼합물의 플라즈마 배출물들과 접촉시키는 단계를 포함할 수 있다. 방법들은 약 35 nm/min 이상의 레이트로 실리콘-및-붕소-함유 재료를 제거하는 단계를 포함할 수 있다. 일부 실시예들에서, 제거하는 단계 동안의 기판의 온도는 약 200℃ 이상으로 유지될 수 있고, 원격 플라즈마는 약 2.0 kW 이상의 플라즈마 전력으로 형성될 수 있다. 기판은 티타늄 질화물의 노출된 구역을 포함할 수 있고, 에천트 혼합물은 또한 암모니아를 포함할 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기법들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 본원의 기술의 실시예들에 따른 재료들은 에칭되는 다양한 재료들에 대한 선택도를 개선할 수 있다. 이는 패터닝을 위해 더 얇은 층들이 사용되는 것을 가능하게 할 수 있으며, 이는 에천트 충돌들로 인한 구조적 트위스트들 및 에칭 타이밍으로 인한 임계 치수 손실을 포함하는, 패턴 전사와 연관된 위험들을 감소시킬 수 있다. 추가적으로, 본원의 기술은 마스크 재료들의 에칭 제거를 개선할 수 있으며, 이는 반도체 프로세싱에 대한 처리량(throughput)을 개선할 수 있다. 이러한 그리고 다른 실시예들은, 이들의 장점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부된 도면들과 함께 더 상세히 설명된다.
[0012] 개시되는 기술의 성질 및 장점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본원의 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0014] 도 2는 본원의 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0015] 도 3은 본원의 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0016] 도 4는 본원의 기술의 일부 실시예들에 따른 통합 방법에서의 예시적인 동작들을 도시한다.
[0017] 도 5a - 도 5b는 본원의 기술의 일부 실시예들에 따른 패턴 전사 프로세스 동안의 기판의 개략적인 부분 등각도들을 도시한다.
[0018] 도 6은 본원의 기술의 일부 실시예들에 따른 방법들에 포함될 수 있는 예시적인 동작들을 도시한다.
[0019] 도 7은 본원의 기술의 일부 실시예들에 따른 방법들에 포함될 수 있는 예시적인 동작들을 도시한다.
[0020] 도 8은 본원의 기술의 일부 실시예들에 따른 방법들에 포함될 수 있는 예시적인 동작들을 도시한다.
[0021] 도 9는 본원의 기술의 일부 실시예들에 따른 방법들에 포함될 수 있는 예시적인 동작들을 도시한다.
[0022] 도 10a - 도 10b는 본원의 기술의 일부 실시예들에 따른 제거 프로세스 동안의 기판의 개략적인 부분 단면도들을 도시한다.
[0023] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척대로인 것으로 구체적으로 명시되지 않는 한, 실척대로인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0024] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 유사한 컴포넌트들 사이를 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0025] 반도체 제작 동안, 다양한 증착 및 에칭 동작들을 활용하여 기판 상에 구조들이 생성될 수 있다. 마스크 재료들은, 기판에 걸쳐 피처들을 생성하기 위해 재료들이 에칭되거나 또는 부분적으로 에칭되는 것을 가능하게 하는 데 사용될 수 있다. 디바이스 크기들이 계속해서 감소하고, 재료들 사이의 개선된 선택도가 구조적 형성을 용이하게 할 수 있기 때문에, 개선된 하드 마스크들을 활용하는 것은 제작을 용이하게 할 수 있다. 예컨대, 열적으로 생성된 비정질 실리콘 하드 마스크와 비교하여, 붕소를 포함하는 실리콘 막은 개선된 경도 및 다른 재료 특성들을 특징으로 하여, 마스크 재료로서의 막 사용을 가능하게 할 수 있다. 증가된 경도는 임의의 수의 프로세스들에 대한 마스크 재료의 활용을 개선할 수 있다. 예컨대, 다수의 메모리 구조들은 고-종횡비 애퍼처들의 형성을 포함할 수 있다. 커패시터 접촉기(capacitor contactor)들이 DRAM 구조들에 형성될 수 있고, 메모리 홀들 또는 접촉 개구가 3D NAND에 형성될 수 있고, 저장 노드 접촉부들이 형성될 수 있다. 더 단단한 막들을 마스크로서 활용하는 것은 기판에 걸쳐 국부적인 임계 치수 균일성을 유지하는 것을 도울 수 있고, 더 얇은 막들이 활용되는 것을 가능하게 할 수 있다. 그러나, 증가된 경도는 마스크 또는 희생 층의 에칭 및 제거에 문제가 될 수 있다.
[0026] 본원의 기술은, 반도체 프로세싱을 위해 튜닝가능한 붕소-함유 및 실리콘-및-붕소-함유 막들을 활용함으로써 이러한 제한들을 극복할 수 있다. 추가적으로, 에칭 및 제거를 위한 개선된 프로세스들을 활용함으로써, 처리량이 악영향을 받지 않을 수 있다. 추가적으로, 본원의 기술의 일부 실시예들에 따른 제거 레이트들은, 높은 선택도로 증가된 에칭 레이트들을 가능하게 하기 위해 챔버 구조들 및 구성들을 조정함으로써 개선될 수 있다. 이는, 제거 동안 노출된 다른 재료들을 실질적으로 또는 완전히 유지하면서 잔류 재료들을 신속하게 제거하는 것을 가능하게 할 수 있다. 아래에서 논의되는 플라즈마 프로세싱 동작들이 수행될 수 있는 본원의 기술의 일부 실시예들에 따른 챔버들의 일반적인 양상들을 설명한 후에, 특정 방법론이 논의될 수 있다. 설명된 기법들이 다수의 막 형성 프로세스들을 개선하는 데 사용될 수 있고, 다양한 프로세싱 챔버들 및 동작들에 적용가능할 수 있기 때문에, 본원의 기술은 논의된 특정 막들, 챔버들, 또는 프로세싱으로 제한되도록 의도되지 않는다는 것이 이해되어야 한다.
[0027] 도 1은 본원의 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 도면은, 본원의 기술의 하나 이상의 양상들을 통합하는 그리고/또는 본원의 기술의 실시예들에 따른 하나 이상의 증착 또는 다른 프로세싱 동작들을 수행할 수 있는 시스템의 개요를 예시할 수 있다. 수행되는 방법들 또는 챔버(100)의 추가적인 세부사항들은 아래에서 추가로 설명될 수 있다. 챔버(100)가 본원의 기술의 일부 실시예들에 따라 막 층들을 형성하는 데 활용될 수 있지만, 방법들은 막 형성이 발생할 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해되어야 한다. 프로세싱 챔버(100)는, 챔버 바디(102), 챔버 바디(102) 내부에 배치된 기판 지지부(104), 및 챔버 바디(102)와 커플링되고 프로세싱 볼륨(120)에 기판 지지부(104)를 인클로징(enclosing)하는 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 개구(126)를 통해 프로세싱 볼륨(120)에 제공될 수 있으며, 개구(126)는, 슬릿 밸브 또는 도어를 사용하여, 프로세싱을 위해 통상적으로 밀봉될 수 있다. 기판(103)은 프로세싱 동안 기판 지지부의 표면(105) 상에 놓일 수 있다. 기판 지지부(104)는, 화살표(145)에 의해 표시된 바와 같이, 기판 지지부(104)의 샤프트(144)가 로케이팅될 수 있는 축(147)을 따라 회전가능할 수 있다. 대안적으로, 기판 지지부(104)는, 증착 프로세스 동안에, 필요에 따라, 회전하기 위해 리프팅 업될 수 있다.
[0028] 기판 지지부(104) 상에 배치된 기판(103)에 걸친 플라즈마 분포를 제어하기 위해, 플라즈마 프로파일 조절기(plasma profile modulator)(111)가 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 조절기(111)는, 챔버 바디(102) 근처에 배치될 수 있고 덮개 조립체(106)의 다른 컴포넌트들로부터 챔버 바디(102)를 분리시킬 수 있는 제1 전극(108)을 포함할 수 있다. 제1 전극(108)은 덮개 조립체(106)의 일부일 수 있거나, 또는 별개의 측벽 전극일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은, 프로세싱 볼륨(120)을 둘러싸는 프로세싱 챔버(100)의 둘레 주위의 연속적인 루프일 수 있거나, 또는 원하는 경우에, 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한, 천공된 전극, 이를테면, 천공된 링 또는 메시 전극일 수 있거나, 또는 플레이트 전극, 이를테면, 예컨대, 2차 가스 분배기일 수 있다.
[0029] 유전체 재료, 이를테면, 세라믹 또는 금속 산화물, 예컨대, 알루미늄 산화물 및/또는 알루미늄 질화물일 수 있는 하나 이상의 아이솔레이터(isolator)들(110a, 110b)이 제1 전극(108)과 접촉할 수 있고, 제1 전극(108)을 가스 분배기(112)로부터 그리고 챔버 바디(102)로부터 전기적으로 그리고 열적으로 분리시킬 수 있다. 가스 분배기(112)는 프로세싱 볼륨(120) 내로 프로세스 전구체들을 분배하기 위한 애퍼처들(118)을 정의할 수 있다. 가스 분배기(112)는 제1 전력 소스(142), 이를테면, RF 생성기, RF 전력 소스, DC 전력 소스, 펄스형 DC 전력 소스, 펄스형 RF 전력 소스, 또는 프로세싱 챔버와 커플링될 수 있는 임의의 다른 전력 소스와 커플링될 수 있다. 일부 실시예들에서, 제1 전력 소스(142)는 RF 전력 소스일 수 있다.
[0030] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한, 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예컨대, 가스 분배기(112)의 바디는 전도성일 수 있는 한편, 가스 분배기(112)의 페이스 플레이트는 비-전도성일 수 있다. 가스 분배기(112)는, 이를테면, 도 1에서 도시된 바와 같은 제1 전력 소스(142)에 의해 전력을 공급받을 수 있거나, 또는 일부 실시예들에서 가스 분배기(112)는 접지와 커플링될 수 있다.
[0031] 제1 전극(108)은, 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(128)와 커플링될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 엘리먼트들일 수 있거나, 또는 가변 커패시터 또는 다른 회로 엘리먼트들을 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터들(132)일 수 있거나, 또는 하나 이상의 인덕터들(132)을 포함할 수 있다. 제1 튜닝 회로(128)는, 프로세싱 동안에, 프로세싱 볼륨(120)에 존재하는 플라즈마 조건들 하에서의 가변 또는 제어가능 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는, 제1 전자 센서(130)와 접지 사이에서 병렬로 커플링된, 제1 회로 레그(leg)와 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는, 제1 전자 제어기(134)와 직렬로 커플링된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는, 제1 및 제2 회로 레그들 둘 모두를 제1 전자 센서(130)에 연결시키는 노드와 제1 전자 제어기(134) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)와 커플링될 수 있으며, 이는 프로세싱 볼륨(120) 내부의 플라즈마 조건들에 대한 어느 정도의 폐루프 제어를 제공할 수 있다.
[0032] 제2 전극(122)이 기판 지지부(104)와 커플링될 수 있다. 제2 전극(122)은 기판 지지부(104) 내에 매립될 수 있거나, 또는 기판 지지부(104)의 표면과 커플링될 수 있다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린(wire screen), 또는 전도성 엘리먼트들의 임의의 다른 분산형 어레인지먼트일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예컨대, 기판 지지부(104)의 샤프트(144)에 배치된 도관(146), 예컨대, 선택된 저항, 이를테면, 50 옴을 갖는 케이블에 의해 제2 튜닝 회로(136)와 커플링될 수 있다. 제2 튜닝 회로(136)는, 제2 가변 커패시터일 수 있는 제2 전자 제어기(140) 및 제2 전자 센서(138)를 가질 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 프로세싱 볼륨(120)에서의 플라즈마 조건들에 대한 추가의 제어를 제공하기 위해 제2 전자 제어기(140)와 커플링될 수 있다.
[0033] 바이어스 전극 및/또는 정전 척킹(chucking) 전극일 수 있는 제3 전극(124)이 기판 지지부(104)와 커플링될 수 있다. 제3 전극은, 임피던스 매칭 회로일 수 있는 필터(148)를 통해 제2 전력 소스(150)와 커플링될 수 있다. 제2 전력 소스(150)는 DC 전력, 펄스형 DC 전력, RF 바이어스 전력, 펄스형 RF 소스 또는 바이어스 전력, 또는 이러한 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전력 소스(150)는 RF 바이어스 전력일 수 있다.
[0034] 도 1의 덮개 조립체(106) 및 기판 지지부(104)는 플라즈마 또는 열적 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 동작 시에, 프로세싱 챔버(100)는 프로세싱 볼륨(120) 내의 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지부(104) 상에 배치될 수 있고, 프로세스 가스들은, 임의의 원하는 유동 플랜(plan)에 따라, 유입구(114)를 사용하여, 덮개 조립체(106)를 통해 유동될 수 있다. 가스들은 배출구(152)를 통해 프로세싱 챔버(100)에서 빠져나갈 수 있다. 프로세싱 볼륨(120)에서 플라즈마를 설정(establish)하기 위해, 전력이 가스 분배기(112)와 커플링될 수 있다. 일부 실시예들에서, 기판은, 제3 전극(124)을 사용하여, 전기 바이어스를 받게 될 수 있다.
[0035] 프로세싱 볼륨(120)에서 플라즈마를 에너자이징(energizing)할 시에, 제1 전극(108)과 플라즈마 사이에 전위차가 설정될 수 있다. 또한, 제2 전극(122)과 플라즈마 사이에 전위차가 설정될 수 있다. 그런 다음, 전자 제어기들(134, 140)은, 2개의 튜닝 회로들(128 및 136)에 의해 표현된 접지 경로들의 유동 특성들을 조정하는 데 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공하기 위해, 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 설정점(set point)이 전달될 수 있다. 전자 제어기들 둘 모두가 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은, 증착 레이트를 최대화하고 두께 비-균일성을 최소화하도록 가변 커패시터들을 독립적으로 조정할 수 있다.
[0036] 튜닝 회로들(128, 136) 각각은, 개별 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 일정 임피던스 범위를 제공하도록 선택될 수 있다. 이러한 범위는 플라즈마의 주파수 및 전압 특징들에 따라 좌우될 수 있으며, 이는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소 또는 최대인 경우에, 제1 튜닝 회로(128)의 임피던스는 하이(high)일 수 있고, 그에 따라, 기판 지지부에 걸쳐 최소 에어리얼(aerial) 또는 측방향(lateral) 커버리지를 갖는 플라즈마 형상을 유발할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근하는 경우에, 플라즈마의 에어리얼 커버리지가 최대로 성장되어, 기판 지지부(104)의 전체 작업 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정(setting)에서 벗어남에 따라, 플라즈마 형상이 챔버 벽들로부터 축소될 수 있고, 기판 지지부의 에어리얼 커버리지가 감소될 수 있다. 제2 전자 제어기(140)의 커패시턴스가 변화될 수 있기 때문에, 제2 전자 제어기(140)는, 기판 지지부에 걸친 플라즈마의 에어리얼 커버리지를 증가시키고 감소시키는 유사한 효과를 가질 수 있다.
[0037] 전자 센서들(130, 138)은, 폐루프로 개별 회로들(128, 136)을 튜닝하는 데 사용될 수 있다. 사용되는 센서의 타입에 따라, 전류 또는 전압에 대한 설정점이 각각의 센서에 인스톨될 수 있고, 설정점으로부터의 편차를 최소화하기 위해, 각각의 개별 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 센서에 제공될 수 있다. 결과적으로, 플라즈마 형상이 선택되고 프로세싱 동안 동적으로 제어될 수 있다. 전술된 논의가, 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기반하지만, 조정가능한 특징을 갖는 임의의 전자 컴포넌트가, 조정가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하기 위해 사용될 수 있다는 것이 이해되어야 한다.
[0038] 도 2는 프로세싱 챔버(200) 내의 기판(202) 상에 배치된 재료 층을 패터닝하기에 적합한 예시적인 프로세싱 챔버(200)의 개략적인 단면도를 예시한다. 예컨대, 챔버(200)는, 붕소-함유 재료들 및 붕소-및-실리콘-함유 재료들을 포함하는, 본원의 기술에 따른 재료들의 패턴 전사 또는 에칭을 가능하게 하도록 구성될 수 있는 예시적인 에칭 챔버일 수 있다. 예시적인 프로세싱 챔버(200)는 패터닝 프로세스를 수행하기에 적합할 수 있지만, 본원의 기술의 양상들은 본원의 기술의 실시예들에 따른 동작들을 수행하도록 구성된 임의의 수의 챔버들에서 수행될 수 있다는 것이 이해되어야 한다. 플라즈마 프로세싱 챔버(200)는, 기판이 프로세싱될 수 있는 프로세싱 구역(201)을 정의하는 챔버 바디(205)를 포함할 수 있다. 챔버 바디(205)는, 접지(226)와 커플링된 측벽들(212) 및 최하부(218)를 가질 수 있다. 측벽들(212)은, 플라즈마 프로세싱 챔버(200)의 유지보수 사이클들 사이의 시간을 연장시키고 측벽들(212)을 보호하기 위한 라이너(215)를 가질 수 있다. 플라즈마 프로세싱 챔버(200)의 챔버 바디(205) 및 관련된 컴포넌트들의 치수들은 제한되지 않으며, 일반적으로, 내부에서 프로세싱될 기판(202)의 크기보다 비례적으로 더 클 수 있다. 기판 크기들의 예들은, 특히, 디스플레이 또는 태양 전지 기판들과 같은 200 mm의 직경, 250 mm의 직경, 300 mm의 직경 및 450 mm의 직경을 또한 포함한다.
[0039] 챔버 바디(205)는 프로세싱 구역(201)을 둘러싸도록 챔버 덮개 조립체(210)를 지지할 수 있다. 챔버 바디(205)는 알루미늄 또는 다른 적합한 재료들로 제작될 수 있다. 기판 액세스 포트(213)가 챔버 바디(205)의 측벽(212)을 관통해 형성되어, 플라즈마 프로세싱 챔버(200) 내외로의 기판(202)의 전달을 가능하게 할 수 있다. 액세스 포트(213)는 이전에 설명된 바와 같은 기판 프로세싱 시스템의 전달 챔버 및/또는 다른 챔버들과 커플링될 수 있다. 펌핑 포트(245)가 챔버 바디(205)의 측벽(212)을 관통해 형성되고 프로세싱 구역(201)에 연결될 수 있다. 펌핑 디바이스가 펌핑 포트(245)를 통해 프로세싱 구역(201)에 커플링되어, 프로세싱 볼륨을 진공배기(evacuate)하고 프로세싱 볼륨 내의 압력을 제어할 수 있다. 펌핑 디바이스는 하나 이상의 펌프들 및 스로틀 밸브들을 포함할 수 있다.
[0040] 가스 패널(260)이, 프로세싱 구역(201) 내로 프로세스 가스들을 공급하기 위해 가스 라인(267)에 의해 챔버 바디(205)와 커플링될 수 있다. 가스 패널(260)은 하나 이상의 프로세스 가스 소스들(261, 262, 263, 264)을 포함할 수 있고, 임의의 수의 프로세스들에 대해 활용될 수 있는, 불활성 가스들, 비-반응성 가스들, 및 반응성 가스들을 추가적으로 포함할 수 있다. 가스 패널(260)에 의해 제공될 수 있는 프로세스 가스들의 예들은, 메탄을 포함하는 탄화수소-함유 가스, 육불화황, 실리콘 염화물, 사불화 탄소, 수소 브롬화물, 아르곤, 염소, 질소, 헬륨, 또는 산소뿐만 아니라 임의의 수의 추가적인 재료들을 포함한다(그러나 이에 제한되지 않음). 추가적으로, 프로세스 가스들은, 임의의 수의 추가적인 전구체들 중에서도 임의의 수의 질소, 염소, 불소, 산소, 및 수소-함유 가스들, 이를테면, BCl3, C2F4, C4F8, C4F6, CHF3, CH2F2, CH3F, NF3, NH3, CO2, SO2, CO, N2, NO2, N2O, 및 H2를 포함할 수 있다.
[0041] 밸브들(266)은 가스 패널(260)에서 소스들(261, 262, 263, 264)로부터의 프로세스 가스들의 유동을 제어할 수 있고, 제어기(265)에 의해 관리될 수 있다. 가스 패널(260)로부터 챔버 바디(205)에 공급되는 가스들의 유동은 하나 이상의 소스들로부터의 가스들의 조합들을 포함할 수 있다. 덮개 조립체(210)는 노즐(214)을 포함할 수 있다. 노즐(214)은 가스 패널(260)의 소스들(261, 262, 263, 264)로부터 프로세싱 구역(201) 내로 프로세스 가스들을 유입시키기 위한 하나 이상의 포트들일 수 있다. 프로세스 가스들이 플라즈마 프로세싱 챔버(200) 내로 유입된 후에, 가스들은 에너자이징되어(energized) 플라즈마를 형성할 수 있다. 하나 이상의 인덕터 코일들과 같은 안테나(248)가 플라즈마 프로세싱 챔버(200) 근처에 제공될 수 있다. 안테나 전력 공급부(242)가 매칭 회로(241)를 통해 안테나(248)에 전력을 공급하여, RF 에너지와 같은 에너지를 프로세스 가스에 유도성으로 커플링함으로써, 프로세스 가스로부터 형성된 플라즈마를 플라즈마 프로세싱 챔버(200)의 프로세싱 구역(201) 내에서 유지시킨다. 안테나 전력 공급부(242)에 추가하여 또는 대안적으로, 기판(202) 아래의 그리고/또는 기판(202) 위의 프로세스 전극들이, 프로세스 가스들에 RF 전력을 용량성으로 커플링하여 프로세싱 구역(201) 내에서 플라즈마를 유지시키는 데 사용될 수 있다. 전력 공급부(242)의 동작은, 플라즈마 프로세싱 챔버(200) 내의 다른 컴포넌트들의 동작을 또한 제어하는 제어기, 이를테면, 제어기(265)에 의해 제어될 수 있다.
[0042] 프로세싱 동안 기판(202)을 지지하기 위해, 기판 지지 페디스털(235)이 프로세싱 구역(201)에 배치될 수 있다. 기판 지지 페디스털(235)은 프로세싱 동안 기판(202)을 홀딩하기 위한 정전 척(222)을 포함한다. 정전 척("ESC")(222)은 기판(202)을 기판 지지 페디스털(235)에 홀딩하기 위해 정전 인력(electrostatic attraction)을 사용할 수 있다. ESC(222)는 매칭 회로(224)와 통합된 RF 전력 공급부(225)에 의해 전력을 공급받을 수 있다. ESC(222)는 유전체 바디(251) 내에 매립된 전극(221)을 포함할 수 있다. 전극(221)은 RF 전력 공급부(225)와 커플링될 수 있고, 프로세싱 구역(201)에서 프로세스 가스들에 의해 형성된 플라즈마 이온들을 페디스털 상에 놓인 기판(202) 및 ESC(222)로 끌어당기는 바이어스를 제공할 수 있다. RF 전력 공급부(225)는 기판(202)의 프로세싱 동안 주기적으로 온 및 오프될 수 있거나 또는 펄싱할 수 있다. ESC(222)는, ESC(222)의 유지보수 수명 사이클을 연장시키기 위해, 플라즈마에 대해 인력이 더 작은 ESC(222)의 측벽을 제조하는 목적을 위해 아이솔레이터(228)를 가질 수 있다. 추가적으로, 기판 지지 페디스털(235)은, 플라즈마 가스들로부터 기판 지지 페디스털(235)의 측벽들을 보호하고 플라즈마 프로세싱 챔버(200)의 유지보수 사이의 시간을 연장시키기 위해, 캐소드 라이너(236)를 가질 수 있다.
[0043] 전극(221)은 전력 소스(250)와 커플링될 수 있다. 전력 소스(250)는 전극(221)에 약 200 볼트 내지 약 2000 볼트의 척킹 전압을 제공할 수 있다. 전력 소스(250)는 또한, 기판(202)을 척킹 및 디-척킹시키기 위해 전극(221)에 DC 전류를 지향시킴으로써 전극(221)의 동작을 제어하기 위한 시스템 제어기를 포함할 수 있다. ESC(222)는, 기판을 가열하기 위해 페디스털 내에 배치되고 전력 소스에 연결된 가열기들을 포함할 수 있는 한편, ESC(222)를 지지하는 냉각 베이스(229)는 ESC(222) 및 ESC(222) 상에 배치된 기판(202)의 온도를 유지하기 위해 열 전달 유체를 순환시키기 위한 도관들을 포함할 수 있다. ESC(222)는, 기판(202) 상에 제작되는 디바이스의 열적 버짓에 의해 요구되는 온도 범위에서 수행하도록 구성될 수 있다. 예컨대, ESC(222)는 수행되는 프로세스에 따라 기판(202)을 약 -150℃ 이하 내지 약 500℃ 이상의 온도로 유지하도록 구성될 수 있다.
[0044] 냉각 베이스(229)는 기판(202)의 온도를 제어하는 것을 보조하기 위해 제공될 수 있다. 프로세스 드리프트 및 시간을 완화시키기 위해, 기판(202)의 온도는, 기판(202)이 세정 챔버에 있는 시간 전체에 걸쳐 냉각 베이스(229)에 의해 실질적으로 일정하게 유지될 수 있다. 일부 실시예들에서, 임의의 온도들이 활용될 수 있지만, 기판(202)의 온도는 후속 세정 프로세스들 전체에 걸쳐 약 -150℃ 내지 약 500℃의 온도들로 유지될 수 있다. 커버 링(230)이 ESC(222) 상에 그리고 기판 지지 페디스털(235)의 주변부를 따라 배치될 수 있다. 커버 링(230)은, 기판(202)의 노출된 최상부 표면의 원하는 부분으로 에칭 가스들을 한정하는 한편, 플라즈마 프로세싱 챔버(200) 내부의 플라즈마 환경으로부터 기판 지지 페디스털(235)의 최상부 표면을 차폐하도록 구성될 수 있다. 이전에 설명된 바와 같이 전달 로봇 또는 다른 적절한 전달 메커니즘에 의한 기판(202)에 대한 액세스를 가능하게 하기 위해, 기판(202)을 기판 지지 페디스털(235) 위로 리프팅하기 위하여, 리프트 핀들이 기판 지지 페디스털(235)을 통해 선택적으로 병진운동될 수 있다.
[0045] 제어기(265)는, 프로세스 시퀀스를 제어하여 가스 패널(260)로부터 플라즈마 프로세싱 챔버(200) 내로의 가스 유동들 및 다른 프로세스 파라미터들을 조절하는 데 활용될 수 있다. 소프트웨어 루틴들은, CPU에 의해 실행되는 경우에, CPU를, 본 개시내용에 따라 프로세스들이 수행되도록 플라즈마 프로세싱 챔버(200)를 제어할 수 있는 특정 목적 컴퓨터, 이를테면, 제어기로 변환시킬 수 있다. 소프트웨어 루틴들은 또한, 플라즈마 프로세싱 챔버(200)와 연관될 수 있는 제2 제어기에 의해 실행 및/또는 저장될 수 있다.
[0046] 도 3은 본원의 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(300)의 개략적인 단면도를 도시한다. 프로세싱 챔버(300)는 프로세싱 챔버(300) 내의 기판(302)에 대해 재료 제거를 수행하기에 적합할 수 있다. 예컨대, 챔버(300)는, 붕소-함유 재료들 및 붕소-및-실리콘-함유 재료들을 포함하는, 본원의 기술에 따른 재료들의 제거를 가능하게 하도록 구성될 수 있는 예시적인 에칭 또는 제거 챔버일 수 있다.
[0047] 도 3은, 탠덤 챔버, 독립형 챔버들, 또는 스택의 컴포넌트들 중 하나 이상으로부터 이익을 얻을 수 있는 임의의 다른 구성들을 위한 다수의 프로세스 구역들을 정의할 수 있는, 챔버 바디(301) 상에, 이를테면, 덮개 플레이트(305) 상에 놓인 컴포넌트들을 예시할 수 있다. 덮개 스택은 덮개 플레이트 상에 놓인 스페이서(310)를 포함할 수 있으며, 스페이서(310)는 프로세싱 구역(304)을 반경 방향으로 정의할 수 있고, 이전에 설명된 바와 같이, 기판과 함께 페디스털 또는 다른 기판 지지부가 프로세싱 구역(304) 내로 연장될 수 있다. 페디스털(303) 또는 다른 기판 지지부가 챔버 바디(301)를 통해 연장될 수 있고, 본원의 기술 전체에 걸쳐 설명된 바와 같은 붕소-함유 재료들 또는 붕소-및-실리콘-함유 재료들을 포함할 수 있는 기판(302)을 지지할 수 있다. 앞서 말한 것에서 프로세싱 구역을 정의하는 것은, 스페이서(310) 상에 놓일 수 있는 샤워헤드(315)일 수 있다. 샤워헤드(315)는 단일 채널 샤워헤드를 예시하지만, 듀얼 채널 샤워헤드가 또한 사용될 수 있다는 것이 이해되어야 한다. 샤워헤드(315)는, 동작 동안 샤워헤드를 가열하는 데 사용될 수 있는 저항성 엘리먼트들(317)을 포함할 수 있다.
[0048] 샤워헤드(315) 위에 놓이는 것은 샤워헤드 상에 놓인 전극(320)일 수 있지만, 일부 실시예들에서, 열적 스페이서(thermal spacer)들이 그 2개의 컴포넌트들을 적어도 부분적으로 분리할 수 있으며, 여기서, 예컨대 샤워헤드는 가열될 수 있는 한편 전극은 냉각될 수 있다. 전극은 채널(322)을 정의하거나 또는 채널(322)을 포함할 수 있으며, 채널(322)은 플레이트 주위로 연장되고, 채널(322)을 통해 온도-제어 유체(temperature-controlled fluid)가 유동될 수 있다. 아이솔레이터(325)가 전극 위에 놓일 수 있고, 페이스플레이트(330)가 아이솔레이터 상에 놓일 수 있다. 페이스플레이트는, 온도-제어 유체가 유동되도록 페이스플레이트 내에 정의된 채널(332)을 포함할 수 있다. 전극, 페이스플레이트, 및 아이솔레이터는, 컴포넌트들 사이에 원격 플라즈마 구역(327)을 정의할 수 있고, 여기서 용량성-커플링 플라즈마가 형성될 수 있다. 아이솔레이터는 페이스플레이트를 전극으로부터 전기 절연시킬 수 있으며, 이는 원격 플라즈마 구역 내로 유동되는 전구체들의 플라즈마를 형성하기 위해 컴포넌트들이 대전되거나 또는 접지되는 것을 가능하게 할 수 있다. 일부 실시예들에서, 예컨대 페이스플레이트일 수 있는 고온 전극은 더 높은 전력으로 전력을 공급받을 수 있으며, 이는 에칭 레이트들을 증가시키도록 이온 밀도를 증가시킬 수 있다.
[0049] 본원의 기술의 일부 실시예들은 마스크 또는 다른 재료들의 높은 에칭 레이트들을 제공할 수 있다. 따라서, 페이스플레이트와 전극 사이에 형성가능한 용량성-커플링 플라즈마는 공간 내의 플라즈마 밀도를 증가시키기 위해 증가된 플라즈마 전력으로 생성될 수 있고, 프로세싱 구역 내의 기판 재료들의 에칭을 증가시키기 위해 플라즈마 배출물 생성을 증가시킬 수 있다. 일부 실시예들에서, 플라즈마는 약 2.0 kW 이상의 플라즈마 전력으로 생성될 수 있고, 약 2.5 kW 이상, 약 3.0 kW 이상, 약 3.5 kW 이상, 약 4.0 kW 이상, 약 4.5 kW 이상, 약 5.0 kW 이상, 약 5.5 kW 이상, 약 6.0 kW 이상, 또는 그 초과의 플라즈마 전력으로 생성될 수 있다. 그러나, 이러한 증가된 플라즈마 전력은 챔버 내의 플라즈마 효과들을 증가시킬 수 있다.
[0050] 예컨대, 표면들 또는 컴포넌트 부품들 중 다수는 원격 플라즈마 구역 내의 침식 및/또는 부식 영향들을 개선하기 위해 보호 코팅들로 코팅될 수 있다. 예컨대, 반도체 챔버들에서 사용되는 알루미늄 또는 임의의 다른 재료일 수 있는 부품들 위에 산화물 코팅들이 형성될 수 있다. 하나의 그러한 산화물 코팅은 이트륨 산화물일 수 있다. 플라즈마 전력이 원격 플라즈마 구역 내에서 증가함에 따라, 전극들 및 근처의 컴포넌트들의 온도는 플라즈마 에너지로 인해 유사하게 증가할 수 있다. 이는 코팅된 표면들의 증가된 타격(bombardment)을 야기할 수 있고, 코너들 및 다른 재료들에 대한 플라즈마 효과들을 증가시킬 수 있다. 추가적으로, 이트륨 산화물과 같은 일부 코팅들은, 온도들이 150℃ 이상으로 확장됨에 따라 분해되기 시작할 수 있다. 따라서, 이러한 코팅 열화를 제한하기 위해, 전극(320)에 형성된 채널(322)을 통해 유체가 유동되어, 프로세싱 동안, 온도를 약 150℃ 이하, 약 125℃ 이하, 약 100℃ 이하, 약 90℃ 이하, 약 80℃ 이하, 약 70℃ 이하, 약 60℃ 이하, 약 50℃ 이하, 또는 그 미만으로 유지할 수 있다.
[0051] 추가적으로, 페이스플레이트 및 전극 내에 형성된 애퍼처들의 애퍼처 프로파일들은, 손상을 더 감소시키기 위해 조정될 수 있다. 예컨대, 일부 종래의 기술들에서, 페이스플레이트 및 전극의 하나 이상의 애퍼처들은 원격 플라즈마 구역을 향하는 표면으로 연장되는 원뿔형 또는 테이퍼형 섹션을 특징으로 할 수 있다. 이러한 구역들은, 보호 재료들, 이를테면, 이트륨 산화물 또는 다른 산화물 코팅들로 코팅하기가 더 어려울 수 있으며, 코팅 두께는 원뿔형 부분으로 더 감소될 수 있다. 추가적으로, 원뿔형 부분들은 근처의 원뿔들 사이의 평탄한 표면의 양을 제한할 수 있고, 이는 이러한 구역들에서 전하 축적을 증가시킬 수 있고, 코팅에서의 결함들을 추가로 증가시킬 수 있으며, 이들 모두는 구역 내에서 아킹의 가능성을 증가시킬 수 있다. 원뿔형 부분들은 또한, 원뿔들 내에 중공 캐소드 효과(hollow cathode effect)를 가능하게 할 수 있으며, 이는 원뿔형 부분 내로 플라즈마를 더 끌어들이고 원뿔형 부분 내의 더 얇은 코팅들에 대한 손상을 추가로 증가시킬 수 있다. 일부 종래의 기술들은 코팅들에 대한 손상 또는 아킹을 수용할 수 있지만, 더 낮은 플라즈마 전력, 이를테면, 2.5 kW 미만 또는 1.0 kW 미만이 사용될 수 있을 때, 아킹의 위험이 더 적을 수 있고 생성되는 손상이 더 적어질 수 있다. 이를테면, 본원의 기술의 일부 실시예들에서 사용될 수 있는 높은 플라즈마 전력에서, 이러한 재료들은 부품들을 훨씬 더 손상시키고 기판으로의 입자 변위를 증가시킬 수 있다. 본원의 기술은 고전력 플라즈마 형성 동안 아킹을 제한하거나 방지하기 위해 하나 이상의 양상들을 수정할 수 있다.
[0052] 예컨대, 일부 실시예들에서, 페이스플레이트 및 전극을 통해 형성된 애퍼처들은 예시된 바와 같이 원격 플라즈마 구역을 향한 방향으로 연장되는 카운터보어(counterbore) 또는 카운터싱크(countersunk) 프로파일들을 특징으로 할 수 있으며, 여기서 애퍼처들은 원격 플라즈마 구역을 향하는 표면으로 연장되는 감소된 직경, 및 반대쪽 표면으로 연장되는 더 큰 직경 또는 테이퍼를 특징으로 할 수 있다. 이는 플라즈마-대면 표면들에 대한 코팅 동작들을 가능하게 할 수 있으며, 이는 고 에너지 플라즈마 종으로부터의 부품 보호를 개선할 수 있고, 아크 경로들을 생성할 가능성이 더 높은 날카로운 또는 뚜렷한 에지들을 제한할 수 있다.
[0053] 차단 플레이트(blocker plate)(335)가 페이스플레이트의 리세스에 놓일 수 있고, 외측 에지에서 페이스플레이트와 커플링된 가스박스(340)에 볼트로 조여질 수 있다. 가스들이 챔버 내로 전달되기 전에 혼합되는 것을 가능하게 하는 내부 플레넘(internal plenum)을 포함할 수 있는 배출 매니폴드(outlet manifold)(345)가 가스박스와 커플링될 수 있다. 전극(320)은 이온 서프레서(suppressor)일 수 있으며, 이는 용량성 커플링 플라즈마에서 형성된 이온들이 플라즈마 배출물들로부터 필터링되는 것을 가능하게 할 수 있고, 이는 에칭이 라디칼 종에 의해 실질적으로 또는 배타적으로 수행되는 것을 가능하게 할 수 있고, 이는 구조들을 보호하고 선택도를 증가시킬 수 있다. 전극(320)은 위에서 설명된 바와 같이, 프로세싱 챔버 내에 원격 플라즈마를 생성하기 위한 2개의 전극들 중 하나로서 동작할 수 있다. 일부 실시예들에서, 전극(320)은 예시된 바와 같이 모놀리식 컴포넌트일 수 있으며, 전극 주위로 연장될 수 있는, 전극 내에 정의된 채널(322)을 포함할 수 있다. 위에서 논의된 바와 같이, 일부 실시예들에서 채널은 프로세싱 동안 전극(320)의 온도 제어를 가능하게 할 수 있다. 전극(320)은 원격 플라즈마 구역을 향하는 제1 표면을 특징으로 할 수 있고, 예컨대 샤워헤드를 향할 수 있는, 제1 표면에 대향하는 제2 표면을 특징으로 할 수 있다. 예시된 바와 같이, 전극의 제2 표면 내에 리세스가 형성될 수 있으며, 이는 챔버 내의 유체 혼합 및 분배를 증가시킬 수 있다.
[0054] 통상적으로 활용되는 전극들은 또한, 전극의 제1 표면 내에 정의된 리세스를 포함할 수 있으며, 이는 원격 플라즈마 구역 내의 플라즈마 엔벨로프(plasma envelope)를 부분적으로 정의할 수 있다. 전극의 제2 표면을 따라 형성된 리세스와 유사하게 도시된 바와 같이, 리세스는 리세스 주위에 코너 프로파일을 생성할 수 있다. 이러한 셋업은, 플라즈마 전력이 1,000 와트 미만일 수 있는 일부 종래의 용량성-커플링 플라즈마 프로세스들 동안 충분히 동작할 수 있지만, 플라즈마 전력이 수천 와트일 수 있는 본원의 기술의 일부 실시예들에서, 이러한 코너 프로파일들은 다수의 문제들을 야기할 수 있다. 예컨대, 코너 프로파일들은, 위에서 설명된 것과 유사하게, 보호 층들로 플라즈마 코팅하기가 더 어려울 수 있고, 따라서 코팅은 이러한 구역들에서 갭들을 포함하거나 또는 더 얇아서 손상에 대한 가능성을 증가시킬 수 있다. 추가적으로, 원격 플라즈마 구역 내의 플라즈마 프로파일들은 증가된 에지 밀도 또는 전기장 농도를 포함할 수 있으며, 이는 구역 내의 코팅들을 추가로 손상시킬 수 있다. 코팅들이 덜 완전하거나 더 얇을 수 있는 경우, 손상될 가능성이 더 높을 수 있다. 추가적으로, 리세스의 상부 리지에서, 증가된 전하 밀도가 누적될 수 있으며, 이는 또한, 아킹 및 재료 손상의 가능성을 증가시킬 수 있으며, 이는 추가로, 프로세싱되는 기판들 상의 입자들의 증가로 이어질 수 있다.
[0055] 결과적으로, 본원의 기술의 일부 실시예들에 따른 전극들은 프로세싱 챔버의 활성 구역에서 실질적으로 평면형의 프로파일을 특징으로 할 수 있다. 전극(320)은 페이스플레이트를 향하는 전극의 표면에 걸쳐 실질적으로 평탄한 표면을 포함할 수 있으며, 이는 아이솔레이터(325)의 내측 환형 에지를 지난 구역들까지, o-링 또는 엘라스토머 엘리먼트가 컴포넌트들 사이에 놓일 수 있는 구역으로 연장될 수 있다. 이는 전극의 표면 코팅들을 가능하게 할 수 있고, 페이스플레이트는 유사하게, 실질적으로 평면형의 표면을 특징으로 할 수 있으며, 이는 또한 위에서 설명된 바와 같이 보호 재료로 코팅될 수 있다. 페이스플레이트 및 전극을 관통해 정의된 애퍼처들은 위에서 논의된 바와 같이 서로 대면하는 카운터보어 또는 카운터싱크 프로파일을 특징으로 할 수 있으며, 여기서, 감소된 직경을 특징으로 하는 부분은 원격 플라즈마 구역을 향하는 또는 원격 플라즈마 구역을 정의하는 컴포넌트의 표면으로 연장될 수 있다. 원격 플라즈마 구역을 향하는 컴포넌트들의 표면에는, 위에서 논의된 바와 같이 코팅 난제들을 야기하고 아킹 전위를 증가시킬 수 있는 원뿔형 또는 테이퍼형 섹션이 포함되지 않을 수 있다.
[0056] 원격 플라즈마 구역을 향하는 컴포넌트들의 표면의 리세스가 플라즈마 구역을 부분적으로 정의할 수 있기 때문에, 페이스플레이트 및 전극이 이러한 표면들을 따라 실질적으로 평면형의 프로파일들을 특징으로 할 수 있는 경우, 유사한 플라즈마 프로파일 특성들을 유지하기 위해, 아이솔레이터는 원격 플라즈마 구역 특징들을 유지하도록 수정될 수 있다. 예컨대, 일부 실시예들에서, 리세스 거리들은 원격 플라즈마 구역 내의 전극 간격을 유지하기 위해 아이솔레이터에 통합될 수 있다. 따라서, 일부 실시예들에서, 아이솔레이터는 적어도 약 5 mm의 두께 또는 높이를 특징으로 할 수 있고, 약 6 mm 이상, 약 7 mm 이상, 약 8 mm 이상, 약 9 mm 이상, 약 10 mm 이상, 약 11 mm 이상, 약 12 mm 이상, 약 13 mm 이상, 약 14 mm 이상, 약 15 mm 이상, 또는 그 초과의 높이를 특징으로 할 수 있고, 이는 전극들 사이에서 플라즈마의 특성들을 유지할 수 있다.
[0057] 추가적으로, 원격 플라즈마 구역들은 플라즈마 엔벨로프의 에지 구역들에서 증가된 플라즈마 밀도를 특징으로 할 수 있으며, 이는 이러한 구역들에서 문제들의 가능성을 증가시킬 수 있다. 원격 플라즈마 구역 내의 플라즈마 엔벨로프를 제어하기 위해, 컴포넌트들을 관통하는 애퍼처들은 플레이트를 따라 멀리 반경방향 외측으로 연장되지 않을 수 있다. 예컨대, 일부 실시예들에서, 컴포넌트들 중 하나 이상에는 원격 플라즈마 구역의 에지로부터 일정 거리에 애퍼처들이 없을 수 있다. 예컨대 그리고 예시된 바와 같이, 일부 실시예들에서, 전극은 아이솔레이터의 내측 환형 반경까지 거리를 연장하는 구역 내에 애퍼처들을 포함하지 않을 수 있다. 예컨대, 아이솔레이터의 내측 환형 에지로부터 약 2 mm 이상의 반경방향 거리에 전극을 관통하는 애퍼처들이 형성되지 않을 수 있고, 약 3 mm 이상, 약 4 mm 이상, 약 5 mm 이상, 약 6 mm 이상, 약 7 mm 이상, 약 8 mm 이상, 약 9 mm 이상, 약 10 mm 이상, 약 11 mm 이상, 약 12 mm 이상, 약 13 mm 이상, 약 14 mm 이상, 약 15 mm 이상, 또는 그 초과의 거리에는 애퍼처들이 형성되지 않을 수 있다. 이는 원격 플라즈마 구역 내의 플라즈마 효과들을 추가로 제어할 수 있다.
[0058] 위에서 설명된 예시적인 챔버들은 위에서 설명된 바와 같은 재료들의 형성, 에칭, 및 제거를 포함할 수 있는 통합 프로세스들의 일부 실시예들에서 활용될 수 있다. 설명된 챔버들은 제한적인 것으로 간주되지 않아야 하며, 설명된 바와 같은 동작들을 수행하도록 구성될 수 있는 임의의 챔버가 유사하게 사용될 수 있다는 것이 이해되어야 한다. 챔버들은 단일 메인프레임 상에 연결될 수 있거나, 프로세싱을 위해 메인프레임들에 걸쳐 분리될 수 있다. 도 4는 본원의 기술의 일부 실시예들에 따른 통합 방법(400)에서의 예시적인 동작들을 도시한다. 방법은 다양한 프로세싱 챔버들에서, 그리고 위에서 설명된 프로세싱 챔버들(100, 200, 또는 300) 중 임의의 프로세싱 챔버를 포함하는 하나 이상의 메인프레임들 또는 툴들 상에서 수행될 수 있다. 방법(400)은 본원의 기술에 따른 방법들의 일부 실시예들과 특정하게 연관되거나 연관되지 않을 수 있는 다수의 선택적인 동작들을 포함할 수 있다. 예컨대, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되지만, 본원의 기술에 결정적인 것은 아니거나, 또는 용이하게 인식될 대체 방법론에 의해 수행될 수 있다. 방법(400)은 도 5a - 도 5b에 개략적으로 도시된 동작들을 설명할 수 있으며, 그 예시들은 방법(400)의 동작들과 함께 설명될 것이다. 도면들은 단지 부분적인 개략도들을 예시하며, 기판은 도면들에 예시된 바와 같이 다양한 특징들 및 양상들을 갖는 임의의 수의 추가적인 재료들 및 피처들을 포함할 수 있다는 것이 이해되어야 한다.
[0059] 방법(400)은 열거된 동작들의 개시 전에 추가적인 동작들을 포함할 수 있다. 예컨대, 추가적인 프로세싱 동작들은 반도체 기판 상에 구조들을 형성하는 것을 포함할 수 있으며, 이는 재료의 형성 및 제거 둘 모두를 포함할 수 있다. 예컨대, 트랜지스터 구조들, 메모리 구조들, 또는 임의의 다른 구조들이 형성될 수 있다. 방법(400)이 수행될 수 있는 챔버에서 사전 프로세싱 동작들이 수행될 수 있거나, 또는 방법(400)이 수행될 수 있는 반도체 프로세싱 챔버 또는 챔버들 내로 기판을 전달하기 전에 하나 이상의 다른 프로세싱 챔버들에서 프로세싱이 수행될 수 있다. 이에 관계없이, 방법(400)은 선택적으로, 위에서 설명된 프로세싱 챔버(100), 또는 위에서 설명된 바와 같은 컴포넌트들을 포함할 수 있는 다른 챔버들과 같은 반도체 프로세싱 챔버의 프로세싱 구역에 반도체 기판을 전달하는 단계를 포함할 수 있다. 기판은, 기판 지지부(104)와 같은 페디스털일 수 있고 위에서 설명된 프로세싱 볼륨(120)과 같은 챔버의 프로세싱 구역에 상주할 수 있는 기판 지지부 상에 증착될 수 있다.
[0060] 몇몇 동작들이 수행된 기판이 기판(505) 또는 구조(500)일 수 있으며, 이는 하나 이상의 아래에 놓인 구조들을 나타낼 수 있다. 구조(500)는 본원의 기술의 양상들을 예시하기 위해 프로세싱 동안 단지 몇몇 최상부 층들만을 도시할 수 있다는 것이 이해되어야 한다. 그러나, 임의의 수의 층들, 재료들, 또는 구조들이, 도시된 재료들 아래에 형성될 수 있다는 것이 이해되어야 한다. 예컨대, 기판(505)은 재료들을 도시할 수 있고, 추가적인 마스킹 또는 구조적 층들을 도시할 수 있으며, 재료들을 관통해 하나 이상의 피처들이 형성될 수 있다. 기판(505)은 산화물 재료(506), 및 위에 놓인 에칭 스톱 층, 이를테면, 실리콘 질화물(508)을 예시할 수 있다. 이러한 재료들이 전체에 걸쳐 논의될 수 있지만, 다른 아래에 놓인 재료들 및 기판 재료들은, 기판(505), 또는 기판(505) 상에 형성된 재료들일 수 있는 실리콘, 게르마늄, 실리콘 산화물 또는 실리콘 질화물을 포함하는 유전체 재료들, 금속 재료들, 또는 이러한 재료들의 임의의 수의 조합들일 수 있거나 또는 이를 포함할 수 있다는 것이 이해되어야 한다.
[0061] 동작(405)에서, 붕소-함유 또는 붕소-및-실리콘-함유 재료(510)가 기판(505) 위에 증착될 수 있다. 본원의 기술에 의해 포함되는 예시적인 증착 방법들의 양상들은 아래에서 추가로, 이를테면, 예컨대 도 6과 함께 논의될 수 있다. 마스크 재료의 증착에 후속하여, 방법의 추가적인 동작들 전에 추가적인 프로세싱이 수행될 수 있다. 예컨대, 붕소-및-실리콘-함유 재료(510)에 전사될 패턴은 임의의 수의 방식들로 적용될 수 있다. 하나의 비-제한적인 예에서, 추가적인 마스크(512)가 붕소-및-실리콘-함유 재료 위에 형성될 수 있고, 구조 또는 패턴(514)이 마스크를 관통해 형성될 수 있고, 그런 다음, 이는 붕소-및-실리콘-함유 재료(510)에 전사될 수 있다. 마스크(512)는 임의의 희생 재료, 이를테면, 산화물 또는 질화물일 수 있고, 패턴(514)을 생성하기 위해 포토리소그래피 또는 다른 리소그래피 동작이 수행될 수 있다. 패턴(514)은 마스크를 관통해 형성된 한 세트의 동일한 애퍼처들로서 예시되며, 이를테면, DRAM을 위한 셀 커패시터들 또는 3D NAND를 위한 메모리 홀들을 형성하는 데 사용될 수 있지만, 임의의 패턴이 생성될 수 있고, 도면들은 본원의 기술을 제한하도록 의도되지 않는다는 것이 이해되어야 한다.
[0062] 동작(410)에서, 패턴은 붕소-및-실리콘-함유 재료(510)를 통해, 아래에 놓인 구조인 508에 전사될 수 있다. 에칭은, 이를테면, 재료를 관통해 패턴을 생성하기 위해, 재료(510)의 일부분을 제거할 수 있다. 도 5b는 아래에 놓인 붕소-및-실리콘-함유 재료에 패턴(520)으로서 전사된 패턴(514)을 도시한다. 위에서 설명된 바와 같이, 비정질 실리콘 마스크 재료들과 비교하여, 붕소-도핑된 마스크 재료들 또는 붕소 마스크들은 증가된 경도 및 재료 강도를 제공할 수 있다. 결과적으로, 감소된 두께의 마스크가 사용될 수 있다. 감소된 두께의 장점은 감소된 증착 시간을 포함할 수 있지만, 패턴 전사 동안 추가적인 장점들이 실현될 수 있다. 예컨대, 애퍼처 개구와 같은 패턴 전사가 수행됨에 따라, 에칭 프로세스는 재료 두께들에 의해 영향을 받을 수 있다. 예컨대, 에칭이 수행될 구조 내로 더 깊이 들어갈수록, 에천트 이온들 및 라디칼들이 이동할 때 이들이 측벽들에 영향을 미칠 가능성이 더 높다. 이는, 구조 내에서 일정량의 라이플링(rifling) 또는 트위스팅(twisting)을 야기할 수 있으며, 그 일정량의 라이플링 또는 트위스팅은, 나중에 애퍼처들 내에 증착되는 모든 것의 재료 특성들에 영향을 미칠 수 있다. 추가적으로, 더 긴 에칭 프로세스들이 에천트 체류 시간 및 상부 구역들이 에천트 재료들에 노출될 수 있는 시간을 증가시킴에 따라, 애퍼처들의 임계 치수들이 영향을 받을 수 있다. 이는 임계 치수 손실을 증가시킬 수 있으며, 임계 치수 손실 증가는 에지 구역들에서 더 두드러질 수 있고, 여기서, 추가적인 챔버 영향들은 챔버 내에서 추가적인 에천트 방향전환(redirection)을 야기하여, 제거의 등방성 양상(isotropic aspect)들을 다시 증가시킬 수 있다. 따라서, 본원의 기술에 따라 생성된 막들은 다수의 프로세싱 양상들에 유익하게 영향을 미칠 수 있다.
[0063] 본원의 기술의 일부 실시예들이 감소된 두께의 마스킹을 제공할 수 있지만, 본원의 기술은 넓은 범위에 걸쳐 재료 두께들을 생성할 수 있다. 예컨대, 본원의 기술의 실시예들에 따른 증착 프로세스들은 붕소-함유 또는 붕소-및-실리콘-함유 재료들을 생성할 수 있으며, 이는 일부 실시예들에서 등각성일 수 있고, 약 10 nm 이상의 재료 두께를 특징으로 할 수 있고, 약 20 nm 이상, 약 30 nm 이상, 약 50 nm 이상, 약 75 nm 이상, 약 100 nm 이상, 약 200 nm 이상, 약 300 nm 이상, 약 400 nm 이상, 약 500 nm 이상, 약 600 nm 이상, 약 700 nm 이상, 약 800 nm 이상, 약 900 nm 이상, 약 1,000 nm 이상, 또는 그 초과의 두께를 특징으로 할 수 있다.
[0064] 패턴 전사 동작에 후속하여, 추가적인 에칭 동작들이 일부 실시예들에서 수행될 수 있으며, 추가적인 에칭 동작들은 패턴을 아래에 놓인 구조들에, 이를테면, 아래로 접촉부들 또는 다른 상호연결 재료들에 추가로 전사할 수 있다. 최종 패턴 전사 또는 에칭이 수행될 수 있는 후에, 동작(415)에서, 붕소-및-실리콘-함유 재료가 구조로부터 제거될 수 있다. 위에서 논의된 바와 같이, 붕소의 혼입은 막 경도 및 에칭 내성을 증가시킬 수 있다. 종래의 에칭은 느린 에칭 레이트들, 또는 다른 노출된 재료들에 비해 열악한(poor) 선택도들로 제한될 수 있다. 따라서, 본원의 기술에 따른 제거 동작들은 노출된 재료들에 대한 높은 선택도를 유지하면서, 아래에 놓인 구조들로부터의 재료의 신속한 제거를 제공할 수 있다. 챔버 손상 또는 아킹 없이 더 높은 플라즈마 전력으로 플라즈마를 생성하도록 구성된 챔버들을 활용함으로써, 개선된 제거가 수행될 수 있다.
[0065] 본원의 기술에 따른 개별적인 증착, 에칭, 및 제거 동작들은 아래에서 설명될 임의의 수의 추가적인 양상들, 동작들, 또는 특징들을 포함할 수 있다. 임의의 개별 프로세스의 임의의 양상이 본원의 기술의 실시예들에 따른 통합 방법들 내에 포함될 수 있다는 것이 이해되어야 한다. 도 6은 본원의 기술의 일부 실시예들에 따른 통합 방법에 포함될 수 있는 증착 방법(600)의 예시적인 동작들을 도시한다. 방법은 위에서 설명된 프로세싱 챔버(100)를 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(600)은 본원의 기술에 따른 방법들의 일부 실시예들과 특정하게 연관되거나 연관되지 않을 수 있는 다수의 선택적인 동작들을 포함할 수 있다. 추가적으로, 방법(600)의 임의의 양상은 방법(600)의 임의의 수의 양상들이 포함될 수 있는 더 광범위한 통합 방법들 내에서 선택적인 것으로 간주될 수 있다. 예컨대, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되지만, 본원의 기술에 결정적인 것은 아니거나, 또는 용이하게 인식될 대체 방법론에 의해 수행될 수 있다.
[0066] 방법(600)은 열거된 동작들의 개시 전에 추가적인 동작들을 포함할 수 있다. 예컨대, 추가적인 프로세싱 동작들은 반도체 기판 상에 구조들을 형성하는 것을 포함할 수 있으며, 이는 재료의 형성 및 제거 둘 모두를 포함할 수 있다. 방법(600)이 수행될 수 있는 챔버에서 사전 프로세싱 동작들이 수행될 수 있거나, 또는 방법(600)이 수행될 수 있는 반도체 프로세싱 챔버 내로 기판을 전달하기 전에 하나 이상의 다른 프로세싱 챔버들에서 프로세싱이 수행될 수 있다. 이에 관계없이, 방법(600)은 선택적으로, 위에서 설명된 프로세싱 챔버(100), 또는 위에서 설명된 바와 같은 컴포넌트들을 포함할 수 있는 다른 챔버들과 같은 반도체 프로세싱 챔버의 프로세싱 구역에 반도체 기판을 전달하는 단계를 포함할 수 있다. 기판은, 기판 지지부(104)와 같은 페디스털일 수 있고 위에서 설명된 프로세싱 볼륨(120)과 같은 챔버의 프로세싱 구역에 상주할 수 있는 기판 지지부 상에 증착될 수 있다.
[0067] 기판은, 이를테면, 위에서 설명된 재료들이 상부에 증착될 수 있는 임의의 수의 재료들일 수 있다. 일부 실시예들에서, 증착을 위해 기판의 표면을 준비하기 위해, 전처리와 같은 선택적인 처리 동작들이 수행될 수 있다. 예컨대, 기판의 표면 상에 특정 리간드 종결(ligand termination)들을 제공하기 위해 전처리가 수행될 수 있으며, 이는 증착될 막의 핵 형성을 가능하게 할 수 있다. 예컨대, 비-제한적인 예들로서, 수소, 산소, 탄소, 질소, 또는 이러한 원자들 또는 라디칼들의 임의의 조합, 이를테면, 아미도겐(amidogen) 또는 다른 작용기들을 포함하는 다른 분자 종결들이 기판의 표면 상에 흡착되거나, 반응되거나, 또는 형성될 수 있다. 추가적으로, 재료 제거, 이를테면, 자연 산화물들의 환원 또는 재료의 에칭이 수행될 수 있거나, 또는 증착을 위해 기판의 하나 이상의 노출된 표면들을 준비할 수 있는 임의의 다른 동작이 수행될 수 있다.
[0068] 동작(605)에서, 하나 이상의 전구체들이 챔버의 프로세싱 구역에 전달될 수 있다. 예컨대, 붕소-혼입된 실리콘 막이 형성될 수 있는 예시적인 실시예들에서, 실리콘-함유 전구체 및 붕소-함유 전구체가 프로세싱 챔버의 프로세싱 구역에 전달될 수 있다. 본원의 기술의 일부 실시예들에서, 재료 반응들 및 증착을 가능하게 할 수 있는 플라즈마 강화 증착이 수행될 수 있다. 본원의 기술의 일부 실시예들은, 이를테면, 예컨대 열적으로 생성된 실리콘 막과 비교하여 증가된 표면 거칠기를 통상적으로 특징으로 할 수 있는 실리콘-및-붕소 재료들의 형성 또는 증착을 포함할 수 있다. 일부 실시예들에서, 이러한 실리콘-및-붕소 재료들의 핵 형성은 기판 상에 아일랜드(island)들을 형성할 수 있다. 이러한 아일랜드들은 초기 막 형성 동안에 상이한 높이들로 3차원으로 형성될 수 있으며, 이는 막 성장 동안 유지될 수 있다.
[0069] 본원의 기술의 일부 실시예들은 선택적인 동작(610)에서 수소-함유 전구체를 추가적으로 제공하는 것을 포함할 수 있으며, 수소-함유 전구체는 실리콘-함유 전구체 및 붕소-함유 전구체와 함께 제공된다. 전달되는 전구체들은 모두, 동작(615)에서 반도체 프로세싱 챔버의 프로세싱 구역 내에 플라즈마를 형성하는 데 사용될 수 있다. 동작(620)에서, 실리콘-및-붕소 재료가 기판 상에 증착될 수 있다. 일부 실시예들에서, 수소-함유 전구체를 혼입시킴으로써, 핵 형성 동안 형성되는 아일랜드들이 감소되거나 제한될 수 있다.
[0070] 추가적인 수소 소스를 혼입시킴으로써, 막 개질 또는 프로파일 에칭이 재료의 증착과 동시에 수행될 수 있다. 예컨대, 실리콘-및-붕소 재료로 형성되는 피처들과의 반응 및/또는 물리적 상호작용을 통해, 더 균일한 형성 프로파일이 생성되는 동안 수소-라디칼들은 아일랜드 형성을 트리밍할 수 있다. 결과적으로, 아일랜드들은 종래의 프로세스들에 비해 크게 확장되지 않을 수 있다. 프로세스에서 충분한 수소 라디칼들을 제공하기 위해, 수소-함유 전구체는 실리콘-함유 전구체 또는 붕소-함유 전구체 중 하나 또는 둘 모두보다 더 큰 유량으로 포함될 수 있다. 예컨대, 일부 실시예들에서, 수소-함유 전구체 대 실리콘-함유 전구체 및/또는 붕소-함유 전구체 중 어느 하나 또는 둘 모두의 유량비는 약 1:1 이상일 수 있고, 일부 실시예들에서는, 약 2:1 이상, 약 3:1 이상, 약 4:1 이상, 약 5:1 이상, 약 6:1 이상, 약 8:1 이상, 약 10:1 이상, 약 15:1 이상, 약 20:1 이상, 약 25:1 이상, 약 30:1 이상, 약 35:1 이상, 약 40:1 이상, 약 45:1 이상, 약 50:1 이상, 또는 그 초과일 수 있다. 아래에서 추가로 설명될 바와 같이, 일부 실시예들에서, 수소 대 실리콘 및/또는 붕소 전구체들의 비가 약 100:1 이상일 수 있는, 그리고 약 500:1 이상, 약 1,000:1 이상, 약 1,500:1 이상, 약 2,000:1 이상, 약 2,500:1 이상, 또는 그 초과일 수 있는 추가의 희석이 수행될 수 있다.
[0071] 예컨대, 사용되는 전구체들에 따라, 실리콘-함유 전구체는 약 500 sccm 이하의 유량으로 전달될 수 있고, 약 400 sccm 이하, 약 300 sccm 이하, 약 200 sccm 이하, 약 100 sccm 이하, 약 90 sccm 이하, 약 80 sccm 이하, 약 70 sccm 이하, 약 60 sccm 이하, 약 50 sccm 이하, 또는 그 미만의 유량으로 전달될 수 있다. 유사하게 붕소-함유 전구체는 약 1,000 sccm 이하의 유량으로 전달될 수 있고, 약 800 sccm 이하, 약 600 sccm 이하, 약 500 sccm 이하, 약 450 sccm 이하, 약 400 sccm 이하, 약 350 sccm 이하, 약 300 sccm 이하, 약 250 sccm 이하, 약 200 sccm 이하, 또는 그 미만의 유량으로 전달될 수 있다. 이러한 범위들 내의 임의의 추가적인 범위들 또는 임의의 명시된 또는 명시되지 않은 수의 조합들이 또한 사용될 수 있다.
[0072] 수소-함유 전구체는 약 1,000 sccm 이상으로 전달될 수 있고, 약 1,200 sccm 이상, 약 1,400 sccm 이상, 약 1,600 sccm 이상, 약 1,800 sccm 이상, 약 2,000 sccm 이상, 약 2,200 sccm 이상, 약 2,400 sccm 이상, 약 2,600 sccm 이상, 약 2,800 sccm 이상, 약 3,000 sccm 이상, 또는 그 초과의 유량으로 전달될 수 있다. 수소-함유 전구체를 증가시키는 것은 증착되는 막의 표면을 추가로 평활화할 수 있지만, 증착되는 막 내에서 수소 혼입 증가가 발생할 수 있다. 따라서, 일부 실시예들에서, 수소-함유 전구체는 약 4,000 sccm 이하의 유량으로 전달될 수 있고, 약 3,800 sccm 이하, 약 3,600 sccm 이하, 약 3,400 sccm 이하, 약 3,200 sccm 이하, 약 3,000 sccm 이하, 약 2,800 sccm 이하, 약 2,600 sccm 이하, 또는 그 미만의 유량으로 전달될 수 있다. 추가적으로, 더 높은 희석이 수행될 수 있는 일부 실시예들에서, 수소-함유 전구체는 약 5,000 sccm 이상의 유량으로 전달될 수 있고, 약 10,000 sccm 이상, 약 15,000 sccm 이상, 약 20,000 sccm 이상, 약 25,000 sccm 이상, 또는 그 초과의 유량으로 전달될 수 있다. 일부 실시예들에서, 실리콘 또는 붕소 전구체들의 유량들은 추가로, 이를테면, 약 200sccm 이하로 감소될 수 있고, 약 150 sccm 이하, 약 100 sccm 이하, 약 50 sccm 이하, 약 30 sccm 이하, 약 20 sccm 이하, 약 10 sccm 이하, 또는 그 미만으로 감소될 수 있다.
[0073] 막은 기판 상에 임의의 두께로 증착될 수 있다. 생성된 막의 표면 거칠기는 위에서 언급된 바와 같이 막 핵 형성 동안의 문제들로 제한되지 않을 수 있다. 예컨대, 막 성장 및 플라즈마 종결은 또한, 본원의 기술의 일부 양상들에서 표면 거칠기에 영향을 미칠 수 있다. 예컨대, 충분한 막 성장이 발생했을 때, 프로세스는, 프로세싱 챔버 내의 플라즈마를 소멸시킴으로써, 이를테면, 예컨대 플라즈마-생성 전극에 대한 전력을 중단시킴으로써 중단될 수 있다. 플라즈마 종결은 또한, 증착이 완료된 후 일정량의 잔류 이온 물리적 상호작용을 야기함으로써 표면 거칠기를 증가시킬 수 있다. 핵 형성 효과들 및 플라즈마 종결 효과들 둘 모두는 형성되는 막의 두께에 관계없이 일관적인 것으로 추정될 수 있다. 그러나, 테스팅은, 막 두께가 증가함에 따라 증착되는 막의 거칠기가 증가한다는 것을 보여주었다. 결과적으로, 거칠기 효과들은 막 성장 동안에 또한 발생하고, 막 두께가 증가함에 따라, 막의 거칠기가 또한 추가로 증가할 수 있다. 따라서, 생성된 막은 후속 에칭의 균일성에 영향을 미칠 수 있는 증가된 거칠기를 특징으로 할 수 있다.
[0074] 예컨대, 열적으로 생성된 실리콘, 이를테면, 폴리실리콘 또는 다른 실리콘 재료들은, 비교적 낮은 평균 거칠기, 이를테면, 약 0.5 nm 이하, 또는 약 0.2 nm 이하를 특징으로 할 수 있다. 막은 또한, 형성된 막 상의 가장 높은 피크와 가장 낮은 피크 사이의 차이와 같은 비교적 낮은 거칠기 범위를 특징으로 할 수 있다. 예컨대, 거칠기 범위는 약 1.5 nm 이하, 또는 약 1 nm 이하일 수 있다. 그러나, 본원의 기술의 하나 이상의 양상들 없이 생성된 실리콘-및-붕소 막들의 경우, 유사한 두께의 막에 대해, 평균 거칠기는 약 2 nm 이상, 약 3 nm 이상, 또는 그 초과일 수 있지만, 언급된 거칠기는 막 두께 증가에 따라 증가할 수 있다. 더욱이, 생성된 실리콘-및-붕소 재료의 거칠기의 범위는 약 10 nm 이상일 수 있고, 또한 막 두께에 따라 약 15 nm 이상, 또는 그 초과일 수 있다. 후속 에칭 동작들 동안, 막에 걸친 이러한 더 큰 불일치(disparity)들은 에칭 동작 균일성에 문제가 될 수 있고, 추가적인 동작들, 이를테면, 추가적인 화학-기계적 연마 동작들이 수행되는 것을 필요로 할 수 있다.
[0075] 그러나, 본원의 기술은, 추가적인 수소-함유 전구체들을 활용하여 실질적으로 동시적인 에칭을 수행함으로써, 또는 아래에서 추가로 설명되는 하나 이상의 추가적인 조정들을 수행함으로써, 생성되는 실리콘-및-붕소 막들의 평균 거칠기 및 거칠기의 범위 둘 모두를 감소시키거나 크게 감소시킬 수 있다. 생성된 막은, 약 2 nm 이하의 평균 거칠기를 특징으로 할 수 있고, 약 1.5 nm 이하, 약 1.0 nm 이하, 약 0.9 nm 이하, 약 0.8 nm 이하, 약 0.7 nm 이하, 약 0.6 nm 이하, 약 0.5 nm 이하, 약 0.4 nm 이하, 약 0.3 nm 이하, 약 0.2 nm 이하, 또는 그 미만의 평균 거칠기를 특징으로 할 수 있다. 추가적으로, 일부 실시예들에서, 거칠기는 막 두께에 관계없이 실질적으로 제어될 수 있다. 이는, 증착 직후의(as-deposited) 막이 예시된 평균 거칠기 범위들 중 임의의 평균 거칠기를 특징으로 할 수 있기 때문에, 추가적인 화학-기계적 연마 동작들의 회피를 가능하게 할 수 있다. 추가적으로, 증착 직후의 막에 걸친 거칠기 범위는 약 10 nm 이하일 수 있고, 약 9 nm 이하, 약 8 nm 이하, 약 7 nm 이하, 약 6 nm 이하, 약 5 nm 이하, 약 4 nm 이하, 약 3 nm 이하, 약 2 nm 이하, 약 1 nm 이하, 또는 그 미만일 수 있다. 결과적으로, 개선된 재료들이 생성될 수 있으며, 이는 종래의 재료들 및 프로세스들에 비해 막 및 마스크 이익들을 제공할 뿐만 아니라, 시퀀스의 연마 동작들의 수를 제한하거나 감소시킴으로써 제작 동작들을 잠재적으로 감소시킬 수 있다.
[0076] 실리콘-함유 전구체 및 붕소-함유 전구체와 관련하여, 임의의 수의 전구체들이 본원의 기술에 사용될 수 있다. 예컨대, 실리콘-함유 전구체는, 실란, 디실란, 및 더 고차의 실란들을 포함하는 다른 재료들을 포함할 수 있는 임의의 실리콘-함유 재료, 이를테면, 유기실란들을 포함할 수 있다. 추가적인 실리콘-함유 재료들은 실리콘, 탄소, 산소, 또는 질소, 이를테면, 트리실릴아민을 포함할 수 있다. 붕소-함유 재료들은 보란들, 이를테면, 보란, 디보란, 또는 다른 다중심-결합 붕소 재료(multicenter-bonded boron material)들뿐만 아니라, 실리콘-및-붕소-함유 재료들을 생성하는 데 사용될 수 있는 임의의 다른 붕소-함유 재료들을 포함할 수 있다. 예컨대, 붕소-함유 재료들은 디메틸아민 보란, 트리메틸보란, 트리에틸보란, 또는 임의의 다른 붕소-함유 재료 또는 붕소-함유 재료들의 조합을 포함할 수 있다. 실리콘 막 내의 붕소 혼입은 임의의 퍼센티지 혼입에 기반할 수 있다. 예컨대, 생성된 막은 약 5 at.% 이상의 붕소 혼입을 포함할 수 있고, 일부 실시예들에서는, 약 10 at.% 이상의 붕소 혼입, 약 15 at.% 이상의 붕소 혼입, 약 20 at.% 이상의 붕소 혼입, 약 25 at.% 이상의 붕소 혼입, 약 30 at.% 이상의 붕소 혼입, 약 35 at.% 이상의 붕소 혼입, 약 40 at.% 이상의 붕소 혼입, 약 45 at.% 이상의 붕소 혼입, 약 50 at.% 이상의 붕소 혼입, 약 55 at.% 이상의 붕소 혼입, 약 60 at.% 이상의 붕소 혼입, 약 65 at.% 이상의 붕소 혼입, 약 70 at.% 이상의 붕소 혼입, 약 75 at.% 이상의 붕소 혼입, 약 80 at.% 이상의 붕소 혼입, 약 85 at.% 이상의 붕소 혼입, 약 90 at.% 이상의 붕소 혼입, 약 95 at.% 이상의 붕소 혼입을 포함할 수 있으며, 100 at.%의 붕소 혼입, 이를테면, 실리콘을 포함하지 않고 본질적으로 순수한 붕소 막인 붕소 막, 또는 붕소 및 수소 막을 포함할 수 있다.
[0077] 증착의 하나 이상의 추가적인 양상들은 또한, 수행되는 증착의 양상들을 개선하기 위해 튜닝될 수 있다. 예컨대, 플라즈마 전력은 수소 해리의 정도에 영향을 미칠 수 있다. 임의의 수의 수소-함유 전구체들이 사용될 수 있고, 일부 실시예들에서, 이원자 수소가 포함될 수 있다. 일부 실리콘-및-붕소-함유 재료들의 경우, 재료들은 최소의 플라즈마 강화가 포함될 수 있는 증착 온도들에서 충분히 반응성이다. 예컨대, 일부 종래의 기술들은 약 200 와트 이하의 플라즈마 전력을 활용한다. 본원의 기술은 더 높은 또는 훨씬 더 높은 플라즈마 전력을 활용할 수 있으며, 이는 수소 해리를 가능하게 할 수 있고, 수소 라디칼들을 증가시킬 수 있으며, 이는 이전에 설명된 바와 같이 거칠기를 감소시킬 수 있다.
[0078] 예컨대, 일부 실시예들에서, 플라즈마 전력은 약 1,000 와트 이상으로 유지될 수 있고, 약 1,200 와트 이상, 약 1,400 와트 이상, 약 1,600 와트 이상, 약 1,800 와트 이상, 약 2,000 와트 이상, 약 2,200 와트 이상, 약 2,400 와트 이상, 약 2,600 와트 이상, 약 2,800 와트 이상, 약 3,000 와트 이상, 또는 그 초과로 유지될 수 있다. 이러한 향상된 플라즈마 전력은 또한, 다른 전구체 해리 및 활성화를 개선할 수 있으며, 이는 증착 레이트를 또한 증가시킬 수 있다. 결과적으로, 증착 동안의 재료의 동시적인 에칭에도 불구하고, 종래의 증착에 비해 개선되지는 않는다 하더라도, 막의 증착 레이트들은 필적할 수 있다. 그런 다음, 프로파일 수정을 위한 증착 및 동시적인 에칭은 타겟 막 두께가 생성될 때까지 연속적으로 또는 순차적으로 유지될 수 있다. 수행되는 플라즈마 프로세스에 따라, 플라즈마 전력 밀도가 또한 유지될 수 있으며, 이는 전력 및 주파수의 변조를 가능하게 할 수 있다. 예컨대, 일부 실시예들에서, 플라즈마 전력 밀도는 약 0.25 W/cm2 이상으로 유지될 수 있고, 약 0.5 W/cm2 이상, 약 1.0 W/cm2 이상, 약 1.5 W/cm2 이상, 약 2.0 W/cm2 이상, 약 2.5 W/cm2 이상, 또는 그 초과로 유지될 수 있다.
[0079] 기판의 온도들은 추가적으로 증착에 영향을 미칠 수 있다. 예컨대, 일부 실시예들에서, 기판은 약 400℃ 이상의 온도로 유지될 수 있고, 약 420℃ 이상, 약 440℃ 이상, 약 460℃ 이상, 약 480℃ 이상, 약 500℃ 이상, 또는 그 초과의 온도로 유지될 수 있다. 본원의 기술의 일부 실시예들에 따른 증착을 수행함으로써, 형성된 막의 거칠기를 감소시키기 위해 증착 동안 수소 에칭이 수행될 수 있다. 그러나, 이를테면, 강화된 플라즈마 및 수소의 전달을 이용하여 생성되는 수소 라디칼들의 양은 또한, 생성된 막에서 수소 혼입의 양을 증가시킬 수 있다. 이는 막 내의 압축 응력을 증가시킬 수 있다. 예컨대, 증착 직후의 막은, 수소 혼입에 부분적으로 기반할 수 있는, 약 -800 MPa 이상의 압축 응력을 특징으로 할 수 있다. 결과적으로, 일부 실시예들에서, 방법(600)은 막 내의 수소 혼입을 감소시키기 위한 동작들을 포함할 수 있다.
[0080] 예컨대, 일부 실시예들에서, 방법(600)은 선택적인 동작(625)에서, 형성된 실리콘-및-붕소-함유 재료를 열적으로 어닐링하는 단계를 포함할 수 있다. 증착은 제1 온도에서 수행될 수 있는 한편, 열적 어닐링은 제1 온도보다 더 높은 제2 온도에서 수행될 수 있다. 예컨대, 열적 어닐링은 약 480℃ 이상의 온도에서 수행될 수 있고, 열적 어닐링은 약 500℃ 이상, 약 510℃ 이상, 약 520℃ 이상, 약 530℃ 이상, 약 540℃ 이상, 약 550℃ 이상, 약 560℃ 이상, 약 570℃ 이상, 약 580℃ 이상, 약 590℃ 이상, 약 600℃ 이상, 또는 그 초과에서 수행될 수 있다. 열적 어닐링은 약 0.5분 이상일 수 있는 시간 기간 동안 수행될 수 있고, 약 1분 이상, 약 2분 이상, 약 3분 이상, 약 4분 이상, 약 5분 이상, 약 6분 이상, 또는 그 초과일 수 있다.
[0081] 열적 어닐링을 수행함으로써, 막 내에 혼입된 일정량의 수소가 제거될 수 있으며, 이는 압축 응력을 완화시킬 수 있다. 예컨대, 일부 실시예들에서, 열적 어닐링 후에, 막 내의 압축 응력은 약 -700 MPa 이하로 유지될 수 있으며, 약 -650 MPa 이하, 약 -600 MPa 이하, 약 -550 MPa 이하, 약 -500 MPa 이하, 약 -450 MPa 이하, 약 -400 MPa 이하, 약 -350 MPa 이하, 약 -300 MPa 이하, 약 -250 MPa 이하, 약 -200 MPa 이하, 약 -150 MPa 이하, 약 -100 MPa 이하, 또는 그 미만일 수 있다.
[0082] 프로세싱 구역 내의 압력은 증착 동안 수행되는 물리적 상호작용 및 이온화의 양에 영향을 미칠 수 있다. 프로세싱 압력을 낮춤으로써, 증가된 이온 상호작용이 발생할 수 있다. 따라서, 일부 실시예들에서, 증착 동안의 프로세싱 압력은 약 50 Torr 이하로 유지될 수 있으며, 약 40 Torr 이하, 약 30 Torr 이하, 약 20 Torr 이하, 약 15 Torr 이하, 약 10 Torr 이하, 약 9 Torr 이하, 약 8 Torr 이하, 약 7 Torr 이하, 약 6 Torr 이하, 약 5 Torr 이하, 약 4 Torr 이하, 약 3 Torr 이하, 약 2 Torr 이하, 또는 그 미만으로 유지될 수 있다.
[0083] 테스팅은, 아르곤 혼입이 거칠기를 증가시킬 수 있고, 그에 따라, 아르곤을 제한하거나 배제하는 것이 막 거칠기를 개선할 수 있음을 보여주었다. 그러나, 프로세싱 전구체들로부터 아르곤이 배제될 때, 테스팅은 막 박리(film peeling)가 증가할 수 있음을 보여주었다. 따라서, 일부 실시예들에서, 아르곤은 그렇더라도, 실리콘-함유 전구체 및 붕소-함유 전구체와 함께 포함될 수 있다. 거칠기에 대한 영향을 제한하기 위해, 아르곤 전구체 대 수소-함유 전구체의 유량비는 약 2:1 이하로 유지될 수 있으며, 약 1:1 이하, 약 0.8:1 이하, 약 0.7:1 이하, 약 0.6:1 이하, 약 0.5:1 이하, 약 0.4:1 이하, 약 0.3:1 이하, 약 0.2:1 이하, 약 0.1:1 이하, 또는 그 미만으로 유지될 수 있다.
[0084] 프로세싱 파라미터들의 조합 또는 추가의 조정은 또한, 생성되는 막의 추가적인 양상들에 영향을 미칠 수 있고 개선할 수 있다. 하드마스크 막들에 붕소를 혼입하는 것은 다수의 막들에 대한 선택도를 개선할 수 있다. 막 스택들이, 하드마스크 개방 동작들뿐만 아니라 후속적인 막 에칭 둘 모두와 관련된 더 많은 수의 재료들을 포함하기 때문에, 개선된 선택도를 제공하는 것은 수행되는 추가적인 동작들의 수를 추가로 감소시킬 수 있다. 막 결정도(film crystallinity)를 증가시키는 것은 또한 에칭 선택도를 증가시킬 수 있지만, 막 결정도가 증가함에 따라, 종래의 기술들은 라인-에지 거칠기 및 라인-폭 거칠기를 감소시키거나 악화시켰다. 결과적으로, 많은 기술들은 막을 비정질 실리콘으로서 유지하려고 시도한다. 본원의 기술은 형성된 막의 결정도를 적어도 부분적으로 증가시킬 수 있고, 이는 에칭 선택도를 증가시킬 수 있지만, 결정도를 제한함으로써, 본원의 기술은 라인-에지 거칠기 및 라인-폭 거칠기를 유지할 수 있다.
[0085] 본원의 기술의 실시예들에 따른 증가된 수소 유량비들이 실리콘 및 붕소 전구체들에 대해 활용될 때, 결정도가 증가될 수 있다. 그러나, 이전에 논의된 바와 같은 프로세싱 파라미터들을 활용함으로써, 결정도는 약 50 Å 이하로 유지될 수 있으며, 약 40 Å 이하, 약 30 Å 이하, 약 20 Å 이하, 약 15 Å 이하, 약 10 Å 이하, 약 7 Å 이하, 약 5 Å 이하, 약 3 Å 이하, 또는 그 미만으로 유지될 수 있지만, 결정도가 약 2 Å 이상으로 또는 그 초과로 증가될 때, 개선된 에칭 선택도가 제공될 수 있다.
[0086] 그러나, 플라즈마 내의 수소 포함이 증가함에 따라, 막 내의 수소 혼입이 증가될 수 있다. 이는 이전에 논의된 바와 같이 막 응력에 영향을 미칠 수 있고, 추가적으로 다른 막 특징들에 영향을 미칠 수 있다. 예컨대, 하드마스크 막들은, 리소그래피 동작들에 영향을 미칠 수 있는 상이한 파장들의 광에 대한 흡광 계수(extinction coefficient)들을 특징으로 할 수 있다. 비정질 실리콘 재료들은 약 0.2의 특정 파라미터들에서의 흡광 계수를 특징으로 할 수 있으며, 이는 더 낮은 반사율에 기반하여 최대 약 800 nm의 막 두께들에서의 리소그래피를 가능하게 할 수 있으며, 이는 마스크를 통한 비전(vision)에 영향을 미칠 수 있다. 수소 혼입이 증가함에 따라, 흡광 계수들이 적어도 부분적으로 감소될 수 있지만, 실리콘 및 붕소 막들은 유사한 파라미터들에 대해 증가된 흡광 계수들을 특징으로 할 수 있다. 예컨대, 붕소 혼입이 증가할 때, 흡광 계수는 약 0.3 이상, 약 0.35 이상, 약 0.4 이상, 약 0.45 이상, 또는 그 초과로 증가할 수 있다.
[0087] 광에 대한 더 높은 흡광 계수들의 영향은, 리소그래피가 까다로울 수 있고, 추가적인 프로세싱이 필요할 수 있다는 것이다. 예컨대, 이러한 증가된 흡광 계수들은 리소그래피 가시성(visibility)을 약 400 nm 이하, 약 300 nm 이하, 또는 그 미만의 막 두께들로 제한할 수 있다. 그러나, 수소 혼입을 증가시킴으로써, 증가된 플라즈마 밀도를 활용하여, 흡광 계수들은 약 0.35 이하로 감소될 수 있고, 약 0.33 이하, 약 0.30 이하, 약 0.28 이하, 약 0.25 이하, 또는 그 미만으로 감소될 수 있다. 이는, 추가적인 정렬 키 개방 동작들을 수행하지 않고서, 리소그래피가 약 400 nm 이상, 약 450 nm 이상, 약 500 nm 이상, 또는 그 초과의 두께들로 연장되는 것을 가능하게 할 수 있다. 온도들 및 플라즈마 특징들을 증가시킴으로써, 수소 혼입이 증가된 경우에도, 흡광 계수 및 에칭 선택도와 같은 특징들을 개선하도록 막 구조가 형성될 수 있다. 수소 혼입은 또한, 더 낮은 온도들, 이를테면, 400℃ 미만, 또는 약 350℃ 미만에서의 프로세싱에 의해 증가될 수 있지만, 그러한 생성된 막의 막 특성 차이들은 이전에 설명된 바와 같은 나중의 프로세싱에서 추가적인 수소 탈가스(outgassing)를 야기할 수 있다. 더 높은 온도들에서 프로세스들을 수행함으로써, 위에서 논의된 바와 같이 증가된 수소가 혼입된 막들의 형성과 함께 증가된 열적 안정성이 제공될 수 있다. 추가적으로, 본원의 기술의 실시예들에 따른 증착을 수행함으로써, 실리콘-및-붕소-함유 막들의 감소된 거칠기가 제공될 수 있으며, 이는 하드마스크 유효성을 개선할 수 있다. 선택적인 동작(630)에서의 후속 에칭 동안, 아래에서 추가로 설명될 수 있는 바와 같이, 에칭의 임계 치수는, 본원의 기술을 이용하여, 본원의 기술이 구현되지 않는 경우보다 더 균일하게 유지될 수 있다. 표면 거칠기를 감소시킴으로써, 개선된 에칭 및 구조적 전개가 제공될 수 있다.
[0088] 일단 실리콘-및-붕소 재료가 기판 위에 형성되면, 재료를 패터닝하기 위해 하나 이상의 추가적인 동작들이 수행될 수 있다. 예컨대, 실리콘-및-붕소-함유 재료를 관통해 하나 이상의 피처들을 형성하기 위해 에칭 프로세스가 수행될 수 있다. 도 7은 본원의 기술의 일부 실시예들에 따른 통합 방법에 포함될 수 있는 에칭 방법(700)의 예시적인 동작들을 도시한다. 방법은 위에서 설명된 프로세싱 챔버(200)를 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(700)은 본원의 기술에 따른 방법들의 일부 실시예들과 특정하게 연관되거나 연관되지 않을 수 있는 다수의 선택적인 동작들을 포함할 수 있다. 추가적으로, 방법(700)의 임의의 양상은 방법(700)의 임의의 수의 양상들이 포함될 수 있는 더 광범위한 통합 방법들 내에서 선택적인 것으로 간주될 수 있다. 예컨대, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되지만, 본원의 기술에 결정적인 것은 아니거나, 또는 용이하게 인식될 대체 방법론에 의해 수행될 수 있다.
[0089] 방법(700)은 열거된 동작들의 개시 전에 추가적인 동작들을 포함할 수 있다. 예컨대, 추가적인 프로세싱 동작들은 반도체 기판 상에 붕소-및-실리콘 함유 재료를 포함하는 구조들을 형성하는 것을 포함할 수 있으며, 이는 재료의 형성 및 제거 둘 모두를 포함할 수 있다. 방법(700)이 수행될 수 있는 챔버에서 사전 프로세싱 동작들이 수행될 수 있거나, 또는 방법(700)이 수행될 수 있는 반도체 프로세싱 챔버 내로 기판을 전달하기 전에 하나 이상의 다른 프로세싱 챔버들에서 프로세싱이 수행될 수 있다. 이에 관계없이, 방법(700)은 선택적으로, 위에서 설명된 프로세싱 챔버(200), 또는 위에서 설명된 바와 같은 컴포넌트들을 포함할 수 있는 다른 챔버들과 같은 반도체 프로세싱 챔버의 프로세싱 구역에 반도체 기판을 전달하는 단계를 포함할 수 있다. 기판은, 정전 척(222)과 같은 척일 수 있고 위에서 설명된 프로세싱 구역(201)과 같은 챔버의 프로세싱 구역에 상주할 수 있는 기판 지지부 상에 증착될 수 있다.
[0090] 기판은, 이를테면, 위에서 설명된 재료들이 상부에 증착될 수 있는 임의의 수의 재료들일 수 있고, 이를테면, 위에서 설명된 방법(600)의 하나 이상의 동작들에 의해 증착될 수 있는 붕소-및-실리콘-함유 재료를 포함할 수 있다. 일부 실시예들에서, 방법(700)의 개시 전에 하나 이상의 추가적인 동작들이 수행될 수 있다. 예컨대, 패턴 전사를 개시하기 위해 붕소-및-실리콘-함유 재료 위에 추가적인 마스킹 재료가 증착되거나 형성될 수 있다. 예컨대, 위에서 설명된 바와 같이, 붕소-및-실리콘-함유 재료 위에 산화물 또는 다른 마스크 층이 형성될 수 있다. 마스크를 관통해 붕소-및-실리콘-함유 재료의 레벨까지 패턴을 생성하기 위해, 포토리소그래피 또는 다른 패터닝이 수행될 수 있다.
[0091] 방법(700)은 붕소-및-실리콘-함유 재료를 통해 에칭하기 위한 하나 이상의 동작들을 포함할 수 있다. 동작(705)에서, 브롬-함유 전구체가 프로세싱 구역에 전달될 수 있다. 동작(710)에서, 전구체로 플라즈마가 형성될 수 있고, 동작(715)에서, 플라즈마 배출물들이 붕소-및-실리콘-함유 재료를 통해 에칭될 수 있다. 브롬 전구체는 임의의 브롬-함유 재료일 수 있고, 일부 실시예들에서, 수소 브롬화물일 수 있거나 이를 포함할 수 있다. 라디칼 브롬 재료들은 상호작용하여 붕소-및-실리콘-함유 재료를 통해 깨끗하고 직선적인 에칭 프로파일을 제공할 수 있다. 추가적으로, 브롬 라디칼들은 재료 내에서 평탄한 에칭-프론트 프로파일(etch-front profile)을 유지할 수 있다. 그러나, 에칭 레이트는 다른 에천트 전구체들보다 비교적 더 느릴 수 있다. 결과적으로, 일부 실시예들에서, 방법(700)은 하나 이상의 추가적인 전구체들을 활용하는 추가적인 동작들을 포함할 수 있다. 예컨대, 브롬-함유 전구체를 활용하여 제1 양(amount)의 재료가 에칭된 후에, 제2 에칭 프로세스가 수행될 수 있다.
[0092] 예컨대, 브롬을 활용한 일정량의 에칭 후에, 챔버가 퍼지될 수 있거나, 또는 브롬의 유동이 중단될 수 있다. 동작(720)에서, 염소-함유 전구체, 이를테면, 이원자 염소 또는 이전에 설명된 임의의 다른 염소-함유 전구체가 프로세싱 구역에 전달될 수 있다. 동작(725)에서 전구체로 플라즈마가 형성될 수 있고, 동작(730)에서의 제2 에칭은 라디칼 염소 종으로 수행될 수 있다. 염소는 에칭 프론트에서 핀치 테이퍼(pinched taper)를 생성할 수 있으며, 이는 재료를 통한 임계 치수에 영향을 미칠 수 있지만, 라디칼 염소는 브롬보다 더 빠른 레이트로 에칭할 수 있다. 2개의 에칭 프로세스들을 교번하기 위해 방법이 반복될 수 있거나, 또는 동작들이 반복될 수 있으며, 이는 브롬 에칭 동작들에 기반하여 더 평탄한 에칭 프론트를 유지하면서 염소 에칭 동작들에 기반한 더 높은 에칭 레이트를 특징으로 할 수 있다. 프로세스들은 붕소-및-실리콘-함유 재료의 두께에 따라 임의의 횟수로 루핑될(looped) 수 있고, 약 2회 이상, 약 10회 이상, 약 25회 이상, 약 50회 이상, 약 100회 이상, 약 200회 이상, 또는 그 초과로 루핑될 수 있다. 루프가 더 많은 횟수들로 수행될수록, 재료를 통해 더 깨끗한 패턴이 생성될 수 있지만, 더 많은 루프들은 방법이 수행되는 시간을 증가시킬 수 있다. 일부 실시예들에서, 에칭 방법은 에칭 프로세스의 브롬 부분으로 시작 및 종료될 수 있으며, 이는 최하부 구조 임계 치수가 더 양호하게 유지되는 것을 보장할 수 있다.
[0093] 일부 실시예들에서, 설명된 바와 같은 루핑 프로세스(looping process)를 수행함으로써, 애퍼처들과 같은 패턴들의 임계 치수들은 기판에 걸쳐서 뿐만 아니라 최상부로부터 최하부로의 관점 둘 모두에서 더 균일하게 유지될 수 있다. 예컨대, 일부 실시예들에서, 피처들의 최상부 또는 피처들의 최하부에서의 임계 치수는 기판에 걸쳐 중앙 구역과 에지 구역 사이에서 유지될 수 있고, 에지 구역에 형성된 애퍼처들의 직경은, 기판의 중심에 형성된 애퍼처들의 직경의 적어도 약 80%일 수 있고, 기판의 중심에 형성된 애퍼처들의 직경의 적어도 약 85%, 기판의 중심에 형성된 애퍼처들의 직경의 적어도 약 90%, 기판의 중심에 형성된 애퍼처들의 직경의 적어도 약 95%, 기판의 중심에 형성된 애퍼처들의 직경의 적어도 약 98%, 또는 그 초과일 수 있다.
[0094] 루핑 프로세스들은, 전구체 스위칭 동작들 동안에 시간을 추가함으로써 프로세스의 에칭 시간을 필연적으로 증가시킬 수 있다. 따라서, 일부 실시예들에서, 본원의 기술은 또한, 본원의 기술의 일부 실시예들에서 단일 에천트 혼합물을 이용한 연속적인 프로세스를 활용할 수 있다. 도 8은 본원의 기술의 일부 실시예들에 따른 통합 방법에 포함될 수 있는 에칭 방법(800)의 예시적인 동작들을 도시한다. 방법은 위에서 설명된 프로세싱 챔버(200)를 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(800)은 본원의 기술에 따른 방법들의 일부 실시예들과 특정하게 연관되거나 연관되지 않을 수 있는 다수의 선택적인 동작들을 포함할 수 있다. 추가적으로, 방법(800)의 임의의 양상은 방법(800)의 임의의 수의 양상들이 포함될 수 있는 더 광범위한 통합 방법들 내에서 선택적인 것으로 간주될 수 있다. 예컨대, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되지만, 본원의 기술에 결정적인 것은 아니거나, 또는 용이하게 인식될 대체 방법론에 의해 수행될 수 있다.
[0095] 방법(800)은 열거된 동작들의 개시 전에 추가적인 동작들을 포함할 수 있다. 예컨대, 방법(700)에 대해 위에서 설명된 바와 유사하게, 추가적인 프로세싱 동작들은 반도체 기판 상에 붕소-및-실리콘 함유 재료를 포함하는 구조들을 형성하는 것을 포함할 수 있으며, 이는 재료의 형성 및 제거 둘 모두를 포함할 수 있다. 방법(800)이 수행될 수 있는 챔버에서 사전 프로세싱 동작들이 수행될 수 있거나, 또는 방법(800)이 수행될 수 있는 반도체 프로세싱 챔버 내로 기판을 전달하기 전에 하나 이상의 다른 프로세싱 챔버들에서 프로세싱이 수행될 수 있다. 이에 관계없이, 방법(800)은 선택적으로, 위에서 설명된 프로세싱 챔버(200), 또는 위에서 설명된 바와 같은 컴포넌트들을 포함할 수 있는 다른 챔버들과 같은 반도체 프로세싱 챔버의 프로세싱 구역에 반도체 기판을 전달하는 단계를 포함할 수 있다. 기판은, 정전 척(222)과 같은 척일 수 있고 위에서 설명된 프로세싱 구역(201)과 같은 챔버의 프로세싱 구역에 상주할 수 있는 기판 지지부 상에 증착될 수 있다. 기판은 붕소-및-실리콘-함유 재료뿐만 아니라 이전에 패터닝되었을 수 있는 위에 놓인 마스크 구조를 포함하는, 이전에 설명된 바와 같은 재료들 중 임의의 것을 포함할 수 있다.
[0096] 방법(800)은 동작(805)에서, 프로세싱 챔버의 프로세싱 구역 내로 에천트 혼합물을 제공하는 단계를 포함할 수 있다. 에천트 혼합물은 에칭 동작들 동안 측벽 피처들을 보호하기 위해 함께 수행할 수 있는 하나 이상의 전구체들을 포함할 수 있다. 일부 실시예들에서, 에천트 혼합물은 염소-함유 전구체 및 산소-함유 전구체를 포함할 수 있다. 염소-함유 전구체는 이원자 염소뿐만 아니라 위에서 설명된 임의의 다른 염소-함유 전구체를 포함할 수 있다. 본원의 기술 전체에 걸쳐 설명된 바와 같은 임의의 동작에서 사용되는 산소-함유 전구체들은 O2, N2O, NO2, O3, H2O뿐만 아니라 임의의 다른 산소-함유 전구체들을 포함할 수 있다. 일부 실시예들에서, 에천트 혼합물은 또한, 본 개시내용의 다른 곳에서 설명된 임의의 전구체일 수 있는 또는 이를 포함할 수 있는 불소-함유 전구체를 포함할 수 있다.
[0097] 동작(810)에서, 플라즈마는, 에천트 혼합물뿐만 아니라, 또한 전달되는 임의의 캐리어 또는 불활성 전구체들로 형성될 수 있다. 플라즈마는 제1 플라즈마 전력으로 형성될 수 있고, 플라즈마 전력의 인가 동안 선택적인 동작(815)에서 바이어스 전력이 인가될 수 있다. 플라즈마 생성은 이전에 설명된 바와 같이 플라즈마 소스로부터 형성될 수 있고, 제1 플라즈마 전력으로 형성될 수 있으며, 이는 에천트 전구체들을 해리시켜 플라즈마 배출물들을 생성할 수 있다. 바이어스 전력은 플라즈마 배출물들을 구조로 끌어들이고 이방성 에칭 프로파일을 생성할 수 있으며, 이는 구조를 통해 패턴을 유지할 수 있다. 에칭은 아래에서 추가로 설명될 바와 같이 바이어스 전력의 듀티 사이클에 대응할 수 있는 시간 기간 동안 수행될 수 있다. 제1 시간 기간의 종료 시에, 동작(820)에서 제1 플라즈마 전력은 제2 플라즈마 전력으로 증가될 수 있다. 전구체들은 플라즈마 전력의 변화 동안 연속적으로 유동될 수 있다. 일부 실시예들에서, 바이어스 전력은 선택적인 동작(825)에서 제2 시간 기간 동안 중단될 수 있다. 또한, 제2 시간 기간은 바이어스 전력에 적용되는 듀티 사이클의 나머지 부분일 수 있고, 제1 시간 기간 및 제2 시간 기간은 플라즈마 전력들에 적용되는 펄스 주파수의 기간에 대응할 수 있다. 프로세스의 연속적인 기간들 및 시간의 경과에 따라, 플라즈마 배출물들은 붕소-및-실리콘-함유 재료와 접촉할 수 있고, 붕소-및-실리콘-함유 재료는 동작(830)에서 에칭될 수 있으며, 이는 이전에 설명된 바와 같이 패턴을 재료에 전사할 수 있다.
[0098] 이전에 설명된 바와 같이, 적용되는 바이어스는 기판 내로 에천트들을 끌어들이고, 더 이방성의 에칭 프로세스를 생성할 수 있다. 에천트 재료들의 반응성 때문에, 플라즈마 배출물들은 또한, 위에 놓인 재료들의 측벽들 상의 산화물과 같은 다른 노출된 재료들을 제거할 수 있다. 이는 피처들의 임계 치수들을 증가시킬 수 있으며, 이는 프로세스의 균일성을 제어할 수 없게 할 수 있다. 산소-함유 전구체를 혼입시킴으로써, 제거된 산화물 재료들의 재-증착이 프로세스 동안 가능해질 수 있고, 노출된 표면들을 패시베이팅하여 임계 치수들을 유지하는 데 사용될 수 있다. 그러나, 에천트는 패시베이션 프로세스보다 더 반응성이 높을 수 있으며, 이는 임계 치수들을 계속 침식시킬 수 있다. 따라서, 본원의 에칭 프로세스는 위에서 언급된 바와 같이 레벨-투-레벨 플라즈마 생성(level-to-level plasma generation)으로 수행될 수 있으며, 이는 에칭 프로세스를 제어하면서 패시베이션을 가능하게 할 수 있다.
[0099] 바이어스 전력이 중단될 때, 에칭 프론트는 계속되는 염소 에칭으로부터 느려질 수 있다. 추가적으로, 소스 플라즈마 전력을 증가시킴으로써, 플라즈마 밀도가 증가될 수 있고, 산소 라디칼들의 추가적인 생성이 생성될 수 있으며, 이는 패시베이션을 증가시킬 수 있다. 유사하게, 바이어스 전력을 중단시킴으로써, 보호될 구조의 측벽들과 등방성 상호작용이 발생할 수 있다. 결과적으로, 추가적인 패시베이션이 수행될 수 있다. 구성성분 전구체들의 전달 레이트를 제어함으로써, 프로세스는 펄싱 주파수의 구성성분 시간 기간들 동안 에칭 및 패시베이팅 둘 모두를 제공하면서 연속적으로 수행될 수 있다. 일부 실시예들에서, 전력 소스들 중 하나 또는 둘 모두에 적용되는 펄싱 주파수는 약 100 Hz 이상의 주파수일 수 있고, 약 250 Hz 이상, 약 500 Hz 이상, 약 1,000 Hz 이상, 약 2,000 Hz 이상, 또는 그 초과일 수 있다.
[0100] 펄싱 주파수 동안 소스 전력이 연속적으로 유지될 수 있는 한편, 듀티 사이클이 바이어스 전력에 적용될 수 있으며, 이는 에칭을 제어할 수 있다. 예컨대, 제1 플라즈마 전력은 바이어스 전력의 듀티 사이클과 관련된 설정 시간 후에 증가될 수 있는 한편, 바이어스 전력은 듀티 사이클에 따라 스위칭 오프될 수 있다. 하나의 비-제한적인 예로서, 소스 전력은 시간(T0)에서 제1 플라즈마 전력으로 인가될 수 있고, 바이어스 전력은 시간(T0)에서 제1 전력으로 인가될 수 있다. 이는, 듀티 사이클이 시간(T1)에서 바이어스 전력을 스위칭 오프할 때까지 에칭이 증가되게 할 수 있다. 바이어스 전력이 스위칭 오프되는 것과 동시에, 제1 플라즈마 전력은 시간(T1)에서 제1 전력으로부터 제2 전력으로 스위칭될 수 있다. 이는 시간(T2)까지 발생할 수 있으며, 시간(T2)은, 위에서 설명된 바와 같은 주파수들 중 임의의 주파수에서 다음 펄싱 주기의 다음 T0에 대응할 수 있다. 따라서, 시간(T0)과 시간(T2) 사이의 시간은 펄싱 주파수에서 하나의 주기일 수 있고, 시간(T1)은 대응하는 펄싱 주파수에서의 듀티 사이클 애플리케이션일 수 있다.
[0101] 바이어스 전력은 임의의 전력으로 인가될 수 있고, 약 2,000 W 이하로 인가될 수 있고, 약 1,500 W 이하, 약 1,400 W 이하, 약 1,300 W 이하, 약 1,200 W 이하, 약 1,100 W 이하, 약 1,000 W 이하, 약 900 W 이하, 약 800 W 이하, 또는 그 미만으로 인가될 수 있다. 듀티 사이클은 약 50% 이하일 수 있고, 일부 실시예들에서는, 약 45% 이하, 약 40% 이하, 약 35% 이하, 약 30% 이하, 약 25% 이하, 약 20% 이하, 약 15% 이하, 또는 그 미만일 수 있다. 소스에 대한 플라즈마 전력은 제1 시간 기간 및 제2 시간 기간에 대해 상이할 수 있다. 예컨대, 제1 시간 기간에서, 플라즈마 소스 전력은 약 1,000 W 이상일 수 있고, 약 1,100 W 이상, 약 1,200 W 이상, 약 1,300 W 이상, 약 1,400 W 이상, 약 1,500 W 이상, 또는 그 초과일 수 있다. 일부 실시예들에서, 제1 시간 기간 동안의 소스 전력 및 바이어스 전력은 동일할 수 있다. 제2 시간 기간에서, 소스 전력은 약 2,000 W 이상일 수 있는 제2 전력으로 증가될 수 있고, 약 2,200 W 이상, 약 2,400 W 이상, 약 2,600 W 이상, 약 2,800 W 이상, 약 3,000 W 이상, 또는 그 초과일 수 있다. 그런 다음, 프로세스는 에칭이 완료될 때까지 연속적으로 진행될 수 있다.
[0102] 일부 실시예들에서, 기판은 약 200℃ 이상의 온도로 유지될 수 있고, 방법 동안, 약 225℃ 이상, 약 250℃ 이상, 약 275℃ 이상, 약 300℃ 이상, 또는 그 초과의 온도로 유지될 수 있다. 온도를 더 높게 유지함으로써, 휘발성 부산물들이 휘발성 물질(volatile)들로서 더 용이하게 제거될 수 있고, 더 용이하게 가스들이 될 수 있다. 임계 치수들은 형성되는 특정 구조에 의해 영향을 받을 수 있지만, 일부 실시예들에서, 형성되는 애퍼처들은 약 50 nm 이하의 직경을 특징으로 할 수 있고, 약 40 nm 이하, 약 30 nm 이하, 약 20 nm 이하, 약 10 nm 이하, 또는 그 미만의 직경을 특징으로 할 수 있다. 수행될 수 있는 에칭의 레이트 때문에, 일부 실시예들에서 증가된 부산물들이 생성될 수 있다. 불소-함유 전구체를 포함시킴으로써, 추가적인 에천트가 부산물 재료들을 추가로 분해할 수 있고 부산물 재료들은 생성되는 패턴으로부터 더 용이하게 유동할 수 있기 때문에, 마스크의 막힘(clogging)이 감소될 수 있다. 추가적으로, 프로세싱 챔버 내의 압력은 약 500 mTorr 이하로 유지될 수 있고, 약 100 mTorr 이하, 약 50 mTorr 이하, 약 20 mTorr 이하, 또는 그 미만으로 유지될 수 있다.
[0103] 본원의 기술의 일부 실시예들에서, 에천트 전구체들은 일정 비(ratio)로 제공될 수 있다. 예컨대, 혼합물은 제1 양의 불소-함유 전구체, 제2 양의 산소-함유 전구체, 및 제3 양의 염소-함유 전구체를 포함할 수 있다. 일부 실시예들에서, 산소-함유 전구체는 불소-함유 전구체의 유량의 약 2배 이상인 유량으로 제공될 수 있고, 유량의 약 3배 이상, 유량의 약 4배 이상, 유량의 약 5배 이상, 유량의 약 6배 이상, 유량의 약 7배 이상, 유량의 약 8배 이상, 유량의 약 9배 이상, 유량의 약 10배 이상, 또는 그 초과일 수 있다. 예컨대, 일부 실시예들에서, 산소-함유 전구체는 약 25 sccm 이상의 레이트로 유동될 수 있고, 약 50 sccm 이상, 약 75 sccm 이상, 약 100 sccm 이상, 또는 그 초과의 레이트로 유동될 수 있다. 염소-함유 전구체는 산소-함유 전구체의 유량의 약 2배 이상인 유량으로 제공될 수 있고, 유량의 약 4배 이상, 유량의 약 6배 이상, 유량의 약 8배 이상, 유량의 약 10배 이상, 유량의 약 12배 이상, 유량의 약 14배 이상, 유량의 약 16배 이상, 유량의 약 20배 이상, 또는 그 초과일 수 있다. 예컨대, 일부 실시예들에서, 산소-함유 전구체는 약 250 sccm 이상의 레이트로 유동될 수 있고, 약 500 sccm 이상, 약 750 sccm 이상, 약 1,000 sccm 이상, 또는 그 초과의 레이트로 유동될 수 있다.
[0104] 패턴 전사가 완료된 후에, 붕소-및-실리콘-함유 재료가 기판으로부터 제거될 수 있다. 도 9는 본원의 기술의 일부 실시예들에 따른 통합 방법에 포함될 수 있는 제거 방법(900)의 예시적인 동작들을 도시한다. 방법은 위에서 설명된 프로세싱 챔버(300)를 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(900)은 본원의 기술에 따른 방법들의 일부 실시예들과 특정하게 연관되거나 연관되지 않을 수 있는 다수의 선택적인 동작들을 포함할 수 있다. 추가적으로, 방법(900)의 임의의 양상은 방법(900)의 임의의 수의 양상들이 포함될 수 있는 더 광범위한 통합 방법들 내에서 선택적인 것으로 간주될 수 있다. 예컨대, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되지만, 본원의 기술에 결정적인 것은 아니거나, 또는 용이하게 인식될 대체 방법론에 의해 수행될 수 있다. 방법(900)은 도 10a - 도 10b에 개략적으로 도시된 동작들을 설명할 수 있으며, 그 예시들은 방법(900)의 동작들과 함께 설명될 것이다. 도면들은 단지 부분적인 개략도들을 예시하며, 기판은 도면들에 예시된 바와 같이 다양한 특징들 및 양상들을 갖는 임의의 수의 추가적인 재료들 및 피처들을 포함할 수 있다는 것이 이해되어야 한다.
[0105] 방법(900)은 열거된 동작들의 개시 전에 추가적인 동작들을 포함할 수 있다. 예컨대, 추가적인 프로세싱 동작들은 붕소-및-실리콘-함유 재료를 통한 추가적인 제거 동작들 또는 프로세싱을 포함할 수 있으며, 이는 재료의 형성 및 제거 둘 모두를 포함할 수 있다. 방법(900)이 수행될 수 있는 챔버에서 사전 프로세싱 동작들이 수행될 수 있거나, 또는 방법(900)이 수행될 수 있는 반도체 프로세싱 챔버 내로 기판을 전달하기 전에 하나 이상의 다른 프로세싱 챔버들에서 프로세싱이 수행될 수 있다. 이에 관계없이, 방법(900)은 선택적으로, 위에서 설명된 프로세싱 챔버(300), 또는 위에서 설명된 바와 같은 컴포넌트들을 포함할 수 있는 다른 챔버들과 같은 반도체 프로세싱 챔버의 프로세싱 구역에 반도체 기판을 전달하는 단계를 포함할 수 있다. 기판은, 페디스털(303)과 같은 척일 수 있고 위에서 설명된 바와 같은 챔버의 프로세싱 구역(304)에 상주할 수 있는 기판 지지부 상에 증착될 수 있다.
[0106] 몇몇 동작들이 수행된 기판은 기판(1005) 또는 구조(1000)일 수 있으며, 이는 하나 이상의 아래에 놓인 구조들을 나타낼 수 있다. 구조(1000)가, 도시된 재료들 아래에 형성될 수 있는 모든 층들, 재료들, 또는 구조들을 도시하지는 않을 수 있다는 것이 이해되어야 한다. 예컨대, 기판(1005)은 재료들 ― 이를 관통해 하나 이상의 피처들이 형성될 수 있음 ― 을 도시할 수 있고, 추가적인 마스킹 또는 구조적 층들을 도시할 수 있다. 기판(1005)은, 패터닝 후에 제거될 붕소-및-실리콘-함유 재료(1006)를 예시할 수 있다. 도 10a는 제공될 수 있는 제1 구조를 예시하고, 도 10b는 프로세싱될 수 있는 제2 구조를 예시한다. 도 10a에 예시된 구조들과 같은 구조들에서, 패터닝은 접촉 구조(1008a)를 노출시킬 수 있고, 트렌치들, 애퍼처들, 또는 피처들은 예시된 바와 같이 보호 재료(1010)로 충전될 수 있다. 도 10b에 예시된 구조들과 같은 구조들에서, 패터닝은 제거 동작 동안 노출된 접촉 구조(1008b)를 유지할 수 있다.
[0107] 동작(905)에서, 하나 이상의 에천트 전구체들이 프로세싱 챔버에, 이를테면, 이전에 설명된 바와 같은 원격 플라즈마 구역(327) 내로 전달될 수 있다. 동작(910)에서 플라즈마가 이 구역에 형성될 수 있으며, 플라즈마는 동작(915)에서 붕소-및-실리콘-함유 재료와 접촉하도록 프로세싱 구역 내로 유동될 수 있으며, 플라즈마는 붕소-및-실리콘-함유 재료를 다른 노출된 구조들로부터 제거할 수 있다. 도면들에 예시된 바와 같이, 하나 이상의 재료들이 에칭 프로세스 동안 노출될 수 있지만, 이러한 노출된 재료들의 에칭은 최소화될 수 있다. 그러나, 일부 실시예들에서, 붕소-및-실리콘-함유 재료는 재료들에 대한 노출을 연장시키는 방식으로 형성될 수 있다. 예컨대, 예시된 바와 같은 일부 실시예들에서, 패터닝되지 않을 수 있는 에지 구역들은 중앙 구역들보다 더 큰 두께의 마스크 재료를 특징으로 할 수 있다. 결과적으로, 제거 프로세스들은 여전히 에지 구역들에서 재료를 제거하고 있을 수 있는 한편, 중앙의 패터닝된 재료들은 완전히 노출될 수 있다. 따라서, 일부 실시예들에서, 제거 프로세스는, 각각의 노출된 재료에 대한 에칭 선택도가 구조들에 대한 손상을 제한하기에 충분히 높게 유지되는 것을 보장할 뿐만 아니라, 에칭 레이트들을 증가시켜 기판으로부터 재료를 제거하는 데 필요한 시간을 제한하도록 튜닝될 수 있다.
[0108] 본원의 기술에서 사용되는 전구체들은 불소-함유 전구체뿐만 아니라 아래에서 설명될 추가적인 전구체들을 포함할 수 있다. 예시적인 불소-함유 전구체는, 프로세싱 구역으로부터 분리될 수 있지만 프로세싱 구역과 유동적으로 커플링될 수 있는 원격 플라즈마 구역 내로 유동될 수 있는 삼불화 질소일 수 있다. 다른 불소 소스들이 삼불화 질소와 함께 또는 삼불화 질소에 대한 대체물들로서 사용될 수 있다. 일반적으로, 불소-함유 전구체는 원격 플라즈마 구역 내로 유동될 수 있고, 불소-함유 전구체는, 원자 불소, 이원자 불소, 삼불화 질소, 사불화 탄소, 불화 수소, 이불화 크세논, 불화 유기 분자 또는 탄화수소, 이를테면, 불화메탄 또는 이불화메탄, 및 반도체 프로세싱에서 사용되거나 유용한 다양한 다른 불소-함유 전구체들의 그룹으로부터 선택된 적어도 하나의 전구체를 포함할 수 있다.
[0109] 본원의 기술의 일부 실시예들에서, 추가적인 전구체들이 또한 불소-함유 전구체와 함께 전달될 수 있다. 예컨대, 수소-함유 전구체가 전달될 수 있거나, 또는 하나 이상의 다른 전구체들, 이를테면, 아르곤, 질소, 헬륨, 또는 다른 전구체들이 전달될 수 있다. 수소는 용이하게 이온화가능할 수 있으며, 이는 일부 실시예들에서 프로세싱을 용이하게 하고, 프로세싱 구역 내의 이온 밀도를 증가시켜 에천트 생성을 증가시킬 수 있다. 수소-함유 전구체는 수소, 탄화수소, 또는 임의의 수소-함유 전구체이거나 이를 포함할 수 있다.
[0110] 압력 및 온도는 프로세스 및 에칭 레이트에 영향을 미칠 수 있다. 프로세싱 챔버 내의 압력은 약 20 Torr 이하로 유지될 수 있고, 약 10 Torr 이하, 약 5 Torr 이하, 또는 약 1 Torr 이하, 또는 그 미만으로 유지될 수 있다. 기판 지지부의 온도는 약 100℃ 이상의 온도로 유지될 수 있으며, 이는 일부 실시예들에서 제거 레이트들을 증가시킬 수 있고, 온도는 약 150℃ 이상, 약 175℃ 이상, 약 200℃ 이상, 약 225℃ 이상, 약 250℃ 이상, 또는 그 초과로 유지될 수 있다. 플라즈마 전력은 에칭 레이트들에 유사하게 영향을 미칠 수 있고, 일부 실시예들에서, 제거 동작들은 약 2.0 kW 이상의 용량성-커플링 플라즈마 전력에서 수행될 수 있고, 약 2.5 kW 이상, 약 3.0 kW 이상, 약 3.5 kW 이상, 약 4.0 kW 이상, 또는 그 초과의 플라즈마 전력에서 수행될 수 있다.
[0111] 제거 동안 노출될 수 있는 재료들은, 예컨대 텅스텐과 같은, 접촉 랜딩을 위한 금속들을 포함하는 다수의 재료들을 포함할 수 있고, 실리콘 산화물, 실리콘 질화물, 및 실리콘 탄소 질화물을 포함하는 다수의 유전체 재료들을 포함할 수 있다. 추가적으로, 도 10a에 예시된 실시예들과 같은 일부 실시예들에서, 트렌치들, 애퍼처들, 또는 피처들 내로 전달되는 재료는, 예컨대, 티타늄 질화물, 또는 일부 다른 전이 금속 질화물이거나 또는 이를 포함할 수 있다. 전이 금속 질화물의 에칭을 제한하기 위해, 질소-함유 전구체와 같은 추가적인 전구체가 에천트 전구체와 함께 전달될 수 있다. 질소 함유 전구체는 암모니아, 또는 임의의 다른 질소-함유 재료를 포함할 수 있으며, 이는 다른 에천트 재료들로 붕소-및-실리콘-함유 재료의 제거를 수행하면서, 전이 금속 질화물의 에칭을 억제할 수 있다.
[0112] 위에서 설명된 바와 같은 프로세스들을 수행함으로써, 붕소 및 붕소-및-실리콘 재료들 대 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 및 텅스텐 또는 다른 금속들의 에칭 선택도가 약 100:1 이상으로 유지될 수 있고, 약 200:1 이상, 약 400:1 이상, 약 600:1 이상, 약 800:1 이상, 약 1,000:1 이상, 또는 그 초과의 선택도를 생성할 수 있다. 일부 실시예들에서, 이러한 재료들 중 하나 이상은 붕소 또는 붕소-및-실리콘-함유 재료의 제거 동안 실질적으로 에칭되지 않은 상태로 유지될 수 있다. 추가적으로, 붕소 및 붕소-및-실리콘 재료들 대 티타늄 질화물 또는 전이 금속 질화물의 에칭 선택도는 약 20:1 이상으로 유지될 수 있고, 약 40:1 이상, 약 80:1 이상, 약 100:1 이상, 약 150:1 이상, 약 200:1 이상, 또는 그 초과의 선택도를 생성할 수 있다.
[0113] 원격 플라즈마 구역에서 플라즈마 배출물들을 생성하는 것은, 위에서 설명된 바와 같이 전극을 통해 유동되는 동안 플라즈마 배출물들로부터 이온들이 필터링되는 것을 가능하게 할 수 있다. 이는 에칭의 타격 컴포넌트를 감소시킴으로써 에칭 레이트들을 증가시킬 수 있다. 추가적으로, 챔버 외부의 원격 플라즈마 소스 유닛 대신에, 챔버의 원격 플라즈마 구역을 활용하는 것은, 구성성분 에천트 재료들의 재결합 및 완전한 이온화를 제한할 수 있다. 고-플라즈마 전력 에칭을 수행하는 것은, 붕소-및-실리콘-함유 재료들이 약 30 nm/min 이상의 에칭 레이트로 제거되는 것을 가능하게 할 수 있고, 약 35 nm/min 이상, 약 40 nm/min 이상, 약 45 nm/min 이상, 약 50 nm/min 이상, 약 55 nm/min 이상, 약 60 nm/min 이상, 약 65 nm/min 이상, 약 70 nm/min 이상, 약 75 nm/min 이상, 약 80 nm/min 이상, 또는 그 초과의 에칭 레이트들을 제공할 수 있다. 이는 다른 노출된 재료들과의 상호작용을 제한하고, 프로세싱 동안 전체 제거 시간을 감소시켜 처리량을 개선할 수 있다. 본원의 기술의 일부 실시예들에 따른 프로세스들을 수행함으로써, 프로세스들의 통합은 종래의 기술에 비해 처리량을 감소시키고 더 고품질의 디바이스들을 생성할 수 있다.
[0114] 이전의 설명에서, 설명의 목적들로, 본원의 기술의 다양한 실시예들의 이해를 제공하기 위해, 다수의 세부사항들이 제시되었다. 그러나, 특정 실시예들은, 이러한 세부사항들 중 일부 없이, 또는 추가적인 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0115] 몇몇 실시예들이 개시되었지만, 실시예들의 사상을 벗어나지 않으면서, 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본원의 기술을 불필요하게 모호하게 하는 것을 피하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 위의 설명은 본원의 기술의 범위를 제한하는 것으로 간주되지 않아야 한다. 추가적으로, 방법들 또는 프로세스들은 순차적으로 또는 단계들로 설명될 수 있지만, 동작들은 동시에 또는 열거된 것과 상이한 순서들로 수행될 수 있다는 것이 이해되어야 한다.
[0116] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한, 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 소범위가 포함된다. 이러한 소범위의 상위 한계값과 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 둘 모두가 그러한 소범위에서 제외되든지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본원의 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0117] 본원 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들의 표현은 문맥상 명백히 달리 지시되지 않는 한, 복수의 지칭들을 포함한다. 따라서, 예컨대, "전구체"라는 지칭은 복수의 그러한 전구체들을 포함하고, "층"이라는 지칭은 하나 이상의 층들, 및 당업자들에게 알려져 있는 그 층들의 등가물들에 대한 지칭을 포함하는 식이다.
[0118] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다", 및 "구비하는"이라는 단어들은, 본 명세서 및 후속 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 컴포넌트들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 행위(act)들, 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상에 붕소-함유 재료를 증착하는 단계;
    상기 기판에 하나 이상의 피처(feature)들을 형성하기 위해 염소-함유 전구체로 상기 붕소-함유 재료의 부분들을 에칭하는 단계; 및
    불소-함유 전구체로 상기 기판으로부터 상기 붕소-함유 재료의 나머지 부분들을 제거하는 단계를 포함하는,
    프로세싱 방법.
  2. 제1 항에 있어서,
    상기 붕소-함유 재료는 실리콘-및-붕소-함유 재료이고, 그리고
    상기 붕소-함유 재료를 증착하는 단계는,
    반도체 프로세싱 챔버의 프로세싱 구역에 실리콘-함유 전구체 및 붕소-함유 전구체를 전달하는 단계;
    상기 실리콘-함유 전구체 및 상기 붕소-함유 전구체와 함께 수소-함유 전구체를 제공하는 단계 ― 상기 수소-함유 전구체 대 상기 실리콘-함유 전구체 또는 상기 붕소-함유 전구체 중 어느 하나의 유량비(flow rate ratio)는 약 2:1 이상임 ―; 및
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 모든 전구체들의 플라즈마를 형성하는 단계를 포함하는,
    프로세싱 방법.
  3. 제2 항에 있어서,
    상기 실리콘-함유 전구체는 실란을 포함하고, 그리고 상기 붕소-함유 전구체는 디보란을 포함하는,
    프로세싱 방법.
  4. 제1 항에 있어서,
    상기 제거하는 단계는 약 35 nm/min 이상의 레이트로 발생하고, 그리고 상기 붕소-함유 재료는 약 20 nm 이상의 막 두께를 특징으로 하는,
    프로세싱 방법.
  5. 제1 항에 있어서,
    상기 기판 상에 붕소-함유 재료를 증착하는 단계 동안 기판 온도가 약 400℃ 이상으로 유지되고, 그리고
    상기 제거하는 단계 동안 상기 기판 온도는 약 200℃ 이상으로 유지되는,
    프로세싱 방법.
  6. 제1 항에 있어서,
    상기 에칭하는 단계는,
    브롬-함유 전구체의 플라즈마를 형성하는 단계;
    상기 붕소-함유 재료를 상기 브롬-함유 전구체의 플라즈마 배출물(plasma effluent)들과 접촉시키는 단계;
    상기 브롬-함유 전구체의 전달을 중단시키는 단계;
    염소-함유 전구체의 플라즈마를 형성하는 단계; 및
    상기 붕소-함유 재료를 상기 염소-함유 전구체의 플라즈마 배출물들과 접촉시키는 단계를 포함하는,
    프로세싱 방법.
  7. 제1 항에 있어서,
    상기 에칭하는 단계는,
    상기 염소-함유 전구체 및 산소-함유 전구체를 포함하는 에천트 혼합물의 플라즈마를 형성하는 단계;
    제1 플라즈마 전력으로 상기 플라즈마를 형성하면서, 상기 붕소-함유 재료를 상기 에천트 혼합물의 플라즈마 배출물들과 접촉시키는 단계; 및
    제1 시간 기간에 후속하여, 상기 제1 플라즈마 전력을 제2 플라즈마 전력으로 증가시키는 단계를 포함하는,
    프로세싱 방법.
  8. 제7 항에 있어서,
    상기 에칭하는 단계는,
    위에 놓인 마스크 재료로부터 상기 붕소-함유 재료를 통해 패턴을 전사하는 단계를 포함하는,
    프로세싱 방법.
  9. 제7 항에 있어서,
    상기 에칭하는 단계는,
    상기 제1 시간 기간 동안 바이어스 전력을 인가하는 단계; 및
    상기 제1 시간 기간에 후속하여 상기 바이어스 전력을 중단시키는 단계를 포함하는,
    프로세싱 방법.
  10. 제1 항에 있어서,
    상기 제거하는 단계는,
    상기 불소-함유 전구체 및 수소-함유 전구체를 포함하는 에천트 혼합물의 원격 플라즈마를 형성하는 단계;
    상기 붕소-함유 재료를 상기 에천트 혼합물의 플라즈마 배출물들과 접촉시키는 단계; 및
    상기 기판 상의 다른 노출된 재료에 대해 약 20:1 이상의 선택도(selectivity)로 상기 붕소-함유 재료를 제거하는 단계를 포함하는,
    프로세싱 방법.
  11. 제10 항에 있어서,
    상기 원격 플라즈마는 약 2.0 kW 이상의 플라즈마 전력으로 형성되는,
    프로세싱 방법.
  12. 에칭 방법으로서,
    염소-함유 전구체 및 산소-함유 전구체를 포함하는 에천트 혼합물의 플라즈마를 형성하는 단계;
    제1 플라즈마 전력으로 상기 플라즈마를 형성하면서, 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상의 실리콘-및-붕소-함유 재료를 상기 에천트 혼합물의 플라즈마 배출물들과 접촉시키는 단계; 및
    제1 시간 기간에 후속하여, 상기 기판에 하나 이상의 피처들을 형성하기 위해 상기 제1 플라즈마 전력을 제2 플라즈마 전력으로 증가시키는 단계를 포함하는,
    에칭 방법.
  13. 제12 항에 있어서,
    상기 실리콘-및-붕소-함유 재료는 약 40 at.% 이상의 붕소 농도를 특징으로 하는,
    에칭 방법.
  14. 제12 항에 있어서,
    상기 에천트 혼합물은,
    불소-함유 전구체를 더 포함하며,
    상기 불소-함유 전구체 대 상기 산소-함유 전구체 대 상기 염소-함유 전구체의 유량비는 약 1:5:10 이상인,
    에칭 방법.
  15. 제12 항에 있어서,
    상기 제1 시간 기간 동안 바이어스 전력을 인가하는 단계; 및
    상기 제1 시간 기간에 후속하여 상기 바이어스 전력을 중단시키는 단계를 더 포함하는,
    에칭 방법.
  16. 제15 항에 있어서,
    상기 플라즈마는 약 500 Hz 이상의 펄싱 주파수로 형성되는,
    에칭 방법.
  17. 제16 항에 있어서,
    상기 플라즈마 형성 동안의 상기 바이어스 전력의 듀티 사이클은 약 40% 이하인,
    에칭 방법.
  18. 제거 방법으로서,
    불소-함유 전구체 및 수소-함유 전구체를 포함하는 에천트 혼합물의 원격 플라즈마를 형성하는 단계;
    반도체 프로세싱 챔버의 프로세싱 구역 내에 배치된 기판 상의 실리콘-및-붕소-함유 재료를 상기 에천트 혼합물의 플라즈마 배출물들과 접촉시키는 단계 ― 상기 실리콘-및-붕소-함유 재료는 상기 기판에 하나 이상의 피처들을 정의함 ―; 및
    약 35 nm/min 이상의 레이트로 상기 실리콘-및-붕소-함유 재료를 제거하는 단계를 포함하는,
    제거 방법.
  19. 제18 항에 있어서,
    상기 제거하는 단계 동안의 상기 기판의 온도는 약 200℃ 이상으로 유지되고, 그리고 상기 원격 플라즈마는 약 2.0 kW 이상의 플라즈마 전력으로 형성되는,
    제거 방법.
  20. 제18 항에 있어서,
    상기 기판은 티타늄 질화물의 노출된 구역을 더 포함하고, 그리고
    상기 에천트 혼합물은 암모니아를 더 포함하는,
    제거 방법.
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