JPH11330474A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JPH11330474A JPH11330474A JP13007098A JP13007098A JPH11330474A JP H11330474 A JPH11330474 A JP H11330474A JP 13007098 A JP13007098 A JP 13007098A JP 13007098 A JP13007098 A JP 13007098A JP H11330474 A JPH11330474 A JP H11330474A
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- Japan
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- insulating film
- gate insulating
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Abstract
(57)【要約】
【課題】 液晶セルの製造工程の透明電極１１のスパッ
タ成膜によるゲート絶縁膜５のダメージを抑制してトラ
ンジスタ特性の信頼性を向上させた液晶表示装置を得
る。 【解決手段】 ガラス基板１上に形成した多結晶シリコ
ン薄膜電界効果トランジスタのチャネル領域８に隣接す
るゲート絶縁膜５をシリコン酸化膜で形成し、膜中のフ
ッ素濃度を２×１０19ｃｍ-3以上にする。膜中へのフッ
素の導入を、予めゲート絶縁膜を形成するＣＶＤチャン
バのクリーニングのためのＮＦ3 ガス放電で行った後の
残留フッ素で行う。
タ成膜によるゲート絶縁膜５のダメージを抑制してトラ
ンジスタ特性の信頼性を向上させた液晶表示装置を得
る。 【解決手段】 ガラス基板１上に形成した多結晶シリコ
ン薄膜電界効果トランジスタのチャネル領域８に隣接す
るゲート絶縁膜５をシリコン酸化膜で形成し、膜中のフ
ッ素濃度を２×１０19ｃｍ-3以上にする。膜中へのフッ
素の導入を、予めゲート絶縁膜を形成するＣＶＤチャン
バのクリーニングのためのＮＦ3 ガス放電で行った後の
残留フッ素で行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ガラス基板に多結
晶シリコン薄膜トランジスタを形成した液晶表示装置と
その製造方法に関する。
晶シリコン薄膜トランジスタを形成した液晶表示装置と
その製造方法に関する。
【０００２】
【従来の技術】多結晶シリコン薄膜電界効果トランジス
タは、アモルファスシリコンを用いた電界効果トランジ
スタに較べて、電子や正孔の電界効果移動度が大きいた
め、電流ドライブ能力に優れており、液晶表示装置等へ
の適用が盛んである。しかしながら、多結晶シリコン薄
膜トランジスタはこのように優れた点がある反面で、通
常低温で軟化するガラス基板上に形成されるためにプロ
セス温度に制限があり、この場合単結晶半導体のプロセ
スで用いられるような高温例えば８００℃以上のプロセ
スにすることが難しく、電界効果トランジスタに必要な
良質の絶縁膜を形成することが難しかった。
タは、アモルファスシリコンを用いた電界効果トランジ
スタに較べて、電子や正孔の電界効果移動度が大きいた
め、電流ドライブ能力に優れており、液晶表示装置等へ
の適用が盛んである。しかしながら、多結晶シリコン薄
膜トランジスタはこのように優れた点がある反面で、通
常低温で軟化するガラス基板上に形成されるためにプロ
セス温度に制限があり、この場合単結晶半導体のプロセ
スで用いられるような高温例えば８００℃以上のプロセ
スにすることが難しく、電界効果トランジスタに必要な
良質の絶縁膜を形成することが難しかった。
【０００３】
【発明が解決しようとする課題】ところが低温でゲート
絶縁膜や層間絶縁膜をプラズマＣＶＤ法により成膜し、
さらにＩＴＯ（Ｉｎ−Ｓｎの酸化膜）からなる透明電極
をスパッタ法で成膜すると、形成された薄膜トランジス
タはスパッタダメージに起因する特性不良が発生する。
絶縁膜や層間絶縁膜をプラズマＣＶＤ法により成膜し、
さらにＩＴＯ（Ｉｎ−Ｓｎの酸化膜）からなる透明電極
をスパッタ法で成膜すると、形成された薄膜トランジス
タはスパッタダメージに起因する特性不良が発生する。
【０００４】具体的には、液晶表示装置を駆動している
とその駆動回路を構成する薄膜トランジスタの閾値が変
動し、これにより時間の経過と共に例えばＮチヤネル型
トランジスタおよびＰチャネル型トランジスタの閾値が
マイナス側に移動することで、回路の消費電流の増大
や、最終的には駆動回路の動作が停止してしまう。
とその駆動回路を構成する薄膜トランジスタの閾値が変
動し、これにより時間の経過と共に例えばＮチヤネル型
トランジスタおよびＰチャネル型トランジスタの閾値が
マイナス側に移動することで、回路の消費電流の増大
や、最終的には駆動回路の動作が停止してしまう。
【０００５】上記現象は透明電極のスパッタを行わない
と生じないことが判ったが、透明電極は液晶表示装置に
は必須であるためこの工程を省くことができない。
と生じないことが判ったが、透明電極は液晶表示装置に
は必須であるためこの工程を省くことができない。
【０００６】本発明は、このような問題を解決するため
になされたものである。
になされたものである。
【０００７】すなわち、本発明は、透明電極をスパッタ
により成膜することで生じる多結晶シリコン薄膜トラン
ジスタの閾値変動を未然に防ぐことにより、信頼性に優
れた液晶表示装置を提供するものである。
により成膜することで生じる多結晶シリコン薄膜トラン
ジスタの閾値変動を未然に防ぐことにより、信頼性に優
れた液晶表示装置を提供するものである。
【０００８】
【課題を解決するための手段】本発明は、少なくともガ
ラス基板と、このガラス基板上に形成され電界効果トラ
ンジスタを構成する少なくとも多結晶シリコンからなる
チャネル領域と，このチャネル領域を挟んで配置される
ソース・ドレイン領域と，前記チャネル領域に隣接して
形成されるゲート絶縁膜と，このゲート絶縁膜に接して
設けられるゲート電極とからなる多結晶シリコン薄膜ト
ランジスタとを具備する液晶表示装置において、前記ゲ
ート絶縁膜はシリコン酸化膜からなり、膜中のフッ素濃
度が２×１０19ｃｍ-3以上であることを特徴とする液晶
表示装置にある。
ラス基板と、このガラス基板上に形成され電界効果トラ
ンジスタを構成する少なくとも多結晶シリコンからなる
チャネル領域と，このチャネル領域を挟んで配置される
ソース・ドレイン領域と，前記チャネル領域に隣接して
形成されるゲート絶縁膜と，このゲート絶縁膜に接して
設けられるゲート電極とからなる多結晶シリコン薄膜ト
ランジスタとを具備する液晶表示装置において、前記ゲ
ート絶縁膜はシリコン酸化膜からなり、膜中のフッ素濃
度が２×１０19ｃｍ-3以上であることを特徴とする液晶
表示装置にある。
【０００９】さらに、上記多結晶シリコン薄膜トランジ
スタからなる液晶表示装置において、ゲート絶縁膜を堆
積するためのチャンバ内を予めＮＦ3 プラズマ放電を行
い、その後に前記ゲート絶縁膜の成膜を行い、前記ゲー
ト絶縁膜中にフッ素を２×１０19ｃｍ-3以上導入させる
ことを特徴とする多結晶薄膜トランジスタからなる液晶
表示装置の製造方法にある。
スタからなる液晶表示装置において、ゲート絶縁膜を堆
積するためのチャンバ内を予めＮＦ3 プラズマ放電を行
い、その後に前記ゲート絶縁膜の成膜を行い、前記ゲー
ト絶縁膜中にフッ素を２×１０19ｃｍ-3以上導入させる
ことを特徴とする多結晶薄膜トランジスタからなる液晶
表示装置の製造方法にある。
【００１０】
【発明の実施の形態】本発明者は多結晶シリコン半導体
層上の酸化シリコン膜（ゲート絶縁膜）内にフッ素が２
×１０19ｃｍ-3以上含まれると、スパッタ工程を経ても
ＴＦＴの動作特性が変動しないゲート絶縁膜が得られる
ことを確かめ、これに基づいて本発明を成したものであ
り、以下図面により本発明の実施の形態について説明す
る。
層上の酸化シリコン膜（ゲート絶縁膜）内にフッ素が２
×１０19ｃｍ-3以上含まれると、スパッタ工程を経ても
ＴＦＴの動作特性が変動しないゲート絶縁膜が得られる
ことを確かめ、これに基づいて本発明を成したものであ
り、以下図面により本発明の実施の形態について説明す
る。
【００１１】図１（ａ）のように、画素スイッチング薄
膜トランジスタおよび集積回路からなる駆動回路の薄膜
トランジスタを形成する厚さ０．７ｍｍの無アルカリガ
ラス基板１上に、膜厚５０ｎｍの窒化シリコン膜２、膜
厚１００ｎｍの二酸化シリコン膜３、膜厚５５ｎｍのア
モルフアスシリコン膜４ａを一旦大気中に晒すことなく
プラズマＣＶＤ法により連続成膜する。
膜トランジスタおよび集積回路からなる駆動回路の薄膜
トランジスタを形成する厚さ０．７ｍｍの無アルカリガ
ラス基板１上に、膜厚５０ｎｍの窒化シリコン膜２、膜
厚１００ｎｍの二酸化シリコン膜３、膜厚５５ｎｍのア
モルフアスシリコン膜４ａを一旦大気中に晒すことなく
プラズマＣＶＤ法により連続成膜する。
【００１２】続いて図１（ｂ）のごとく当該基板を４５
０℃，１時間、窒素雰囲気中で熱アニールした後、エキ
シマレーザを照射してアモルファスシリコン膜４ａを結
晶化させ、多結晶シリコン膜４ｂを得る。
０℃，１時間、窒素雰囲気中で熱アニールした後、エキ
シマレーザを照射してアモルファスシリコン膜４ａを結
晶化させ、多結晶シリコン膜４ｂを得る。
【００１３】次に、図１（ｃ）のようにこの多結晶シリ
コン膜４ｂを所望の形状にパタ−ニングし、ＣＶＤ装置
のチャンバ２０で、多結晶シリコン膜上に酸化シリコン
によるゲート絶縁膜５をＴＥＯＳおよびＯ2 を原料とす
るプラズマＣＶＤ法で１３０ｎｍだけ成膜する。
コン膜４ｂを所望の形状にパタ−ニングし、ＣＶＤ装置
のチャンバ２０で、多結晶シリコン膜上に酸化シリコン
によるゲート絶縁膜５をＴＥＯＳおよびＯ2 を原料とす
るプラズマＣＶＤ法で１３０ｎｍだけ成膜する。
【００１４】その際、ＣＶＤ装置は予めＮＦ3 ガスを導
入しプラズマ放電を行うことによりチヤンバのクリーニ
ングを行っておく。このクリーニング後にチャンバ内に
残存しているフッ素化合物がゲート絶縁膜５の成膜の際
に膜中に取り込まれる。ＣＶＤによるゲート絶縁膜工程
に対するクリーニング頻度およびクリーニング時間を最
適化することにより、膜中に取り込まれるフッ素濃度を
増減させることができるが、本実施の形態では、膜中フ
ッ素濃度を２×１０19ｃｍ3 から１×１０20ｃｍ-3の範
囲となるようにして形成した。
入しプラズマ放電を行うことによりチヤンバのクリーニ
ングを行っておく。このクリーニング後にチャンバ内に
残存しているフッ素化合物がゲート絶縁膜５の成膜の際
に膜中に取り込まれる。ＣＶＤによるゲート絶縁膜工程
に対するクリーニング頻度およびクリーニング時間を最
適化することにより、膜中に取り込まれるフッ素濃度を
増減させることができるが、本実施の形態では、膜中フ
ッ素濃度を２×１０19ｃｍ3 から１×１０20ｃｍ-3の範
囲となるようにして形成した。
【００１５】図２はこのようにして成膜したものを二次
イオン質量分析法（ＳＩＭＳ法）により、膜中のフッ素
濃度について分析した結果である。この分析結果では、
ゲート絶縁膜中のフッ素濃度が２×１０19ｃｍ-3から４
×１０19ｃｍ-3の範囲にある。
イオン質量分析法（ＳＩＭＳ法）により、膜中のフッ素
濃度について分析した結果である。この分析結果では、
ゲート絶縁膜中のフッ素濃度が２×１０19ｃｍ-3から４
×１０19ｃｍ-3の範囲にある。
【００１６】なお、参考までに２次イオン強度によりＳ
ｉの分布量を記載した。
ｉの分布量を記載した。
【００１７】なお、従来は上記のＮＦ3 でクリーニング
を行ったが、その頻度および時間が少なく、膜中のフッ
素濃度は個々にばらついているものの、膜中フッ素濃度
は概ね１×１０19ｃｍ-3以下であった。
を行ったが、その頻度および時間が少なく、膜中のフッ
素濃度は個々にばらついているものの、膜中フッ素濃度
は概ね１×１０19ｃｍ-3以下であった。
【００１８】この後、図１（ｄ）のごとく、モリブデン
とタングステンの合金によるゲート電極６をゲート絶縁
膜５に接して形成し、次にイオンドーピングを行い、ゲ
ート電極をマスクとしてヂャネル領域８を挟んでソース
・ドレイン領域９を配置形成する。この時、図１（ｄ）
では明示していないがＮ型トランジスタにおいてはドー
パント濃度がソース・ドレイン領域よりも低濃度である
ＬＤＤ領域も形成する。
とタングステンの合金によるゲート電極６をゲート絶縁
膜５に接して形成し、次にイオンドーピングを行い、ゲ
ート電極をマスクとしてヂャネル領域８を挟んでソース
・ドレイン領域９を配置形成する。この時、図１（ｄ）
では明示していないがＮ型トランジスタにおいてはドー
パント濃度がソース・ドレイン領域よりも低濃度である
ＬＤＤ領域も形成する。
【００１９】また、ドーパントとして、Ｎ型トランジス
タでは燐を、Ｐ型トランジスタにおいてはボロンを、そ
れぞれ水素と共にドーピングしている。引き続きこれを
６００℃１時間の間、窒素雰囲気中で熱アニールを行
い、ドーパント元素の活性化を行う。
タでは燐を、Ｐ型トランジスタにおいてはボロンを、そ
れぞれ水素と共にドーピングしている。引き続きこれを
６００℃１時間の間、窒素雰囲気中で熱アニールを行
い、ドーパント元素の活性化を行う。
【００２０】さらに、図１（ｅ）のごとくシランおよび
Ｎ2 Ｏを原料とするプラズマＣＶＤ法により、酸化シリ
コンの層間絶縁膜１０を６００ｎｍの厚さで成膜する。
この層間絶縁膜の成膜の際にも、上述のゲート絶縁膜の
成膜と同様にＣＶＤ装置は予めＮＦ3 ガスのプラズマ放
電によるクリーニングを実施するが、クリーニング頻度
およびクリーニング時間を最適化して、層間絶縁膜中の
フッ素濃度は１×１０19ｃｍ-3以下であった。
Ｎ2 Ｏを原料とするプラズマＣＶＤ法により、酸化シリ
コンの層間絶縁膜１０を６００ｎｍの厚さで成膜する。
この層間絶縁膜の成膜の際にも、上述のゲート絶縁膜の
成膜と同様にＣＶＤ装置は予めＮＦ3 ガスのプラズマ放
電によるクリーニングを実施するが、クリーニング頻度
およびクリーニング時間を最適化して、層間絶縁膜中の
フッ素濃度は１×１０19ｃｍ-3以下であった。
【００２１】その後、マグネトロンスパッタ法でＩｎと
Ｓｎの酸化膜からなるターゲット電極をＡｒの放電によ
りスパッタすることでＩＴＯ透明電極１１を層間絶縁膜
１０上に厚さ１００ｎｍだけ形成する。この後ＩＴＯ透
明電極をウェットエッチングにて所望の形状に加工した
後、２５０℃のアニールを行つた。
Ｓｎの酸化膜からなるターゲット電極をＡｒの放電によ
りスパッタすることでＩＴＯ透明電極１１を層間絶縁膜
１０上に厚さ１００ｎｍだけ形成する。この後ＩＴＯ透
明電極をウェットエッチングにて所望の形状に加工した
後、２５０℃のアニールを行つた。
【００２２】次に、Ｍｏ、Ａｌ、Ｍｏを順にこの上にス
パッタ法によりそれぞれ膜厚５０ｎｍ，４５００ｎｍ，
５００ｎｍだけ形成し、ウェットエッチングにて所望の
形状に加工し信号線電極１２を形成し多結晶シリコン薄
膜トランジスタ７を得た。
パッタ法によりそれぞれ膜厚５０ｎｍ，４５００ｎｍ，
５００ｎｍだけ形成し、ウェットエッチングにて所望の
形状に加工し信号線電極１２を形成し多結晶シリコン薄
膜トランジスタ７を得た。
【００２３】引き続きプラズマＣＶＤ法でシリコン窒化
膜１３を厚さ５００ｎｍだけ成膜し、信号の引き出し部
および透明電極上の窒化膜をエッチング除去し、３５０
℃１時間の窒素雰囲気中のアニールを行い、多結晶シリ
コンからなる液晶表示装置のアレイ基板を形成した。
膜１３を厚さ５００ｎｍだけ成膜し、信号の引き出し部
および透明電極上の窒化膜をエッチング除去し、３５０
℃１時間の窒素雰囲気中のアニールを行い、多結晶シリ
コンからなる液晶表示装置のアレイ基板を形成した。
【００２４】次にガラス基板１４上にカラーフィルター
１５、対向電極１６を形成した対向基板１７を、このア
レイ基板に張り合わせ、液晶１８を封入し液晶表示装置
１９を形成した。図中、配向膜を省略した。
１５、対向電極１６を形成した対向基板１７を、このア
レイ基板に張り合わせ、液晶１８を封入し液晶表示装置
１９を形成した。図中、配向膜を省略した。
【００２５】図３は本発明の実施の形態と従来例による
液晶表示装置のライフ試験の欠陥パネル発生数の結果で
ある。
液晶表示装置のライフ試験の欠陥パネル発生数の結果で
ある。
【００２６】各々１００個の液晶表示装置を高温高湿の
環境下にて実駆動状態にて連続動作させた。従来例によ
る液晶表示装置においては、１０００時間経過後に、う
ち２３個の液晶表示装置にて線欠陥による表示不良が発
生したが、本発明の液晶表示装置においては、１０００
時間経過後も線欠陥や点欠陥の増加は全く見られなかっ
た。
環境下にて実駆動状態にて連続動作させた。従来例によ
る液晶表示装置においては、１０００時間経過後に、う
ち２３個の液晶表示装置にて線欠陥による表示不良が発
生したが、本発明の液晶表示装置においては、１０００
時間経過後も線欠陥や点欠陥の増加は全く見られなかっ
た。
【００２７】次に、本発明と従来例による液晶表示装置
を、上述のアレイ基板の完成後に抜き取り、液晶表示装
置の構成要素である多結晶シリコン薄膜トランジスタの
閾値のシフト量特性を評価した。
を、上述のアレイ基板の完成後に抜き取り、液晶表示装
置の構成要素である多結晶シリコン薄膜トランジスタの
閾値のシフト量特性を評価した。
【００２８】図４は、最初薄膜トランジスタのトランス
ファ特性を測定し、次にトランジスタのソース・ドレイ
ンを短絡させ、高温下にてゲートに正バイアスを印加す
ることでストレスを加え、一定時間経過後に室温に戻し
再度トランジスタのトランスファ特性を測定し、閾値の
変動を調べた、いわゆるＢＴＳ試験の結果である。
ファ特性を測定し、次にトランジスタのソース・ドレイ
ンを短絡させ、高温下にてゲートに正バイアスを印加す
ることでストレスを加え、一定時間経過後に室温に戻し
再度トランジスタのトランスファ特性を測定し、閾値の
変動を調べた、いわゆるＢＴＳ試験の結果である。
【００２９】本発明による液晶表示装置の構成要素であ
る薄膜トランジスタにおいては、閾値のシフト量は最大
−０．１５Ｖと小さかったが、従来例においてはシフト
量は最大−４．１Ｖと大きかった。
る薄膜トランジスタにおいては、閾値のシフト量は最大
−０．１５Ｖと小さかったが、従来例においてはシフト
量は最大−４．１Ｖと大きかった。
【００３０】なお、図４では比較のために従来例による
液晶表示装置において透明電極をスパッタ成膜せずに薄
膜トランジスタを形成した結果も載せてあるが、透明電
極を形成しなければ閾値のシフト量は−０．１Ｖと小さ
い。これは透明電極を形成しなかったために薄膜トラン
ジスタに損傷が生じなかったことによると考えられる。
液晶表示装置において透明電極をスパッタ成膜せずに薄
膜トランジスタを形成した結果も載せてあるが、透明電
極を形成しなければ閾値のシフト量は−０．１Ｖと小さ
い。これは透明電極を形成しなかったために薄膜トラン
ジスタに損傷が生じなかったことによると考えられる。
【００３１】上記において、ゲート絶縁膜中へのフッ素
の導入をチャンバクリーニングの残存ガスにより行った
が、ゲート絶縁膜成膜工程中にフッ素化合物を導入して
絶縁膜中のフッ素濃度を高めることもできる。また、ゲ
ート絶縁膜中のフッ素濃度は１×１０20ｃｍ-3までは可
能でこの場合のトランジスタ動作への障害はない。
の導入をチャンバクリーニングの残存ガスにより行った
が、ゲート絶縁膜成膜工程中にフッ素化合物を導入して
絶縁膜中のフッ素濃度を高めることもできる。また、ゲ
ート絶縁膜中のフッ素濃度は１×１０20ｃｍ-3までは可
能でこの場合のトランジスタ動作への障害はない。
【００３２】
【発明の効果】以上本発明によれば、ゲート絶縁膜およ
び層間絶縁膜の膜中フッ素濃度を所望の値にすることに
よって、透明電極のスパッタ成膜によるダメージを抑制
することができ、もって多結晶薄膜トランジスタおよ
び、この多結晶薄膜トランジスタにより形成された液晶
表示装置の信頼性を向上させることができる。
び層間絶縁膜の膜中フッ素濃度を所望の値にすることに
よって、透明電極のスパッタ成膜によるダメージを抑制
することができ、もって多結晶薄膜トランジスタおよ
び、この多結晶薄膜トランジスタにより形成された液晶
表示装置の信頼性を向上させることができる。
【図１】本実施の形態の液晶表示装置のアレイ基板の製
造方法を示す断面図、
造方法を示す断面図、
【図２】ゲート絶縁膜中のフッ素濃度の表面からの深さ
に対するＳＩＭＳ分析による曲線図、
に対するＳＩＭＳ分析による曲線図、
【図３】本発明と従来例における液晶表示装置の欠陥パ
ネル発生数を示すグラフ、
ネル発生数を示すグラフ、
【図４】本発明と従来例における液晶表示装置の構成要
素である多結晶シリコン薄膜トランジスタの閾値のシフ
ト量を示すグラフ。
素である多結晶シリコン薄膜トランジスタの閾値のシフ
ト量を示すグラフ。
【符号の説明】 １ 無アルカリガラス基板 ２ 窒化シリコン膜 ３ 二酸化シリコン膜 ４ａ アモルファスシリコン薄膜 ４ｂ 多結晶シリコン薄膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ 多結晶シリコン薄膜トランジスタ ８ チャネル領域 ９ ソース・ドレイン領域 １０ 層間絶縁膜 １１ ＩＴＯ電極 １２ 信号線 １３ 窒化シリコン膜 ２０ チャンバ
Claims (2)
- 【請求項１】 少なくともガラス基板と、このガラス基
板上に形成され電界効果トランジスタを構成する少なく
とも多結晶シリコンからなるチャネル領域と，このチャ
ネル領域を挟んで配置されるソース・ドレイン領域と，
前記チャネル領域に隣接して形成されるゲート絶縁膜
と，このゲート絶縁膜に接して設けられるゲート電極と
からなる多結晶シリコン薄膜トランジスタとを具備する
液晶表示装置において、前記ゲート絶縁膜はシリコン酸
化膜からなり、膜中のフッ素濃度が２×１０19ｃｍ-3以
上であることを特徴とする液晶表示装置。 - 【請求項２】 請求項１に記載の多結晶シリコン薄膜ト
ランジスタからなる液晶表示装置において、ゲート絶縁
膜を堆積するためのチャンバ内を予めＮＦ3 プラズマ放
電を行い、その後に前記ゲート絶縁膜の成膜を行い、前
記ゲート絶縁膜中にフッ素を２×１０19ｃｍ-3以上導入
させることを特徴とする多結晶薄膜トランジスタからな
る液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13007098A JPH11330474A (ja) | 1998-05-13 | 1998-05-13 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13007098A JPH11330474A (ja) | 1998-05-13 | 1998-05-13 | 液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330474A true JPH11330474A (ja) | 1999-11-30 |
Family
ID=15025287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13007098A Pending JPH11330474A (ja) | 1998-05-13 | 1998-05-13 | 液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094487A (ja) * | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | 半導体膜付き基板およびその作製方法 |
| US7893509B2 (en) * | 2003-12-03 | 2011-02-22 | Sharp Kabushiki Kaisha | Transistor and CVD apparatus used to deposit gate insulating film thereof |
-
1998
- 1998-05-13 JP JP13007098A patent/JPH11330474A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893509B2 (en) * | 2003-12-03 | 2011-02-22 | Sharp Kabushiki Kaisha | Transistor and CVD apparatus used to deposit gate insulating film thereof |
| JP2009094487A (ja) * | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | 半導体膜付き基板およびその作製方法 |
| US8822305B2 (en) | 2007-09-21 | 2014-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Substrate provided with semiconductor films and manufacturing method thereof |
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