JPH0980483A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0980483A JPH0980483A JP23542595A JP23542595A JPH0980483A JP H0980483 A JPH0980483 A JP H0980483A JP 23542595 A JP23542595 A JP 23542595A JP 23542595 A JP23542595 A JP 23542595A JP H0980483 A JPH0980483 A JP H0980483A
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- JP
- Japan
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- insulating film
- gate insulating
- liquid crystal
- crystal display
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Abstract
(57)【要約】
【課題】本発明は、基板材料中の可動イオンによる劣化
がなく、しかも開口率が高い液晶表示装置およびこの液
晶表示装置を効率よく得ることができる液晶表示装置の
製造方法を提供することを目的とする。 【解決手段】薄膜トランジスタをスイッチング素子とし
て有し、前記薄膜トランジスタは、前記第１の基板上方
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成されたゲート線と、前記第１の基板上方に形成された
補助容量絶縁膜と、前記補助容量絶縁膜上に形成された
補助容量線とを有しており、前記ゲート絶縁膜の厚さが
前記補助容量絶縁膜の厚さよりも厚いことを特徴として
いる。
がなく、しかも開口率が高い液晶表示装置およびこの液
晶表示装置を効率よく得ることができる液晶表示装置の
製造方法を提供することを目的とする。 【解決手段】薄膜トランジスタをスイッチング素子とし
て有し、前記薄膜トランジスタは、前記第１の基板上方
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成されたゲート線と、前記第１の基板上方に形成された
補助容量絶縁膜と、前記補助容量絶縁膜上に形成された
補助容量線とを有しており、前記ゲート絶縁膜の厚さが
前記補助容量絶縁膜の厚さよりも厚いことを特徴として
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、トップゲート型シ
リコン薄膜トランジスタをスイッチング素子とするアク
ティブマトリクス型液晶表示装置に関する。
リコン薄膜トランジスタをスイッチング素子とするアク
ティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】ポリシリコン薄膜トランジスタは、数十
〜数百ｃｍ2 ／Ｖｓ程度の高い移動度を示すため、アク
ティブマトリクス型液晶表示装置の画素部スイッチング
素子や、駆動回路部素子として用いられている。画素部
スイッチング素子には、一般にｎ型のポリシリコン薄膜
トランジスタが用いられるが、通常の構造ではリーク電
流が大きくなるため、ＬＤＤ（Lightly Doped Drain ）
構造あるいはダブルゲート構造を採用し、ドレイン端の
電界を緩和してリーク電流を低減させている。
〜数百ｃｍ2 ／Ｖｓ程度の高い移動度を示すため、アク
ティブマトリクス型液晶表示装置の画素部スイッチング
素子や、駆動回路部素子として用いられている。画素部
スイッチング素子には、一般にｎ型のポリシリコン薄膜
トランジスタが用いられるが、通常の構造ではリーク電
流が大きくなるため、ＬＤＤ（Lightly Doped Drain ）
構造あるいはダブルゲート構造を採用し、ドレイン端の
電界を緩和してリーク電流を低減させている。
【０００３】従来のトップゲート型ポリシリコン薄膜ト
ランジスタ（ＴＦＴ）をスイッチング素子とするアクテ
ィブマトリクス型液晶表示装置としては、図７に示す構
造のものが挙げられる。
ランジスタ（ＴＦＴ）をスイッチング素子とするアクテ
ィブマトリクス型液晶表示装置としては、図７に示す構
造のものが挙げられる。
【０００４】この液晶表示装置の画素部ｎチャネルＬＤ
ＤＴＦＴにおいては、ガラス基板２１上に、下地層２２
が形成されており、下地層２２上にパターニングされた
チャネルポリシリコン層２３が形成されている。チャネ
ルポリシリコン層２３の両側には、ｎ- 型のＬＤＤ領域
２４−２を介してｎ+ 型のソース・ドレイン領域２４−
１が形成されている。
ＤＴＦＴにおいては、ガラス基板２１上に、下地層２２
が形成されており、下地層２２上にパターニングされた
チャネルポリシリコン層２３が形成されている。チャネ
ルポリシリコン層２３の両側には、ｎ- 型のＬＤＤ領域
２４−２を介してｎ+ 型のソース・ドレイン領域２４−
１が形成されている。
【０００５】チャネルポリシリコン層２３、ｎ- 型のＬ
ＤＤ領域２４−２、およびｎ+ 型のソース・ドレイン領
域２４−１上には、ゲート絶縁膜２５が形成されてお
り、ゲート絶縁膜２５上であってチャネルポリシリコン
層２３上方には、ゲート線２６−１が形成されている。
また、ゲート絶縁膜２５上であってソース・ドレイン領
域２４−２上方には、補助容量線２６−２が形成されて
いる。
ＤＤ領域２４−２、およびｎ+ 型のソース・ドレイン領
域２４−１上には、ゲート絶縁膜２５が形成されてお
り、ゲート絶縁膜２５上であってチャネルポリシリコン
層２３上方には、ゲート線２６−１が形成されている。
また、ゲート絶縁膜２５上であってソース・ドレイン領
域２４−２上方には、補助容量線２６−２が形成されて
いる。
【０００６】ゲート線２６−１および補助容量線２６−
２上には、層間絶縁膜２７−１および２７−２が形成さ
れている。層間絶縁膜２７−１には、ソース・ドレイン
領域２４−２に達するコンタクトホールが形成されてお
り、そのコンタクトホール内にソース・ドレイン領域２
４−２に電気的に接続するように信号線２８が形成され
ている。また、層間絶縁膜２７−２には、信号線２８に
達するコンタクトホールが形成されており、そのコンタ
クトホール内に画素電極２９が形成されている。
２上には、層間絶縁膜２７−１および２７−２が形成さ
れている。層間絶縁膜２７−１には、ソース・ドレイン
領域２４−２に達するコンタクトホールが形成されてお
り、そのコンタクトホール内にソース・ドレイン領域２
４−２に電気的に接続するように信号線２８が形成され
ている。また、層間絶縁膜２７−２には、信号線２８に
達するコンタクトホールが形成されており、そのコンタ
クトホール内に画素電極２９が形成されている。
【０００７】なお、図７において、画素部の右側は駆動
部ＴＦＴを示しており、駆動部ＴＦＴにおける左側はｎ
チャネルＴＦＴであり、右側はｐ+ 型のソース・ドレイ
ン領域２４−３を有するｐチャネルＴＦＴである。
部ＴＦＴを示しており、駆動部ＴＦＴにおける左側はｎ
チャネルＴＦＴであり、右側はｐ+ 型のソース・ドレイ
ン領域２４−３を有するｐチャネルＴＦＴである。
【０００８】上記構造を有する画素部および駆動部を製
造する工程は次のようになる。まず、図８（Ａ）に示す
ように、ガラス基板２１上に下地層２２としてＳｉＯ2
膜およびアモルファスシリコン膜を順次形成し、レーザ
アニールによりアモルファスシリコンを結晶化させてポ
リシリコン層２３とし、ポリシリコン層２３をパターニ
ングする。
造する工程は次のようになる。まず、図８（Ａ）に示す
ように、ガラス基板２１上に下地層２２としてＳｉＯ2
膜およびアモルファスシリコン膜を順次形成し、レーザ
アニールによりアモルファスシリコンを結晶化させてポ
リシリコン層２３とし、ポリシリコン層２３をパターニ
ングする。
【０００９】次いで、図８（Ｂ）に示すように、ポリシ
リコン層２３上に保護膜３０を形成し、イオン注入する
領域のポリシリコン層２３上の保護膜３０を除去して、
イオン注入する領域のポリシリコン層を露出させる。露
出したポリシリコン層に高ドーズ量で補助容量部Ｐ+ イ
オンドーピングを行う。
リコン層２３上に保護膜３０を形成し、イオン注入する
領域のポリシリコン層２３上の保護膜３０を除去して、
イオン注入する領域のポリシリコン層を露出させる。露
出したポリシリコン層に高ドーズ量で補助容量部Ｐ+ イ
オンドーピングを行う。
【００１０】次いで、図８（Ｃ）に示すように、保護膜
３０を除去した後、全面にゲート絶縁膜２５を形成す
る。その後、補助容量部をレーザを用いて活性化した
後、ゲート線２６−１および補助容量線２６−２を形成
し、このゲート線２６−１および補助容量線２６−２を
マスクとして、低ドーズ量でポリシリコン層２３および
補助容量部にＰ+ イオンドーピングを行い、ＬＤＤ領域
２４−２を形成する。
３０を除去した後、全面にゲート絶縁膜２５を形成す
る。その後、補助容量部をレーザを用いて活性化した
後、ゲート線２６−１および補助容量線２６−２を形成
し、このゲート線２６−１および補助容量線２６−２を
マスクとして、低ドーズ量でポリシリコン層２３および
補助容量部にＰ+ イオンドーピングを行い、ＬＤＤ領域
２４−２を形成する。
【００１１】次いで、図８（Ｄ）に示すように、ゲート
線２６−１上に保護膜を形成し、この保護膜３０をマス
クとして、高ドーズ量でソース・ドレイン領域２４−１
にＰ+ イオンドーピングを行う。このとき、ポリシリコ
ン層２３の両側に保護膜３０の幅分のＬＤＤ領域２４−
２が残る。
線２６−１上に保護膜を形成し、この保護膜３０をマス
クとして、高ドーズ量でソース・ドレイン領域２４−１
にＰ+ イオンドーピングを行う。このとき、ポリシリコ
ン層２３の両側に保護膜３０の幅分のＬＤＤ領域２４−
２が残る。
【００１２】次いで、図９（Ａ）に示すように、保護膜
３０を除去した後、ｐチャネルＴＦＴ領域以外の領域に
新たに保護膜３０を形成し、高ドーズ量でＢ+ イオンド
ーピングを行い、ｐ+ 型のソース・ドレイン領域２４−
３を形成する。
３０を除去した後、ｐチャネルＴＦＴ領域以外の領域に
新たに保護膜３０を形成し、高ドーズ量でＢ+ イオンド
ーピングを行い、ｐ+ 型のソース・ドレイン領域２４−
３を形成する。
【００１３】次いで、図９（Ｂ）に示すように、保護膜
３０を除去した後、全面に層間絶縁膜２７−１を形成
し、ソース・ドレイン領域２４−１をレーザを用いて活
性化した後、これにコンタクトホールを形成する。
３０を除去した後、全面に層間絶縁膜２７−１を形成
し、ソース・ドレイン領域２４−１をレーザを用いて活
性化した後、これにコンタクトホールを形成する。
【００１４】次いで、図９（Ｃ）に示すように、コンタ
クトホール内に信号線２８を形成し、図１０（Ａ）に示
すように、全面に層間絶縁膜２７−２を形成し、これに
コンタクトホールを形成する。
クトホール内に信号線２８を形成し、図１０（Ａ）に示
すように、全面に層間絶縁膜２７−２を形成し、これに
コンタクトホールを形成する。
【００１５】最後に、図１０（Ｂ）に示すように、コン
タクトホール内に画素電極２９を形成し、周辺パッド部
を開孔して画素部および駆動回路部が作製される。この
方法によれば、１０ｐｅｐ（photo etching process ）
でＴＦＴ基板を作製することができる。
タクトホール内に画素電極２９を形成し、周辺パッド部
を開孔して画素部および駆動回路部が作製される。この
方法によれば、１０ｐｅｐ（photo etching process ）
でＴＦＴ基板を作製することができる。
【００１６】
【発明が解決しようとする課題】液晶表示装置の画面を
明るく、コントラスト比を上げるためには、画素の開口
率を上げることが重要である。開口率を上げるために
は、補助容量線の面積を小さくすることが有効である。
この場合、容量を変えずに補助容量線の面積を小さくす
る手段としては、補助容量絶縁膜厚を薄くすることが考
えられる。例えば、補助容量絶縁膜厚が１０ｎｍ以下で
あることが望ましい。
明るく、コントラスト比を上げるためには、画素の開口
率を上げることが重要である。開口率を上げるために
は、補助容量線の面積を小さくすることが有効である。
この場合、容量を変えずに補助容量線の面積を小さくす
る手段としては、補助容量絶縁膜厚を薄くすることが考
えられる。例えば、補助容量絶縁膜厚が１０ｎｍ以下で
あることが望ましい。
【００１７】しかしながら、従来の構造においては、補
助容量絶縁膜とゲート絶縁膜が同時に形成されるため、
補助容量絶縁膜の厚さを１０ｎｍ以下にすると、必然的
にゲート絶縁膜の厚さも１０ｎｍ以下と薄くなる。通
常、液晶表示装置に使用されるガラス基板には、ナトリ
ウムイオンやカリウムイオンのような可動イオンを含む
安価なガラス基板が使用されており、ゲート絶縁膜の厚
さが１０ｎｍ以下と薄いと、製造工程中の熱プロセスや
ウェットプロセス等を通じて可動イオンがＴＦＴに混入
し、ＴＦＴが劣化し易くなる。
助容量絶縁膜とゲート絶縁膜が同時に形成されるため、
補助容量絶縁膜の厚さを１０ｎｍ以下にすると、必然的
にゲート絶縁膜の厚さも１０ｎｍ以下と薄くなる。通
常、液晶表示装置に使用されるガラス基板には、ナトリ
ウムイオンやカリウムイオンのような可動イオンを含む
安価なガラス基板が使用されており、ゲート絶縁膜の厚
さが１０ｎｍ以下と薄いと、製造工程中の熱プロセスや
ウェットプロセス等を通じて可動イオンがＴＦＴに混入
し、ＴＦＴが劣化し易くなる。
【００１８】また、従来の製造方法では、工程が１０ｐ
ｅｐであり、スループットの点で問題がある。本発明は
かかる点に鑑みてなされたものであり、基板材料中の可
動イオンによる劣化がなく、しかも開口率が高い液晶表
示装置を提供することを目的とする。また、本発明は、
このような液晶表示装置を効率よく得ることができる液
晶表示装置の製造方法を提供することを目的とする。
ｅｐであり、スループットの点で問題がある。本発明は
かかる点に鑑みてなされたものであり、基板材料中の可
動イオンによる劣化がなく、しかも開口率が高い液晶表
示装置を提供することを目的とする。また、本発明は、
このような液晶表示装置を効率よく得ることができる液
晶表示装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明は、薄膜トランジ
スタをスイッチング素子として有する第１の基板、前記
第１の基板の薄膜トランジスタ形成面に対向するように
配置された第２の基板、並びに前記第１および第２の基
板間に挟持された液晶材料を具備する液晶表示装置であ
って、前記薄膜トランジスタは、前記第１の基板上方に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたゲート線と、前記第１の基板上方に形成された補
助容量絶縁膜と、前記補助容量絶縁膜上に形成された補
助容量線とを有しており、前記ゲート絶縁膜の厚さが前
記補助容量絶縁膜の厚さよりも厚いことを特徴とする液
晶表示装置を提供する。
スタをスイッチング素子として有する第１の基板、前記
第１の基板の薄膜トランジスタ形成面に対向するように
配置された第２の基板、並びに前記第１および第２の基
板間に挟持された液晶材料を具備する液晶表示装置であ
って、前記薄膜トランジスタは、前記第１の基板上方に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたゲート線と、前記第１の基板上方に形成された補
助容量絶縁膜と、前記補助容量絶縁膜上に形成された補
助容量線とを有しており、前記ゲート絶縁膜の厚さが前
記補助容量絶縁膜の厚さよりも厚いことを特徴とする液
晶表示装置を提供する。
【００２０】また、本発明は、一方の基板に薄膜トラン
ジスタをスイッチング素子として有する一対の基板を前
記薄膜トランジスタが内側に向くようにして配置し、そ
の間に液晶材料を注入してなる液晶表示装置の製造方法
であって、前記薄膜トランジスタは、前記一方の基板上
に直接または下地層を介してチャネル層および前記チャ
ネル層の両側にソース・ドレイン領域を形成する工程
と、前記チャネル層上に第１のゲート絶縁膜を形成する
工程と、前記第１のゲート絶縁膜およびソース・ドレイ
ン領域上に第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜上であって前記チャネル層上方にゲ
ート線を形成する工程と、前記第２のゲート絶縁膜上で
あって一方のソース・ドレイン領域上方に補助容量線を
形成する工程とにより作製されることを特徴とする液晶
表示装置の製造方法を提供する。
ジスタをスイッチング素子として有する一対の基板を前
記薄膜トランジスタが内側に向くようにして配置し、そ
の間に液晶材料を注入してなる液晶表示装置の製造方法
であって、前記薄膜トランジスタは、前記一方の基板上
に直接または下地層を介してチャネル層および前記チャ
ネル層の両側にソース・ドレイン領域を形成する工程
と、前記チャネル層上に第１のゲート絶縁膜を形成する
工程と、前記第１のゲート絶縁膜およびソース・ドレイ
ン領域上に第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜上であって前記チャネル層上方にゲ
ート線を形成する工程と、前記第２のゲート絶縁膜上で
あって一方のソース・ドレイン領域上方に補助容量線を
形成する工程とにより作製されることを特徴とする液晶
表示装置の製造方法を提供する。
【００２１】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して具体的に説明する。本発明のトップゲート型ポ
リシリコン薄膜トランジスタ（ＴＦＴ）をスイッチング
素子とするアクティブマトリクス型液晶表示装置を図１
に示す。
参照して具体的に説明する。本発明のトップゲート型ポ
リシリコン薄膜トランジスタ（ＴＦＴ）をスイッチング
素子とするアクティブマトリクス型液晶表示装置を図１
に示す。
【００２２】この液晶表示装置の画素部ｎチャネルＬＤ
ＤＴＦＴにおいては、ガラス基板（第１の基板）１１上
に、シリコン酸化膜等からなる下地層１２が形成されて
おり、下地層１２上にパターニングされたチャネルポリ
シリコン層１３が形成されている。チャネルポリシリコ
ン層１３の両側には、ｎ- 型のＬＤＤ領域１４−２を介
してｎ+ 型のソース・ドレイン領域１４−１が形成され
ている。
ＤＴＦＴにおいては、ガラス基板（第１の基板）１１上
に、シリコン酸化膜等からなる下地層１２が形成されて
おり、下地層１２上にパターニングされたチャネルポリ
シリコン層１３が形成されている。チャネルポリシリコ
ン層１３の両側には、ｎ- 型のＬＤＤ領域１４−２を介
してｎ+ 型のソース・ドレイン領域１４−１が形成され
ている。
【００２３】チャネルポリシリコン層１３およびｎ- 型
のＬＤＤ領域１４−２上には、第１のゲート絶縁膜１５
−１が形成されており、第１のゲート絶縁膜１５−１お
よびｎ+ 型のソース・ドレイン領域２４−１上には、第
２のゲート絶縁膜１５−２が形成されている。第１およ
び第２のゲート絶縁膜１５−１，１５−２としては、シ
リコン酸化膜等を用いることができる。また、第１およ
び第２のゲート絶縁膜１５−１，１５−２の膜厚は、５
０〜１００ｎｍ（例えば、第１のゲート絶縁膜の膜厚を
５０ｎｍ、第２のゲート絶縁膜の膜厚を８０ｎｍ）であ
ることが好ましい。したがって、補助容量絶縁膜（補助
容量線下部の絶縁膜）の膜厚は５０〜１００ｎｍである
ことが好ましく、ゲート絶縁膜の膜厚は１００〜２００
ｎｍであることが好ましい。
のＬＤＤ領域１４−２上には、第１のゲート絶縁膜１５
−１が形成されており、第１のゲート絶縁膜１５−１お
よびｎ+ 型のソース・ドレイン領域２４−１上には、第
２のゲート絶縁膜１５−２が形成されている。第１およ
び第２のゲート絶縁膜１５−１，１５−２としては、シ
リコン酸化膜等を用いることができる。また、第１およ
び第２のゲート絶縁膜１５−１，１５−２の膜厚は、５
０〜１００ｎｍ（例えば、第１のゲート絶縁膜の膜厚を
５０ｎｍ、第２のゲート絶縁膜の膜厚を８０ｎｍ）であ
ることが好ましい。したがって、補助容量絶縁膜（補助
容量線下部の絶縁膜）の膜厚は５０〜１００ｎｍである
ことが好ましく、ゲート絶縁膜の膜厚は１００〜２００
ｎｍであることが好ましい。
【００２４】補助容量絶縁膜と開口率は、図２に示すよ
うな関係を有している。すなわち、補助容量絶縁膜の膜
厚が大きくなるにつれて開口率が低下する。液晶表示装
置においては、開口率が約４０％未満になると、白表示
で充分に白くならず、画質が不充分となる。したがっ
て、充分な画質を得るためには、開口率を約４０％以上
にする必要があり、そのためには、補助容量絶縁膜の厚
さを約１００ｎｍ以下に設定する必要がある。
うな関係を有している。すなわち、補助容量絶縁膜の膜
厚が大きくなるにつれて開口率が低下する。液晶表示装
置においては、開口率が約４０％未満になると、白表示
で充分に白くならず、画質が不充分となる。したがっ
て、充分な画質を得るためには、開口率を約４０％以上
にする必要があり、そのためには、補助容量絶縁膜の厚
さを約１００ｎｍ以下に設定する必要がある。
【００２５】一方、ゲート絶縁膜とＴＦＴ特性（バイア
ス・温度ストレス試験による閾値電圧シフト量）は、ゲ
ート−ソース間２０Ｖバイアス、ドレイン−ソース間０
Ｖバイアス、８０℃、１００００秒のストレス条件下に
おいて、図３に示す関係を有している。すなわち、ゲー
ト絶縁膜の膜厚が大きくなるにつれて閾値電圧シフト量
が小さくなる。この場合、閾値電圧シフト量が１Ｖ以下
であれば実用上問題はないため、ゲート絶縁膜の厚さを
約１００ｎｍ以上に設定する必要がある。ゲート絶縁膜
の厚さを約１００ｎｍ以上に設定することにより、可動
イオンがゲート絶縁膜でトラップされ、ゲート絶縁膜／
チャネルポリシリコン層界面は清浄に保たれるため、Ｔ
ＦＴの可動イオン製劣化は実用上問題なくなる。
ス・温度ストレス試験による閾値電圧シフト量）は、ゲ
ート−ソース間２０Ｖバイアス、ドレイン−ソース間０
Ｖバイアス、８０℃、１００００秒のストレス条件下に
おいて、図３に示す関係を有している。すなわち、ゲー
ト絶縁膜の膜厚が大きくなるにつれて閾値電圧シフト量
が小さくなる。この場合、閾値電圧シフト量が１Ｖ以下
であれば実用上問題はないため、ゲート絶縁膜の厚さを
約１００ｎｍ以上に設定する必要がある。ゲート絶縁膜
の厚さを約１００ｎｍ以上に設定することにより、可動
イオンがゲート絶縁膜でトラップされ、ゲート絶縁膜／
チャネルポリシリコン層界面は清浄に保たれるため、Ｔ
ＦＴの可動イオン製劣化は実用上問題なくなる。
【００２６】このように、補助容量絶縁膜の厚さとゲー
ト絶縁膜の厚さは、それぞれ好ましい範囲があり、その
範囲は異なっている。従来の方法では、補助容量絶縁膜
とゲート絶縁膜は同じ工程で形成されているので、両者
を独立に好ましい膜厚に設定することはできないが、本
発明の方法によれば、両者を独立に好ましい膜厚に設定
することができる。
ト絶縁膜の厚さは、それぞれ好ましい範囲があり、その
範囲は異なっている。従来の方法では、補助容量絶縁膜
とゲート絶縁膜は同じ工程で形成されているので、両者
を独立に好ましい膜厚に設定することはできないが、本
発明の方法によれば、両者を独立に好ましい膜厚に設定
することができる。
【００２７】第２のゲート絶縁膜１５−２上であってチ
ャネルポリシリコン層１３上方には、ゲート線１６−１
が形成されている。また、第２のゲート絶縁膜１５−２
上であってソース・ドレイン領域１４−２上方には、補
助容量線１６−２が形成されている。ゲート線１６−１
および補助容量線１６−２の材料としては、ＭｏＴａ、
ＭｏＷ等を用いることができる。
ャネルポリシリコン層１３上方には、ゲート線１６−１
が形成されている。また、第２のゲート絶縁膜１５−２
上であってソース・ドレイン領域１４−２上方には、補
助容量線１６−２が形成されている。ゲート線１６−１
および補助容量線１６−２の材料としては、ＭｏＴａ、
ＭｏＷ等を用いることができる。
【００２８】ゲート線１６−１および補助容量線１６−
２上には、シリコン酸化膜等からなる層間絶縁膜１７−
１および１７−２が形成されている。層間絶縁膜１７−
１には、ソース・ドレイン領域１４−１に達するコンタ
クトホールが形成されており、そのコンタクトホール内
にソース・ドレイン領域１４−２に電気的に接続するよ
うに、Ａｌ、Ａｌ合金等からなる信号線１８が形成され
ている。また、層間絶縁膜１７−２には、信号線１８に
達するコンタクトホールが形成されており、そのコンタ
クトホール内に、ＩＴＯ（Indium Tin Oxide）等からな
る画素電極１９が形成されている。
２上には、シリコン酸化膜等からなる層間絶縁膜１７−
１および１７−２が形成されている。層間絶縁膜１７−
１には、ソース・ドレイン領域１４−１に達するコンタ
クトホールが形成されており、そのコンタクトホール内
にソース・ドレイン領域１４−２に電気的に接続するよ
うに、Ａｌ、Ａｌ合金等からなる信号線１８が形成され
ている。また、層間絶縁膜１７−２には、信号線１８に
達するコンタクトホールが形成されており、そのコンタ
クトホール内に、ＩＴＯ（Indium Tin Oxide）等からな
る画素電極１９が形成されている。
【００２９】なお、図３において、画素部の右側は駆動
部ＴＦＴを示しており、駆動部ＴＦＴにおける左側はｎ
チャネルＴＦＴであり、右側はｐ+ 型のソース・ドレイ
ン領域１４−３を有するｐチャネルＴＦＴである。
部ＴＦＴを示しており、駆動部ＴＦＴにおける左側はｎ
チャネルＴＦＴであり、右側はｐ+ 型のソース・ドレイ
ン領域１４−３を有するｐチャネルＴＦＴである。
【００３０】次に、上記構造を有する画素部および駆動
部の製造工程について説明する。ポリシリコン薄膜トラ
ンジスタの製造方法においては、チャネル層の形成方法
として、レーザアニール法あるいは熱を用いる固相成長
法が挙げられ、ソース・ドレイン領域の形成方法とし
て、イオン注入法とレーザ活性化法あるいは熱活性法と
の組み合わせ等が挙げられる。チャネル層形成およびソ
ース・ドレイン領域形成にレーザを用いる方法は、低温
プロセスであるので、安価なガラス基板を用いることが
可能となる。したがって、この方法は、ポリシリコン薄
膜トランジスタを用いて液晶表示装置を量産する際にお
いては非常に有力な方法である。また、イオン注入の際
にイオンの質量分離を行わないイオンドーピング法は、
大型基板を用いたプロセスに適するため、量産に向けて
非常に有力な方法である。ここでは、レーザアニール法
およびレーザ活性化法、並びにイオンドーピング法を用
いる場合について説明する。
部の製造工程について説明する。ポリシリコン薄膜トラ
ンジスタの製造方法においては、チャネル層の形成方法
として、レーザアニール法あるいは熱を用いる固相成長
法が挙げられ、ソース・ドレイン領域の形成方法とし
て、イオン注入法とレーザ活性化法あるいは熱活性法と
の組み合わせ等が挙げられる。チャネル層形成およびソ
ース・ドレイン領域形成にレーザを用いる方法は、低温
プロセスであるので、安価なガラス基板を用いることが
可能となる。したがって、この方法は、ポリシリコン薄
膜トランジスタを用いて液晶表示装置を量産する際にお
いては非常に有力な方法である。また、イオン注入の際
にイオンの質量分離を行わないイオンドーピング法は、
大型基板を用いたプロセスに適するため、量産に向けて
非常に有力な方法である。ここでは、レーザアニール法
およびレーザ活性化法、並びにイオンドーピング法を用
いる場合について説明する。
【００３１】まず、図４（Ａ）に示すように、ガラス基
板１１上に下地層１２としてＳｉＯ2 膜およびアモルフ
ァスシリコン膜をプラズマＣＶＤ法により順次形成し、
レーザアニールによりアモルファスシリコンを結晶化さ
せてポリシリコン層１３とし、ポリシリコン層１３をフ
ォトリソグラフィー法およびエッチング法によりパター
ニングする。
板１１上に下地層１２としてＳｉＯ2 膜およびアモルフ
ァスシリコン膜をプラズマＣＶＤ法により順次形成し、
レーザアニールによりアモルファスシリコンを結晶化さ
せてポリシリコン層１３とし、ポリシリコン層１３をフ
ォトリソグラフィー法およびエッチング法によりパター
ニングする。
【００３２】次いで、図４（Ｂ）に示すように、ポリシ
リコン層１３上にプラズマＣＶＤ法あるいは常圧ＣＶＤ
法でＳｉＯ2 を堆積させることにより第１のゲート絶縁
膜１５−１を形成し、フォトリソグラフィー法およびエ
ッチング法によりパターニングする。この第１のゲート
絶縁膜１５−１をマスクとして、高ドーズ量で補助容量
部Ｐ+ イオンドーピングを行い、ｎ+ 型のソース・ドレ
イン領域１４−１を形成する。次いで、これをレーザを
用いて活性化する。このｎ+ 型のソース・ドレイン領域
１４−１は補助容量線１６−２の下部電極を兼ねてい
る。したがって、ポリシリコンチャネル層１３と補助容
量線１６−２の下部電極は同一層で形成されている。
リコン層１３上にプラズマＣＶＤ法あるいは常圧ＣＶＤ
法でＳｉＯ2 を堆積させることにより第１のゲート絶縁
膜１５−１を形成し、フォトリソグラフィー法およびエ
ッチング法によりパターニングする。この第１のゲート
絶縁膜１５−１をマスクとして、高ドーズ量で補助容量
部Ｐ+ イオンドーピングを行い、ｎ+ 型のソース・ドレ
イン領域１４−１を形成する。次いで、これをレーザを
用いて活性化する。このｎ+ 型のソース・ドレイン領域
１４−１は補助容量線１６−２の下部電極を兼ねてい
る。したがって、ポリシリコンチャネル層１３と補助容
量線１６−２の下部電極は同一層で形成されている。
【００３３】この高ドーズ量のｎ型不純物ドーピングに
より、第１のゲート絶縁膜１５−１には、Ｐ，Ａｓ，Ｂ
ｉ，Ｓｂ等のｎ型不純物が約１０12／ｃｍ2 以上の濃度
で含まれることになる。第１のゲート絶縁膜１５−１に
不純物元素が含まれることにより、ガラス基板に含まれ
るナトリウムイオンやカリウムイオン等の可動イオンの
ゲッタリング効果が発揮され、ＴＦＴの可動イオン性劣
化に対する耐性が増大する。
より、第１のゲート絶縁膜１５−１には、Ｐ，Ａｓ，Ｂ
ｉ，Ｓｂ等のｎ型不純物が約１０12／ｃｍ2 以上の濃度
で含まれることになる。第１のゲート絶縁膜１５−１に
不純物元素が含まれることにより、ガラス基板に含まれ
るナトリウムイオンやカリウムイオン等の可動イオンの
ゲッタリング効果が発揮され、ＴＦＴの可動イオン性劣
化に対する耐性が増大する。
【００３４】次いで、図４（Ｃ）に示すように、プラズ
マＣＶＤ法あるいは常圧ＣＶＤ法でＳｉＯ2 を堆積させ
ることにより、全面に第２の絶縁膜１５−２を形成し、
第２の絶縁膜１５−２上に、スパッタリング法でＭｏＴ
ａを堆積させて膜形成し、フォトリソグラフィー法およ
びエッチング法によりパターニングしてゲート線１６−
１および補助容量線１６−２を形成する。したがって、
ゲート線１６−１と補助容量線１６−２は同一層で形成
されている。このとき、ゲート線１６−１の幅は、第１
の絶縁膜１５−１の幅よりも若干小さく設定する（４〜
８μｍ程度）。その後、低ドーズ量でＰ+ イオンドーピ
ングを行い、ＬＤＤ領域１４−２を形成する。
マＣＶＤ法あるいは常圧ＣＶＤ法でＳｉＯ2 を堆積させ
ることにより、全面に第２の絶縁膜１５−２を形成し、
第２の絶縁膜１５−２上に、スパッタリング法でＭｏＴ
ａを堆積させて膜形成し、フォトリソグラフィー法およ
びエッチング法によりパターニングしてゲート線１６−
１および補助容量線１６−２を形成する。したがって、
ゲート線１６−１と補助容量線１６−２は同一層で形成
されている。このとき、ゲート線１６−１の幅は、第１
の絶縁膜１５−１の幅よりも若干小さく設定する（４〜
８μｍ程度）。その後、低ドーズ量でＰ+ イオンドーピ
ングを行い、ＬＤＤ領域１４−２を形成する。
【００３５】次いで、図４（Ｄ）に示すように、ｐチャ
ネルＴＦＴ領域以外の領域にＡｌ等からなる保護膜２０
を形成し、高ドーズ量でＢ+ イオンドーピングを行い、
ｐ+型のソース・ドレイン領域１４−３を形成する。
ネルＴＦＴ領域以外の領域にＡｌ等からなる保護膜２０
を形成し、高ドーズ量でＢ+ イオンドーピングを行い、
ｐ+型のソース・ドレイン領域１４−３を形成する。
【００３６】次いで、図５（Ａ）に示すように、保護膜
２０を除去した後、プラズマＣＶＤ法あるいは常圧ＣＶ
Ｄ法でＳｉＯ2 を堆積させることにより、全面に層間絶
縁膜１７−１を形成し、ｎ+ 型のソース・ドレイン領域
１４−１，１４−２，１４−３をレーザを用いて活性化
した後、これにコンタクトホールを形成する。
２０を除去した後、プラズマＣＶＤ法あるいは常圧ＣＶ
Ｄ法でＳｉＯ2 を堆積させることにより、全面に層間絶
縁膜１７−１を形成し、ｎ+ 型のソース・ドレイン領域
１４−１，１４−２，１４−３をレーザを用いて活性化
した後、これにコンタクトホールを形成する。
【００３７】次いで、図５（Ｂ）に示すように、コンタ
クトホール内に充填されるようにスパッタリング法でＡ
ｌを堆積させ、フォトリソグラフィー法およびエッチン
グ法によりパターニングして信号線１８を形成し、図５
（Ｃ）に示すように、プラズマＣＶＤ法でシリコン窒化
物を堆積させることにより、全面に層間絶縁膜１７−２
を形成し、これにコンタクトホールを形成する。
クトホール内に充填されるようにスパッタリング法でＡ
ｌを堆積させ、フォトリソグラフィー法およびエッチン
グ法によりパターニングして信号線１８を形成し、図５
（Ｃ）に示すように、プラズマＣＶＤ法でシリコン窒化
物を堆積させることにより、全面に層間絶縁膜１７−２
を形成し、これにコンタクトホールを形成する。
【００３８】最後に、図６に示すように、コンタクトホ
ール内に充填されるようにスパッタリング法でＩＴＯを
堆積させ、フォトリソグラフィー法およびエッチング法
によりパターニングして画素電極１９を形成し、周辺パ
ッド部を開孔して画素部および駆動回路部が作製され
る。この方法によれば、９ｐｅｐ（photo etching proc
ess ）でＴＦＴ基板を作製することができる。
ール内に充填されるようにスパッタリング法でＩＴＯを
堆積させ、フォトリソグラフィー法およびエッチング法
によりパターニングして画素電極１９を形成し、周辺パ
ッド部を開孔して画素部および駆動回路部が作製され
る。この方法によれば、９ｐｅｐ（photo etching proc
ess ）でＴＦＴ基板を作製することができる。
【００３９】このＴＦＴ基板についてＴＦＴの移動度を
調べたところ、ｎチャネル（ｎ−ｃｈ）ＴＦＴにおいて
移動度は＞１００ｃｍ2 ／Ｖｓであり、ｐチャネル（ｐ
−ｃｈ）ＴＦＴにおいて移動度は＞８０ｃｍ2 ／Ｖｓで
あった。また、バイアス・温度ストレス（ＢＴＳ）試験
を行ったところ、ゲート−ソース間２０Ｖバイアス、８
０℃、１００００秒のストレス条件下でｎチャネル（ｎ
−ｃｈ）ＴＦＴ、ｐチャネル（ｐ−ｃｈ）ＴＦＴ共に閾
値電圧のシフト量は１Ｖ以下であった。
調べたところ、ｎチャネル（ｎ−ｃｈ）ＴＦＴにおいて
移動度は＞１００ｃｍ2 ／Ｖｓであり、ｐチャネル（ｐ
−ｃｈ）ＴＦＴにおいて移動度は＞８０ｃｍ2 ／Ｖｓで
あった。また、バイアス・温度ストレス（ＢＴＳ）試験
を行ったところ、ゲート−ソース間２０Ｖバイアス、８
０℃、１００００秒のストレス条件下でｎチャネル（ｎ
−ｃｈ）ＴＦＴ、ｐチャネル（ｐ−ｃｈ）ＴＦＴ共に閾
値電圧のシフト量は１Ｖ以下であった。
【００４０】このようにして得られたＴＦＴ基板を用い
て、常法にしたがってアクティブマトリクス型液晶表示
装置を作製した。この液晶表示装置の開口率を調べたと
ころ、４０％以上であることが確認された。
て、常法にしたがってアクティブマトリクス型液晶表示
装置を作製した。この液晶表示装置の開口率を調べたと
ころ、４０％以上であることが確認された。
【００４１】本実施形態においては、ポリシリコン薄膜
トランジスタについて説明しているが、本発明はアモル
ファスシリコンを用いた薄膜トランジスタにも同様に適
用することができる。
トランジスタについて説明しているが、本発明はアモル
ファスシリコンを用いた薄膜トランジスタにも同様に適
用することができる。
【００４２】
【発明の効果】以上説明したように本発明の液晶表示装
置は、薄膜トランジスタをスイッチング素子として有
し、前記薄膜トランジスタは、前記第１の基板上方に形
成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成さ
れたゲート線と、前記第１の基板上方に形成された補助
容量絶縁膜と、前記補助容量絶縁膜上に形成された補助
容量線とを有しており、前記ゲート絶縁膜の厚さが前記
補助容量絶縁膜の厚さよりも厚いので、基板材料中の可
動イオンによる劣化がなく、しかも開口率が高いもので
ある。
置は、薄膜トランジスタをスイッチング素子として有
し、前記薄膜トランジスタは、前記第１の基板上方に形
成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成さ
れたゲート線と、前記第１の基板上方に形成された補助
容量絶縁膜と、前記補助容量絶縁膜上に形成された補助
容量線とを有しており、前記ゲート絶縁膜の厚さが前記
補助容量絶縁膜の厚さよりも厚いので、基板材料中の可
動イオンによる劣化がなく、しかも開口率が高いもので
ある。
【００４３】また、本発明の液晶表示装置の製造方法
は、一方の基板にスイッチング素子として形成された薄
膜トランジスタが、一方の基板上に直接または下地層を
介してチャネル層およびソース・ドレイン領域を形成
し、チャネル層上に第１のゲート絶縁膜を形成し、第１
のゲート絶縁膜上に第２のゲート絶縁膜を形成し、第２
のゲート絶縁膜上であってチャネル層上方にゲート線を
形成し、第２のゲート絶縁膜上であって一方のソース・
ドレイン領域上方に補助容量線を形成するので、製造工
程を従来より１ｐｅｐ削減することができ、上記液晶表
示装置を効率よく得ることができる。
は、一方の基板にスイッチング素子として形成された薄
膜トランジスタが、一方の基板上に直接または下地層を
介してチャネル層およびソース・ドレイン領域を形成
し、チャネル層上に第１のゲート絶縁膜を形成し、第１
のゲート絶縁膜上に第２のゲート絶縁膜を形成し、第２
のゲート絶縁膜上であってチャネル層上方にゲート線を
形成し、第２のゲート絶縁膜上であって一方のソース・
ドレイン領域上方に補助容量線を形成するので、製造工
程を従来より１ｐｅｐ削減することができ、上記液晶表
示装置を効率よく得ることができる。
【図１】本発明のアクティブマトリクス型液晶表示装置
のＴＦＴ構造を示す図。
のＴＦＴ構造を示す図。
【図２】補助容量絶縁膜厚と開口率との関係を示すグラ
フ。
フ。
【図３】ゲート絶縁膜厚と閾値電圧シフト量との関係を
示すグラフ。
示すグラフ。
【図４】（Ａ）〜（Ｄ）は図１に示すＴＦＴの製造工程
を説明するための図。
を説明するための図。
【図５】（Ａ）〜（Ｃ）は図１に示すＴＦＴの図４
（Ｄ）以降の製造工程を説明するための図。
（Ｄ）以降の製造工程を説明するための図。
【図６】図１に示すＴＦＴの図５（Ｃ）以降の製造工程
を説明するための図。
を説明するための図。
【図７】従来のアクティブマトリクス型液晶表示装置の
ＴＦＴ構造を示す図。
ＴＦＴ構造を示す図。
【図８】（Ａ）〜（Ｄ）は図７に示すＴＦＴの製造工程
を説明するための図。
を説明するための図。
【図９】（Ａ）〜（Ｃ）は図７に示すＴＦＴの図８
（Ｄ）以降の製造工程を説明するための図。
（Ｄ）以降の製造工程を説明するための図。
【図１０】（Ａ）および（Ｂ）は図７に示すＴＦＴの図
９（Ｃ）以降の製造工程を説明するための図。
９（Ｃ）以降の製造工程を説明するための図。
１１…ガラス基板、１２…下地層、１３…チャネルポリ
シリコン層、１４−１…ｎ+ 型のソース・ドレイン領
域、１４−２…ｎ- 型のＬＤＤ領域、１４−３…ｐ+ 型
のソース・ドレイン領域、１５−１…第１のゲート絶縁
膜、１５−２…第２のゲート絶縁膜、１６−１…ゲート
線、１６−２…補助容量線、１７−１，１７−２…層間
絶縁膜、１８…信号線、１９…画素電極、２０…保護
膜。
シリコン層、１４−１…ｎ+ 型のソース・ドレイン領
域、１４−２…ｎ- 型のＬＤＤ領域、１４−３…ｐ+ 型
のソース・ドレイン領域、１５−１…第１のゲート絶縁
膜、１５−２…第２のゲート絶縁膜、１６−１…ゲート
線、１６−２…補助容量線、１７−１，１７−２…層間
絶縁膜、１８…信号線、１９…画素電極、２０…保護
膜。
Claims (5)
- 【請求項１】薄膜トランジスタをスイッチング素子とし
て有する第１の基板と、前記第１の基板の薄膜トランジ
スタ形成面に対向するように配置された第２の基板と、
前記第１および第２の基板間に挟持された液晶材料とを
具備する液晶表示装置であって、 前記薄膜トランジスタは、前記第１の基板上方に形成さ
れたゲート絶縁膜と、前記ゲート絶縁膜上に形成された
ゲート線と、前記第１の基板上方に形成された補助容量
絶縁膜と、前記補助容量絶縁膜上に形成された補助容量
線とを有しており、前記ゲート絶縁膜の厚さが前記補助
容量絶縁膜の厚さよりも厚いことを特徴とする液晶表示
装置。 - 【請求項２】 前記補助容量絶縁膜の厚さが開口率約４
０％以上を達成する厚さである請求項１記載の液晶表示
装置。 - 【請求項３】 前記ゲート絶縁膜が２層構造である請求
項１記載の液晶表示装置。 - 【請求項４】 ２層構造のゲート絶縁膜のうち薄膜トラ
ンジスタのチャネル側のゲート絶縁膜が、１０12／ｃｍ
2 以上の濃度でｎ型不純物元素を含む請求項３記載の液
晶表示装置。 - 【請求項５】一方の基板に薄膜トランジスタをスイッチ
ング素子として有する一対の基板を前記薄膜トランジス
タが内側に向くようにして配置し、その間に液晶材料を
注入してなる液晶表示装置の製造方法であって、 前記薄膜トランジスタは、 前記一方の基板上に直接または下地層を介してチャネル
層および前記チャネル層の両側にソース・ドレイン領域
を形成する工程と、 前記チャネル層上に第１のゲート絶縁膜を形成する工程
と、 前記第１のゲート絶縁膜およびソース・ドレイン領域上
に第２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上であって前記チャネル層上方
にゲート線を形成する工程と、 前記第２のゲート絶縁膜上であって一方のソース・ドレ
イン領域上方に補助容量線を形成する工程と、により作
製されることを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23542595A JP3590156B2 (ja) | 1995-09-13 | 1995-09-13 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23542595A JP3590156B2 (ja) | 1995-09-13 | 1995-09-13 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0980483A true JPH0980483A (ja) | 1997-03-28 |
| JP3590156B2 JP3590156B2 (ja) | 2004-11-17 |
Family
ID=16985925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23542595A Expired - Fee Related JP3590156B2 (ja) | 1995-09-13 | 1995-09-13 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3590156B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001296552A (ja) * | 2000-04-13 | 2001-10-26 | Mitsubishi Electric Corp | 半導体装置、液晶表示装置、半導体装置の製造方法および液晶表示装置の製造方法 |
| US6861299B2 (en) | 2001-08-28 | 2005-03-01 | Hitachi, Ltd. | Process for manufacturing thin film transistor on unannealed glass substrate |
| JP2005150736A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP2009192872A (ja) * | 2008-02-15 | 2009-08-27 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
-
1995
- 1995-09-13 JP JP23542595A patent/JP3590156B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8643015B2 (en) | 1998-12-28 | 2014-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| JP2001296552A (ja) * | 2000-04-13 | 2001-10-26 | Mitsubishi Electric Corp | 半導体装置、液晶表示装置、半導体装置の製造方法および液晶表示装置の製造方法 |
| US8158980B2 (en) | 2001-04-19 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor |
| US6861299B2 (en) | 2001-08-28 | 2005-03-01 | Hitachi, Ltd. | Process for manufacturing thin film transistor on unannealed glass substrate |
| KR100478664B1 (ko) * | 2001-08-28 | 2005-03-24 | 가부시키가이샤 히타치세이사쿠쇼 | 박막 트랜지스터 및 그 제조 방법 |
| JP2005150736A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP2009192872A (ja) * | 2008-02-15 | 2009-08-27 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
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| Publication number | Publication date |
|---|---|
| JP3590156B2 (ja) | 2004-11-17 |
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