JPH0620895A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JPH0620895A JPH0620895A JP17814392A JP17814392A JPH0620895A JP H0620895 A JPH0620895 A JP H0620895A JP 17814392 A JP17814392 A JP 17814392A JP 17814392 A JP17814392 A JP 17814392A JP H0620895 A JPH0620895 A JP H0620895A
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- substrate
- substrates
- silicon
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- Pending
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Abstract
(57)【要約】
【目的】ＳＯＩ基板を構成するシリコン基板と光透過性
絶縁板間に入り込んだガスを膨張させないで両基板間の
密着性を向上させ、しかも高能率のＳＯＩ基板の製造方
法を提供する。 【構成】シリコン基板１１上に光透過性絶縁基板１５を
重ね載置する工程、前記光透過性絶縁基板上からレーザ
照射する工程、とからなる。
絶縁板間に入り込んだガスを膨張させないで両基板間の
密着性を向上させ、しかも高能率のＳＯＩ基板の製造方
法を提供する。 【構成】シリコン基板１１上に光透過性絶縁基板１５を
重ね載置する工程、前記光透過性絶縁基板上からレーザ
照射する工程、とからなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ基板の製造方法
に係り、特にシリコン（Ｓｉ）基板上に光透過性絶縁基
板を重ね貼り合わせてＳＯＩ基板を製造する方法に関す
るものである。
に係り、特にシリコン（Ｓｉ）基板上に光透過性絶縁基
板を重ね貼り合わせてＳＯＩ基板を製造する方法に関す
るものである。
【０００２】
【従来の技術】半導体装置が集積化されてくるとそれを
動作させるための印加電圧は、例えばゲート長０．３５
μｍのトランジスタでは３．３Ｖ，またゲート長が０．
２５μｍでは２．２〜１，５Ｖとなると考えられてい
る。しかしトランジスタ動作時の駆動電流はトランジス
タの微細化と低電圧化に伴ない低下し、半導体装置の動
作速度の低下を招く。
動作させるための印加電圧は、例えばゲート長０．３５
μｍのトランジスタでは３．３Ｖ，またゲート長が０．
２５μｍでは２．２〜１，５Ｖとなると考えられてい
る。しかしトランジスタ動作時の駆動電流はトランジス
タの微細化と低電圧化に伴ない低下し、半導体装置の動
作速度の低下を招く。
【０００３】この動作速度の低下の主な原因はトランジ
スタと半導体基板間に生じる空乏層の寄生容量による。
従って、この寄生容量の問題を解決するためには上記空
乏層を取り除くことが考えられる。その方法としては表
面を洗浄したシリコン（Ｓｉ）基板上に透過性の良い絶
縁基板を重ねたいわゆるＳＯＩ（Semiconductor On Ins
ulator）基板を用いる方法が考えられている。
スタと半導体基板間に生じる空乏層の寄生容量による。
従って、この寄生容量の問題を解決するためには上記空
乏層を取り除くことが考えられる。その方法としては表
面を洗浄したシリコン（Ｓｉ）基板上に透過性の良い絶
縁基板を重ねたいわゆるＳＯＩ（Semiconductor On Ins
ulator）基板を用いる方法が考えられている。
【０００４】図２は、シリコン基板を薄膜化して、空乏
層発生領域を無くし基板の強度維持のため絶縁基板を貼
り合わしてなるＭＯＳトランジスタの概略断面図であ
る。
層発生領域を無くし基板の強度維持のため絶縁基板を貼
り合わしてなるＭＯＳトランジスタの概略断面図であ
る。
【０００５】図２において、１はシリコン（Ｓｉ）基
板、２ａ，２ｂはそれぞれ、ソース領域、ドレイン領
域、３はゲート酸化膜、３ａはサイドウォール、４はゲ
ート電極、５は光透過性ＳｉＯ2基板（石英基板）であ
る。すなわち図２ではＳｉ基板１が薄膜化され、光透過
性基板（石英基板）５が図中のＡの面で貼り合わされて
構成されている。
板、２ａ，２ｂはそれぞれ、ソース領域、ドレイン領
域、３はゲート酸化膜、３ａはサイドウォール、４はゲ
ート電極、５は光透過性ＳｉＯ2基板（石英基板）であ
る。すなわち図２ではＳｉ基板１が薄膜化され、光透過
性基板（石英基板）５が図中のＡの面で貼り合わされて
構成されている。
【０００６】図２に示したＭＯＳトランジスタに用いた
ＳＯＩ基板の従来の方法を図３に基づいて以下説明す
る。
ＳＯＩ基板の従来の方法を図３に基づいて以下説明す
る。
【０００７】まず、図３（ａ）に示すようにＢＰＳＧ層
７を表面に形成した石英基板（ＳｉＯ2）５上にシリコ
ン（Ｓｉ）基板１を重ね載置する。このときＢＰＳＧ層
７と石英基板５とを接触させる。
７を表面に形成した石英基板（ＳｉＯ2）５上にシリコ
ン（Ｓｉ）基板１を重ね載置する。このときＢＰＳＧ層
７と石英基板５とを接触させる。
【０００８】このＢＰＳＧ層７は、Ｓｉ基板１と石英基
板５の密着性を向上させるために用いるものである。
板５の密着性を向上させるために用いるものである。
【０００９】上記図３（ａ）の後、加圧ローラ９を用い
てＳｉ基板１と石英基板５の両側から加圧し、ＢＰＳＧ
層７とＳｉ基板１との間に存在する気泡を外に排出させ
てより密着性を高める。
てＳｉ基板１と石英基板５の両側から加圧し、ＢＰＳＧ
層７とＳｉ基板１との間に存在する気泡を外に排出させ
てより密着性を高める。
【００１０】次に図３（ｃ）に示すように、重ね合わせ
た基板（加圧された基板）１０を電気炉１２内に配置し
てシリコンを溶かす９００〜１１００℃の温度に加熱
し、電気炉アニールによるシリコン基板１と石英基板５
の接着を行う。その後、図３（ｄ）に示すように機械的
ポリッシングあるいは化学的エッチングによりＳｉ基板
を約０．１μｍ以下の厚さに削り薄膜化して薄膜化Ｓｉ
基板１ａを得る。
た基板（加圧された基板）１０を電気炉１２内に配置し
てシリコンを溶かす９００〜１１００℃の温度に加熱
し、電気炉アニールによるシリコン基板１と石英基板５
の接着を行う。その後、図３（ｄ）に示すように機械的
ポリッシングあるいは化学的エッチングによりＳｉ基板
を約０．１μｍ以下の厚さに削り薄膜化して薄膜化Ｓｉ
基板１ａを得る。
【００１１】このようにしてＳＯＩ貼り合わせ基板を形
成した後、通常の半導体装置の製造がなされる。
成した後、通常の半導体装置の製造がなされる。
【００１２】
【発明が解決しようとする課題】上記のように、Ｓｉ基
板１と石英基板５を重ね合わせる際に、空気等の小さな
気泡が両基板の隙間に入り、図３（ｂ）に示した加圧ロ
ーラ９による圧縮によっても排出し切らず残留し、次の
電気炉アニール工程でその残留気泡が加熱され、膨張し
てＳｉ基板１の剥離、割れを生ぜしめ、またその工程が
複雑である等の問題があった。
板１と石英基板５を重ね合わせる際に、空気等の小さな
気泡が両基板の隙間に入り、図３（ｂ）に示した加圧ロ
ーラ９による圧縮によっても排出し切らず残留し、次の
電気炉アニール工程でその残留気泡が加熱され、膨張し
てＳｉ基板１の剥離、割れを生ぜしめ、またその工程が
複雑である等の問題があった。
【００１３】またＳＯＩ基板を形成する方法としてＳｉ
基板に酸素を所定深さにイオン注入し、加熱してＳｉ基
板の表層近傍にＳｉＯ2領域を形成する方法があるが、
イオン注入の際にシリコン基板にダメージを与えたり、
原理的にその方法が困難であった。
基板に酸素を所定深さにイオン注入し、加熱してＳｉ基
板の表層近傍にＳｉＯ2領域を形成する方法があるが、
イオン注入の際にシリコン基板にダメージを与えたり、
原理的にその方法が困難であった。
【００１４】そこで本発明は、ＳＯＩ基板を構成するシ
リコン基板と光透過性絶縁基板間に入り込んだガスを膨
張させないで両基板間の密着性を向上させ、しかも高能
率のＳＯＩ基板の製造方法を提供することを目的とす
る。
リコン基板と光透過性絶縁基板間に入り込んだガスを膨
張させないで両基板間の密着性を向上させ、しかも高能
率のＳＯＩ基板の製造方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】上記課題は本発明によれ
ば、シリコン基板上に光透過性絶縁基板を重ね載置する
工程、前記光透過性絶縁基板上からレーザ照射する工
程、とからなることを特徴とするＳＯＩ基板の製造方法
によって解決される。
ば、シリコン基板上に光透過性絶縁基板を重ね載置する
工程、前記光透過性絶縁基板上からレーザ照射する工
程、とからなることを特徴とするＳＯＩ基板の製造方法
によって解決される。
【００１６】本発明では、前記レーザとして高温短時間
溶融のためパルスレーザが好ましい。
溶融のためパルスレーザが好ましい。
【００１７】更に本発明では、前記シリコン基板上に光
透過性絶縁基板を重ね載置した後、両基板の外側から加
圧することが両基板間からの気泡排除のため好ましい。
透過性絶縁基板を重ね載置した後、両基板の外側から加
圧することが両基板間からの気泡排除のため好ましい。
【００１８】更に又、本発明では前記絶縁基板上からの
レーザ照射を減圧下で行うことが上記と同様に気泡排除
のため好ましい。
レーザ照射を減圧下で行うことが上記と同様に気泡排除
のため好ましい。
【００１９】
【作用】本発明によれば、ＳＯＩ基板を構成するシリコ
ン（Ｓｉ）基板１１と光透過性絶縁基板（石英基板）１
５を重ね合わせ、光透過性絶縁基板１５側からレーザを
照射しているため、レーザは光透過性基板１５を透過し
てシリコン基板１１表面のみをＳｉの融点付近で短時間
だけ加熱することが可能となる。
ン（Ｓｉ）基板１１と光透過性絶縁基板（石英基板）１
５を重ね合わせ、光透過性絶縁基板１５側からレーザを
照射しているため、レーザは光透過性基板１５を透過し
てシリコン基板１１表面のみをＳｉの融点付近で短時間
だけ加熱することが可能となる。
【００２０】その結果、シリコン基板１１と光透過性絶
縁基板（ＳｉＯ2）１５との間に入り込んだ気泡も膨張
せず密着性が向上する。
縁基板（ＳｉＯ2）１５との間に入り込んだ気泡も膨張
せず密着性が向上する。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２２】図１は本発明に係るＳＯＩ基板製造の一実
施例工程断面図を示す。
施例工程断面図を示す。
【００２３】まず、図１（ａ）に示すように、従来の半
導体洗浄液により洗浄（自然酸化膜除去）したシリコン
（Ｓｉ）基板１１上に光透過性絶縁基板として石英基板
１５を載置し（重ね合わせ）、石英基板１５上方からパ
ルスレーザ（ＡｒＦ，ＸｅＣｌ，ＸｅＦレーザ等）を１
２００ｍＪ／ｃｍ2以上のエネルギー密度で照射した。
導体洗浄液により洗浄（自然酸化膜除去）したシリコン
（Ｓｉ）基板１１上に光透過性絶縁基板として石英基板
１５を載置し（重ね合わせ）、石英基板１５上方からパ
ルスレーザ（ＡｒＦ，ＸｅＣｌ，ＸｅＦレーザ等）を１
２００ｍＪ／ｃｍ2以上のエネルギー密度で照射した。
【００２４】パルスレーザは、ＳｉＯ2等のガラス材を
透過し、半導体に対しては吸収係数が大きく（表面のみ
でエネルギーが吸収される）、照射時間が２０〜６０ｎ
ｓｅｃと極めて短い。また照射時のパワー密度が１０7
ｗ／ｃｍ2程度と極めて大きいので半導体表面を数１０
ｎｓｅｃ溶融することが可能である。
透過し、半導体に対しては吸収係数が大きく（表面のみ
でエネルギーが吸収される）、照射時間が２０〜６０ｎ
ｓｅｃと極めて短い。また照射時のパワー密度が１０7
ｗ／ｃｍ2程度と極めて大きいので半導体表面を数１０
ｎｓｅｃ溶融することが可能である。
【００２５】図１（ａ）のパルスレーザ照射の後、重ね
合わせ基板を図１（ｂ）に示すように上下反対にしてＳ
ｉ基板１１のみを機械的なポリッシングあるいは化学的
エッチングによって薄くする。
合わせ基板を図１（ｂ）に示すように上下反対にしてＳ
ｉ基板１１のみを機械的なポリッシングあるいは化学的
エッチングによって薄くする。
【００２６】図１（ｃ）は得られたＳＯＩ基板であり、
石英基板１５上に薄膜化Ｓｉ基板１１ａが形成されてい
る。
石英基板１５上に薄膜化Ｓｉ基板１１ａが形成されてい
る。
【００２７】なお、本実施例ではレーザとしてパルスレ
ーザを用いているが、上記のようにＳｉ表面を短時間で
溶融できるなら連続発振レーザも用いられる。また、Ｓ
ｉ基板と石英基板の重ね合わせ後、すぐにレーザ照射を
行ったが基板の重ね合わせ後、ローラにより加圧するこ
とによって基板間に存在する気泡を予め除去して次工程
のパルスレーザによる基板間の密着性を高めることがで
きる。また、Ｓｉ基板と石英基板の重ね合わせを真空中
で行えば気泡が入り込むことが少ない。
ーザを用いているが、上記のようにＳｉ表面を短時間で
溶融できるなら連続発振レーザも用いられる。また、Ｓ
ｉ基板と石英基板の重ね合わせ後、すぐにレーザ照射を
行ったが基板の重ね合わせ後、ローラにより加圧するこ
とによって基板間に存在する気泡を予め除去して次工程
のパルスレーザによる基板間の密着性を高めることがで
きる。また、Ｓｉ基板と石英基板の重ね合わせを真空中
で行えば気泡が入り込むことが少ない。
【００２８】更にまた、図１（ａ）のパルスレーザ照射
工程は１０-3〜１０-6Ｔｏｒｒの減圧下で行うことが基
板間の気泡排出のためにも有効である。
工程は１０-3〜１０-6Ｔｏｒｒの減圧下で行うことが基
板間の気泡排出のためにも有効である。
【００２９】
【発明の効果】以上説明したように、本発明によればシ
リコン基板と光透過性絶縁基板との間に気泡が存在しな
い状態で両基板が融着（接着）されるため、気泡の存在
により生ずる基板の剥離や割れが抑制される。しかも本
発明では基本的には、シリコン基板と絶縁基板を重ね合
わせた後、絶縁基板側からのレーザ照射のみで製造され
るためＳＯＩ基板の作製工程の単純化、短縮化、能率化
が図れる。
リコン基板と光透過性絶縁基板との間に気泡が存在しな
い状態で両基板が融着（接着）されるため、気泡の存在
により生ずる基板の剥離や割れが抑制される。しかも本
発明では基本的には、シリコン基板と絶縁基板を重ね合
わせた後、絶縁基板側からのレーザ照射のみで製造され
るためＳＯＩ基板の作製工程の単純化、短縮化、能率化
が図れる。
【図１】本発明に係るＳＯＩ基板製造の一実施例工程断
面図である。
面図である。
【図２】ＳＯＩ基板に作られたＭＯＳトランジスタ断面
図である。
図である。
【図３】従来のＳＯＩ基板製造の工程説明図である。
１，１１ シリコン（Ｓｉ）基板 １ａ，１１ａ 薄膜化Ｓｉ基板 ２ａ ソース領域 ２ｂ ドレイン領域 ３ ゲート酸化膜 ４ ゲート電極 ５，１５ 石英基板（ＳｉＯ2 ）（光透過性絶縁基板） ７ ＢＰＳＧ層 ９ 加圧ローラ １０ 重ね合わせた基板 １１ａ シリコン（Ｓｉ）基板 １２ 電気炉
Claims (4)
- 【請求項１】 シリコン基板上に光透過性絶縁基板を重
ね載置する工程、 前記光透過性絶縁基板上からレーザ照射する工程、 とからなることを特徴とするＳＯＩ基板の製造方法。 - 【請求項２】 前記レーザがパルスレーザであることを
特徴とする請求項１記載の方法。 - 【請求項３】 前記シリコン基板上に光透過性絶縁基板
を重ね載置した後、両基板の外側から加圧することを特
徴とする請求項１記載の方法。 - 【請求項４】 前記絶縁基板上からのレーザ照射を減圧
下で行うことを特徴とする請求項１記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17814392A JPH0620895A (ja) | 1992-07-06 | 1992-07-06 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17814392A JPH0620895A (ja) | 1992-07-06 | 1992-07-06 | Ｓｏｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620895A true JPH0620895A (ja) | 1994-01-28 |
Family
ID=16043397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17814392A Pending JPH0620895A (ja) | 1992-07-06 | 1992-07-06 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620895A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027206A (ja) * | 2004-02-03 | 2009-02-05 | Semiconductor Energy Lab Co Ltd | 半導体集積回路の製造方法 |
| JP2009033136A (ja) * | 2007-06-29 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の製造方法及び半導体装置の作製方法 |
| US7749870B2 (en) * | 2008-04-01 | 2010-07-06 | Shin-Etsu Chemical Co., Ltd. | Method for producing SOI substrate |
| US8895407B2 (en) | 2007-05-18 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of SOI substrate and manufacturing method of semiconductor device |
-
1992
- 1992-07-06 JP JP17814392A patent/JPH0620895A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027206A (ja) * | 2004-02-03 | 2009-02-05 | Semiconductor Energy Lab Co Ltd | 半導体集積回路の製造方法 |
| US8895407B2 (en) | 2007-05-18 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of SOI substrate and manufacturing method of semiconductor device |
| JP2009033136A (ja) * | 2007-06-29 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の製造方法及び半導体装置の作製方法 |
| US7749870B2 (en) * | 2008-04-01 | 2010-07-06 | Shin-Etsu Chemical Co., Ltd. | Method for producing SOI substrate |
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