TWI478278B - 用以生產ｓｏｉ基板及半導體裝置的方法 - Google Patents

用以生產ｓｏｉ基板及半導體裝置的方法 Download PDF

Info

Publication number
TWI478278B
TWI478278B TW097110074A TW97110074A TWI478278B TW I478278 B TWI478278 B TW I478278B TW 097110074 A TW097110074 A TW 097110074A TW 97110074 A TW97110074 A TW 97110074A TW I478278 B TWI478278 B TW I478278B
Authority
TW
Taiwan
Prior art keywords
substrate
layer
single crystal
crystal semiconductor
semiconductor substrate
Prior art date
Application number
TW097110074A
Other languages
English (en)
Other versions
TW200903712A (en
Inventor
Yasuhiro Jinbo
Hironobu Shoji
Hideto Ohnuma
Shunpei Yamazaki
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW200903712A publication Critical patent/TW200903712A/zh
Application granted granted Critical
Publication of TWI478278B publication Critical patent/TWI478278B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

用以生產SOI基板及半導體裝置的方法
本發明係相關於矽晶絕緣體(SOI)基板，使用SOI基板所生產的半導體裝置，及其生產方法。尤其是，本發明係相關於接合SOI技術，又相關於藉由接合單晶或多晶半導體層到具有絕緣表面的撓性基板所獲得之SOI基板，使用SOI基板所生產的半導體裝置，及其生產方法。
已發展使用具有薄單晶半導體層在絕緣表面上之稱作矽晶絕緣體(SOI)基板的單晶半導體基板來取代以薄切單晶半導體之晶錠所生產的矽晶圓之積體電路。當使用SOI基板形成將包括在積體電路中的電晶體時，可降低電晶體的汲極和基板之間的寄生電容，及可使半導體積體電路具有較高性能。因此，SOI基板已引起注意。
當作SOI基板生產方法，已知有氫離子植入分離法(例如，見參考文件1：美國專利號碼6,372,609)。氫離子植入分離法是將氫離子植入到矽晶圓以在距表面的預定深度形成微氣泡層之方法，將植入氫離子的表面疊置在另一矽晶圓上，執行熱處理以使用微氣泡層當作裂面來產生分離，及將薄矽層(SOI層)接合至另一矽晶圓。除了分離SOI層的熱處理之外，需要在氧化大氣中執行熱處理以形成氧化層在SOI層上，去除氧化層，在降低大氣中以1000℃到1300℃執行熱處理以增加接合強度，及復原SOI 層的表面上之破壞層。
使用SOI基板的半導體裝置之已知例子的其中之一係由本申請人所揭示(見參考文件2：日本已出版專利申請案號碼2000－12864)。其揭示在那例子也需要在1050℃到1150℃中熱處理以消除由於SOI層中的應力所導致之陷阱位準和缺陷。
SOI基板的習知生產方法需要在1000℃或更高的高溫中熱處理以加強SOI基板和SOI層之間的接合強度和復原SOI層的表面上之破壞層。因此，無法形成SOI層在用於液晶面板生產之玻璃基板、具有耐熱溫度約700℃的基板，或具有較低耐熱溫度的塑膠基板上。即使以氫離子植入分離法在玻璃基板上設置SOI層，仍有SOI層的接合強度弱之問題，因為無法施加增加接合強度的高溫熱處理。
難以固定撓性基板，因為撓性基板具有薄厚度且易彎曲和難以處理；因此，具有使用撓性基板的半導體裝置之產率低的問題。
鑑於上述問題，本發明的目的係提供甚至在使用諸如玻璃基板或塑膠基板等撓性基板時，仍能夠以高產率生產可用於實際應用中之具有SOI(矽晶絕緣體)層的SOI基板之方法。另外，本發明的另一目的係提供使用此種高產率的SOI基板以生產薄半導體裝置之方法。
當將單晶半導體基板接合到具有絕緣表面的撓性基板以生產SOI基板時，使接合表面的一或二者活化，然後將具有絕緣表面的撓性基板和單晶半導體基板彼此裝附。例如，以原子射束或離子射束照射具有絕緣表面的撓性基板和單晶半導體基板之接合表面的至少其中之一。另一選擇是，執行電漿照射或基處理(radical treatment)。另外，可將具有絕緣表面的撓性基板和單晶半導體基板之接合表面的至少其中之一經過氧電漿處理或以臭氧水清洗以成親水性的。即使熱處理步驟的溫度大於或等於250℃和低於400℃，藉由此種表面處理仍可容易地將不同的材料彼此接合。
在接合單晶半導體基板到具有絕緣表面的撓性基板時，使用有機矽烷當作材料在將形成接合之表面的其中之一或二者上形成氧化矽層。能夠使用的有機矽烷之例子包括含矽化合物，諸如四乙氧基矽烷(TEOS)、四甲基矽烷(化學式：Si(CH3 )4 )、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷、及三乙烷胺基矽烷等。換言之，在具有將單晶半導體層(SOI層)接合到具有絕緣表面的撓性基板之結構的SOI基板中，在將形成接合之表面的其中之一或二者上設置形成一平滑且活化的表面之氧化矽層當作接合表面。
將接合至具有絕緣表面的撓性基板之SOI層係藉由分離形成在單晶半導體基板中的易碎區所獲得。易碎區係藉 由以加速離子照射單晶半導體基板所形成，加速粒子係藉由使用以氟為代表的氫、氦、或鹵素的氣體當作源氣體之電漿激勵所產生。在此例中，以具有不同質量之單一原子的複數離子或具有不同質量的複數原子之複數離子來執行照射較佳。在以氫離子照射的例子中，氫離子包括具有高比例的H3 ＋ 離子之H＋ 、H2 ＋ 、及H3 ＋ 離子較佳。在以離子化氦照射的例子中，即使在沒有質量分離下以離子摻雜，仍大體上僅以He十 離子摻雜單晶半導體基板。需注意的是，“大體上”一詞意謂單晶半導體基板也被摻雜有少量的離子化大氣中的元素。
在將接合至具有絕緣表面之撓性基板的SOI層中，在接合單晶半導體基板至具有絕緣表面的撓性基板之前，將單晶半導體基板經過熱處理以使易碎區更易碎，而用於分離形成在單晶半導體基板中的易碎區。在此例中，在使用壓力構件施加壓力到單晶半導體基板的表面之同時執行熱處理，以自易碎區防止變成氣體的離子。另一選擇是，將絕緣層形成在單晶半導體基板上和執行熱處理。
在接合從單晶半導體基板分離的單晶半導體層到具有絕緣表面的撓性基板之前，以加速離子照射單晶半導體基板，然後加熱以形成易碎區，此易碎區是使單晶半導體基板的一部分變成易碎之區域，藉以將具有低耐熱性的撓性基板和單晶半導體基板彼此接合和能夠生產SOI基板。利用此結構，甚至當使用諸如塑膠基板等具有低耐熱溫度的基板時，仍可以高產率獲得具有高接合強度之具有將藉由 接合部位接合至基板的SOI層之SOI基板。另外，可生產使用SOI基板的半導體裝置。
 (實施模式1)
圖1為根據本發明的SOI基板之結構圖。在圖1中，基板100是與SOI層一同設置在SOI基板中及是撓性的且具有絕緣表面之基板。可指定撓性絕緣基板、設置有絕緣層在表面上之撓性金屬基板等來當作基板的典型例子。可指定PET(聚對苯二甲酸乙二酯)、PEN(聚萘二甲酸乙二醇酯)、PES(聚醚碸)、聚丙烯、聚丙硫醚(polypropylene sulfide)、聚碳酸酯、聚醚醯亞胺、聚苯硫醚、聚苯醚、聚碸、或聚鄰苯二甲醯胺等所形成的塑膠基板或纖維材料所製成的紙來當作撓性絕緣基板。
藉由將預浸漬體用於撓性絕緣基板，可防止點壓力或直線壓力對SOI基板和稍後將生產的半導體裝置所造成之破壞。預浸漬體的典型例子可藉由將諸如聚乙烯醇纖維、聚酯纖維、聚醯胺纖維、聚乙烯纖維、克維拉纖維、聚苯撐苯並二噁唑纖維、玻璃纖維、碳纖維等纖維本體浸漬有藉由以有機溶劑稀釋氟樹脂所獲得之組成所獲得，然後藉由以乾燥揮發有機溶劑來半熟化諸如環氧樹脂、未飽和聚酯樹脂、聚亞醯胺樹脂、氟樹脂等基質樹脂。
另外，當作撓性絕緣基板，能夠使用在電子工廠中使用之各種玻璃基板的任一種，諸如矽酸鋁鹽玻璃、矽酸硼 鹽玻璃、鋇硼矽酸玻璃等。
可指定形成有諸如氧化矽層、氮化矽層、氮氧化矽層、氮化鋁層、或氧化鋁層之金屬膜、金屬片等來當作設置有絕緣層在表面上之撓性金屬基板。需注意的是，絕緣層並不侷限於上述絕緣層，亦可適當使用其他絕緣層。
SOI層102是單晶半導體層，及典型上使用單晶矽。另一選擇是，可使用以氫離子植入分離法能夠與多晶半導體基板分離之矽，或以氫離子植入分離法能夠與單晶半導體基板或多晶半導體基板分離之鍺。另一選擇是，可使用諸如矽鍺、砷化鎵、或磷化銦等化合物半導體的結晶半導體基板。
需注意的是，在此實施模式中和此實施例之後所說明的實施模式中，當作SOI層102的典型例子，使用單晶半導體層。當使用多晶半導體基板取代單晶半導體基板時，以多晶半導體層取代SOI層102。當使用結晶半導體基板取代單晶半導體基板時，以結晶半導體層取代SOI層102。
如圖2所示，可將具有平滑和活化表面的接合層(形成在接合介面中的層)104設置在基板100和SOI層102之間。圖2所示的SOI基板係藉由在SOI層102的表面上形成具有平滑和活化表面的接合層104及結合具有平滑和活化表面的接合層104到基板100所生產。需注意的是，SOI基板係藉由在基板100的表面上形成具有平滑和活化表面的接合層104及結合具有平滑和活化表面的接合層 104到SOI層102所生產。
氧化矽層適合接合層104。尤其是，以使用有機矽烷的化學汽相沈積法所形成的氧化矽層較佳。當作有機矽烷氣體，可使用含矽化合物，諸如四乙氧基矽烷、四甲基矽烷、四甲基環四矽氧烷、八甲基環四矽氧烷、六甲基二矽氮烷、三乙氧基矽烷、及三乙烷胺基矽烷等。藉由將單晶半導體基板經過高溫熱處理所形成的熱氧化物層或化學氧化物亦可被用於接合層104。例如，可藉由以含臭氧的水溶液處理將成為SOI層之單晶半導體基板的表面來形成化學氧化物。將化學氧化物形成反映單晶半導體基板的表面之平坦性較佳。
以厚度1 nm到600 nm設置具有已活化之平滑表面的接合層104，5 nm到500 nm較佳，5 nm到200 nm更好。利用此種厚度，能夠平滑將形成接合的表面(將形成接合的表面)之表面粗糙，亦能夠確保層的生長表面之平滑。此外，提供接合層104能夠減輕將接合在一起的基板和SOI層之熱變形。在將SOI層102接合到具有絕緣表面的撓性基板之基板100時，可藉由在基板100和SOI層102之接合表面的其中之一或二者上設置接合層104而將基板100和SOI層102強力接合在一起，此接合層104係藉由氧化矽層，熱氧化層較佳，藉由以臭氧水處理單晶半導體基板的表面所形成的氧化矽層，或使用有機矽烷當作材料所形成的氧化矽層所製成。
圖3A至圖4B為將至少障層105和接合層104設置 在基板100和SOI層102之間的結構圖。當藉由設置障層105將SOI層102接合至基板100時，可防止SOI層102受到雜質污染，諸如來自從被使用當作基板100之撓性絕緣基板、撓性金屬基板、具有絕緣表面的撓性基板擴散之鹼金屬、鹼土金屬等可移動離子等。使用含氮絕緣層當作障層105較佳。典型上，障層105係藉由堆疊一或多個氮化矽層、氧氮化矽層、氮氧化矽層、氮化鋁層、氧氮化鋁層、或氮氧化鋁層所形成。障層120係可例如藉由從SOI層側堆疊氮氧化矽層和氧氮化矽層所形成。當作障層105，使用蝕刻率低的濃密層，藉以能夠提高障層105的屏障功能。當作蝕刻率低的濃密層，可形成含氮絕緣層、氧化矽層、氮氧化矽層、氧氮化矽層、氮化鋁層等。
需注意的是，氮氧化矽層意謂含有氧比氮多的層，及在使用Rutherford(盧瑟福)背向散射分析儀(RBS)和氫前向散射(HFS)執行量測的例子中，分別包括濃度範圍從50 at.%到70 at.%、0.5 at.%到15 at.%、25 at.%到35 at.%、及0.1 at%到10 at.%的氧、氮、矽、及氫。另外，氧氮化矽層意謂含有氮比氧多的層，及在使用RBS及HFS執行量測的例子中，分別包括濃度範圍從5 at.%到30 at.%、20 at.%到55 at%、25 at.%到35 at.%、及10 at.%到30 at.%的氧、氮、矽、及氫。需注意的是，氧、氮、矽、及氫的百分比落在上述範圍內，其中含在氮氧化矽層或氧氮化矽層中的原子數被定義作100 at.%。
圖3A為根據本發明的SOI基板之另一結構圖。圖 3A為將障層105設置在接合層104和基板100之間的結構。此處，將障層105形成在基板100上，將接合層104形成在SOI層102的表面上，及將障層105及接合層104彼此結合。另一選擇是，可利用將接合層104形成在基板100上，將障層105形成在SOI層102的表面上，及將障層105及接合層104彼此結合的結構。而且，亦可利用將障層105及接合層104連續堆疊在基板100或SOI層102的其中一表面上，並且將接合層104接合到基板100和SOI層102的另一表面。
圖3B為將接合層104和複數障層105及120設置在基板100和SOI層102之間的結構。此處，將障層105形成在基板100上，將障層120及接合層104連續堆疊在SOI層102的表面上，及將障層105及接合層104彼此結合。另一選擇是，亦可利用將障層105及接合層104連續堆疊在基板100上，將障層120設置在SOI層102的表面上，及將障層120及接合層104彼此接合之結構。
圖4A及4B為除了障層105及接合層104之外還在基板100和SOI層102之間設置至少絕緣層121的結構。可將絕緣層121設置在SOI層102和接合層104之間，在接合層104和障層105之間，及在基板100和障層105之間。
圖4A為將接合層104、障層105、及絕緣層121設置在基板100和SOI層102之間的結構。此處，將障層105設置在基板100上，將絕緣層121和接合層104連續 堆疊在SOI層102的表面上，及將障層105及接合層104彼此接合。另一選擇是，亦可利用將障層105及接合層104連續堆疊在基板100上，將絕緣層121設置在SOI層102的表面上，及將接合層104和絕緣層121彼此接合之結構。
圖4B為除了基板100的表面上之障層105之外還為SOI層102設置障層120的結構。此處，將障層105形成在基板100上，將絕緣層121、障層120、及接合層104連續堆疊在SOI層102的表面上，及將障層105及接合層104彼此接合。另一選擇是，亦可利用將障層105及接合層104連續堆疊在基板100上，將絕緣層121及障層120連續堆疊在SOI層102的表面上，及將接合層104及障層120彼此接合之結構。
絕緣層121是藉由將單晶半導體基板經過高溫熱處理所形成的熱氧化層較佳。另外，可使用與接合層104類似地使用有機矽烷氣體的化學汽相沈積法所沈積之氧化矽層。亦可使用化學氧化物當作絕緣層121。化學氧化物係可例如藉由以含臭氧的水處理將變成SOI層之單晶半導體基板的表面所形成。因為化學氧化物反映單晶半導體基板的表面之形狀，所以單晶半導體基板是平坦的以使得化學氧化物亦變得平坦較佳。
此實施模式中所說明的SOI基板係藉由接合SOI層到撓性基板所形成；因此，此實施模式所說明的SOI基板是撓性且薄的。
(實施模式2)
將參考圖5A至圖8D說明實施模式1所說明的SOI基板生產方法。
圖5A所示的單晶半導體基板101被清洗。從其表面以電場加速的離子照射單晶半導體基板101，將離子的元素包含在單晶半導體基板的預定深度中以形成離子摻雜層。尤其是，離子摻雜層是含有加速離子的元素之易碎層，諸如以氟為代表的氫、氦、或鹵素之區域等。下面，將離子摻雜層稱作易碎區103。在考慮將轉變成基板的SOI層之厚度下執行加速離子的照射。將SO1層的厚度設定成5 nm至500 nm，10 nm至200 nm較佳，10 nm至100 nm更好，10 nm至50 nm最好。在考慮此種厚度下設定當以離子照射單晶半導體基板101時的加速電壓。需注意的是，因為藉由分離後的拋光或熔化來平面化SOI層的表面，所以緊接在分離之後的SOI層之厚度被設定成50 nm至500 nm較佳。
易碎區103係藉由以加速離子照射單晶半導體基板來形成，加速粒子係藉由使用以氟為代表的氫、氦、或鹵素的氣體當作源氣體之電漿激勵所產生。在此例中，以具有不同質量之單一原子的複數離子或具有不同質量的複數原子之複數離子來執行照射較佳。可指定離子摻雜法、離子植入法等當作以此種離子照射之方法。在以加速氫離子照射單晶半導體基板的例子中，氫離子包括具有高比例的 H3 ＋ 離子之H＋ 、H2 ＋ 、及H3 ＋ 離子較佳。利用高比例的H3 ＋ 離子，可增加導入效率和縮短照射時間。藉由如此執行H3 ＋ 離子的比例高於H＋ 離子或H2 ＋ 離子之離子照射，比以H3 ＋ 離子的比例不高的離子執行照射之例子比較，單晶半導體基板101含有較大的氫離子數目，稍後在易碎區103所實施的分離可僅藉由少量離子的照射就能夠容易執行。
當以加速離子照射單晶半導體基板101時，單晶半導體基板的表面需要以高濃度的離子照射。因此，在某些例子中，單晶半導體基板101的表面變得粗糙。因此，使用氧化矽層、氮化矽層、氧氮化矽層等之單晶半導體基板101的保護層被設置在以加速離子照射的表面上成具有厚度50 nm到200 nm，藉以可防止以離子照射的表面被破壞和喪失其平坦性，其為較佳。
需注意的是，此說明書中的離子摻雜法意指以離子化氣體照射物體之方法，此離子化氣體係從源氣體產生且由電場加速，卻不需要質量分離和將離子化氣體的元素包括在物體中。當使用離子摻雜設備時，即使使用大基板，仍可以高效率以高劑量執行離子摻雜。
可將離子摻雜的加速電壓設定成大於或等於20 kV和小於或等於100 kV，大於或等於20 kV和小於或等於70 kV較佳，及將劑量設定成大於或等於1×1016 ions/cm2 和小於或等於4×1016 ions/cm2 ，大於或等於1×1016 ions/cm2 和小於或等於2.5×1016 ions/cm2 較佳。在此實施模式中，以加速電壓80 kV和劑量2×1016 ions/cm2 執行離子摻雜 。
接著，如圖5B所示，將壓力構件122設置在單晶半導體基板101的表面上，及將單晶半導體基板101和壓力構件122配置成彼此接觸和加熱。也就是說，執行熱處理和壓力處理，藉以能夠容易地在後一處理中使用易碎區103當作裂面而將單晶半導體基板101與基板100分離。需注意的是，裂面表示分離單晶半導體基板的區域，在下面，裂面意指分離區。熱處理的溫度小於分離易碎區103的溫度，及是使易碎區103易碎之溫度較佳。例如，以大於或等於250℃的溫度執行熱處理，大於或等於300℃和小於400℃較佳，小於350℃更好，藉以形成在易碎區103中的精密孔隙之體積發生變化。然而，因為將壓力構件122設置在單晶半導體基板的表面上，所以能夠保持單晶半導體基板的表面之平坦。結果，由於形成在易碎區103中的精密孔隙之體積變化，導致易碎區103中發生變形，使得能夠沿著易碎區使易碎區103更易碎。將壓力處理執行成在考慮基板100和單晶半導體基板101的壓力電阻下於垂直於接合表面施加壓力。
圖5C為將基板100配置成接觸單晶半導體基板101且將兩基板彼此接合。將欲形成接合的表面充分清洗。然後，施加壓力將基板100和單晶半導體基板101配置成彼此接觸，使得基板100和單晶半導體基板101彼此接合。以Van der Waals力形成接合。施加壓力將基板100和單晶半導體基板101配置成彼此接觸，藉以可以氫接合形成 比Van der Waals力之接合更強的接合。
為了形成令人滿意的接合，使將形成接合的表面活化較佳。例如，以原子射束或離子射束照射將形成接合的表面。當使用原子射束或離子射束時，可使用氬的鈍氣中性原子射束或鈍氣離子射束等。另一選擇是，執行電漿照射或基處理。另外，可將具有絕緣表面的撓性基板和單晶半導體基板之接合表面的至少其中之一經過氧電漿處理或以臭氧水清洗以成親水性的。即使以大於或等於250℃和低於400℃的溫度執行後面的熱處理，此種表面處理仍能夠容易地增加不同種材料之間的接合強度。
需注意的是，可在接合單晶半導體基板101到基板100之後從基板100或單晶半導體基板101側以雷射光束照射單晶半導體基板101來取代接合單晶半導體基板101到基板100之前所執行的熱處理，使得易碎區103被加熱。需注意的是，當從單晶半導體基板101側執行雷射光束的照射時，使用紅外線的雷射光束。結果，形成易碎區，和能夠使用易碎區當作分離區將單晶半導體基板101與基板100分離。
如圖5D所示，在接合單晶半導體基板101到基板100之後，使用易碎區103當作分離區將單晶半導體基板101與基板100分離，藉以獲得SOI基板。因為將單晶半導體基板101的表面接合至基板100，所以具有與單晶半導體基板101相同的晶性之SOI層102仍殘留在基板100上。
在使用易碎區103當作分離區將單晶半導體基板101與基板100分離之後，製作觸發器，使得能夠容易實施分離較佳。尤其是，執行易碎區103和SOI層102之間的黏著性降低(局部)之預處理，藉以減少分離缺陷及提高產率。典型上，可指定從基板100或單晶半導體基板101側以切割器或雷射光束將溝槽形成在易碎區103之例子。
當單晶半導體基板101與基板100分離時，將可以光或熱分離之黏著板設置在基板100或單晶半導體基板101的至少其中之一上，固定基板100或單晶半導體基板101的其中之一，及分離另一個，使得能夠容易地實施分離。此時，藉由提供支撐構件給未固定之基板100和單晶半導體基板101的另一個，能夠容易地實施分離。
需注意的是，將藉由分離所獲得的SOI層經過CMP(化學機械拋光)，使得SOI層的表面平坦化較佳。另外，可藉由以雷射光束照射表面來使SOI層的表面平坦，而不必使用諸如CMP等物理拋光法。需注意的是，在氧濃度低於或等於10 ppm之氮大氣中執行雷射光束照射較佳。這是因為當在氧大氣中執行雷射光束的照射時，SOI層的表面有可能變得粗糙。為了使所獲得的SOI層變薄，可執行CMP等。
另外，在設置壓力構件122於圖5B所示之單晶半導體基板101的表面上之前，可將接合層104形成在單晶半導體基板101的表面上。另一選擇是，將壓力構件122設置在圖5B所示之單晶半導體基板101的表面上，將單晶 半導體基板101和壓力構件122配置成彼此接觸和加熱，然後將接合層104形成在單晶半導體基板101的表面上。之後，如圖5C所示，將接合層104和基板100配置成彼此接觸，藉以可容易地將二者彼此接合。
根據此實施模式，具有低耐熱性的撓性基板和單晶半導體基板能夠彼此接合，藉以生產SOI基板。利用此結構，即使使用諸如塑膠基板等耐熱溫度低的基板，仍能夠以高產率獲得具有高接合強度之以接合部位接合至基板的SOI層之SOI基板。另外，可生產撓性且薄的SOI基板。
(實施模式3)
接著，將參考圖6A至6D說明不同於上述實施模式所說明的SOI基板生產方法之方法。在圖6A至6D中，說明使用接合層將基板100和單晶半導體基板101彼此接合之模式。此外，說明未使用壓力構件之下將基板100和單晶半導體基板101彼此接合之模式。
類似於5A，如圖6A所示，從其表面以電場加速的離子照射清洗過之單晶半導體基板101，及將離子的元素包含在單晶半導體基板的預定深度中以形成易碎區103。
接著，如圖6B所示，將至少覆蓋層123和接合層104形成在單晶半導體基板101上。此處，將覆蓋層123形成在單晶半導體基板101的表面上，將接合層104形成在覆蓋層123上。
此處，接合層104和覆蓋層123的至少其中之一的厚 度是厚的較佳。雖然在後一處理中由於熱處理使形成在易碎區103中的精密孔隙之體積發生變化，但是將覆蓋層123設置在單晶半導體基板的表面上，使得仍能夠保持單晶半導體基板的表面之平坦。因此，亦可保持設置在覆蓋層123上的接合層104之平坦。結果，由於形成在易碎區103中的精密孔隙之體積變化，導致易碎區103中發生變形，使得能夠沿著易碎區使易碎區103更易碎。尤其是，當使覆蓋層123的厚度變大時，在熱處理中，垂直於單晶半導體基板101的表面施加壓力，使得能夠保持照射離子之單晶半導體基板的表面之平坦，和能夠形成易碎區。
可使用單層或疊層的含氮絕緣層及/或氧化矽層來形成覆蓋層123。需注意的是，當使用含氮絕緣層形成一部分或整個覆蓋層123時，覆蓋層123亦充作障層，如此較佳。
接著，執行加熱和形成在易碎區103中的精密孔隙之體積發生變化。結果，在後一處理中，使用易碎區當作分離區能夠容易地將單晶半導體基板101與基板100分離。熱處理的溫度低於易碎區103中發生分離的溫度和大於或等於形成易碎區103的溫度較佳。例如，在大於或等於250℃的溫度中執行熱處理，大於或等於300℃和小於400℃較佳，小於350℃更好。
在圖6C中，單晶半導體基板101被設置有覆蓋層123和接合層104。圖6C為將接合層104及基板100配置成彼此接觸且彼此接合之處理圖。藉由配置成彼此接觸， 將設置給單晶半導體基板101的接合層104和基板100彼此接合。
為了形成令人滿意的接合，可使接合層104和基板100之表面的至少其中之一活化。例如，以原子射束或離子射束照射將形成接合的表面。當使用原子射束或離子射束時，可使用氬的鈍氣中性原子射束或鈍氣離子射束等。另一選擇是，執行電漿照射或基處理(radical treatment)。另外，可將基板100和接合層104之接合表面的至少其中之一經過氧電漿處理或以臭氧水清洗以成親水性的。即使以低於400℃的溫度執行熱處理，此種表面處理仍能夠容易地執行不同種材料之間的接合。
之後，能夠以分離圖6D所示的單晶半導體基板101來獲得SOI基板。需注意的是，使以分離所獲得的SOI層之表面平面化較佳。另外，為了使所獲得的SOI層變薄，可執行CMP等。在使用易碎區103當作分離區將單晶半導體基板101與基板100分離之前，製作觸發器，使得能夠容易實施分離較佳。當單晶半導體基板101與基板100分離時，將可以光或熱分離之黏著板設置在基板100和單晶半導體基板101的至少其中之一上，固定基板100和單晶半導體基板101的其中之一，及分離另一個，使得能夠容易地實施分離。此時，藉由提供支撐構件給未固定之基板100和單晶半導體基板101的另一個，能夠容易地實施分離處理。
需注意的是，可在接合單晶半導體基板101到基板 100之後從基板100側或單晶半導體基板101側以雷射光束照射單晶半導體基板101來取代接合單晶半導體基板101到基板100之前所執行的熱處理，及加熱易碎區103。需注意的是，當從單晶半導體基板101側執行雷射光束的照射時，使用具有單晶半導體基板吸收的波長之雷射光束，典型上是紅外線。結果，能夠使用易碎區當作分離區將單晶半導體基板101與基板100分離。
根據此實施模式，可將具有低耐熱的撓性基板和單晶半導體基板彼此接合，藉以生產SOI基板。利用此結構，即使使用諸如塑膠基板等耐熱溫度低的基板，仍能夠以高產率獲得具有高接合強度之以接合部位接合至基板的SOI層之SOI基板。另外，可生產撓性且薄的SOI基板。
(實施模式4)
接著，將參考圖7A至7D說明不同於上述實施模式所說明的SOI基板生產方法之方法。此處，將分離層形成在支撐基板上，及將SOI層形成在分離層上。在將基板接合到SOI層之後，將基板與支撐基板分離。如此生產SOI基板。
如圖7A所示，將分離層131形成在支撐基板130上，及將絕緣層132形成在分離層131上。此處，支撐基板130是用以形成分離層的基板。當作支撐基板130，使用具有能夠承受易碎區中產生龜裂(典型上是400℃至600℃)之熱處理溫度的耐熱性之基板較佳。典型上，可使用 玻璃基板、石英基板、陶瓷基板、金屬基板、矽晶圓等。
以濺鍍法電漿CVD法、塗佈法、印刷法等，使用由選自鎢、鉬、鈦、鉭、鈮、鎳、鈷、鋯、鋅、釕、銠、鈀、鋨、銥、或矽的元素或含上述元素當作其主要成分之合金材料或化合物材料所形成之單層或疊層來形成分離層131。當含矽的層被形成當作分離層131時，含矽的層之晶體結構可以是非晶結構，微晶結構，及多晶結構的任一種。此處，塗佈法是排放溶液在欲處理的物體上以形成分離層之方法，諸如旋轉塗佈法或微滴排放法等。微滴排放法是經由細孔排放含精細粒子的組成之微滴且以預定形狀形成圖型之方法。
當分離層131具有單層結構時，形成含鎢、鉬或鎢和鉬的混合物之層較佳。另一選擇是，含形成下面的任一種之層較佳：形成氧化鎢、氮氧化鎢、氧化鉬、氮氧化鉬、鎢和鉬的混合物之氧化物，或鎢和鉬的混合物之氮氧化物。需注意的是，鎢和鉬的混合物對應於例如鎢和鉬的合金。
當分離層131具有疊層結構時，形成金屬層當作第一層較佳，和形成氧化金屬層當作第二層較佳。典型上，將含鎢、鉬、或鎢和鉬的混合物之層形成當作第一層，及含下面任一種之層形成當作第二層：鎢、鉬或鎢和鉬的混合物之氧化物；鎢、鉬、或鎢和鉬的混合物之氮化物；鎢、鉬、或鎢和鉬的混合物之氮氧化物；及鎢、鉬、或鎢和鉬的混合物之氧氮化物。
當分離層131具有將金屬層形成當作第一層和形成氧化金屬層當作第二層之疊層結構時，可藉由利用下面來形成疊層結構：例如，將含鎢的層形成當作金屬層，及例如將氧化矽層形成在其上當作氧化物所形成的絕緣層132，藉以在含鎢的層和絕緣層之間形成含鎢的氧化物之層當作氧化金屬層。而且，可以將金屬層的表面經過熱氧化處理、氧電漿處理、使用具有諸如臭氧水等強力氧化力的溶液之處理的此種方式來形成氧化金屬層。
另外，當作分離層131，可將金屬層形成當作第一層，及可將氮化金屬層或氮氧化金屬層形成當作第二層。典型上，在形成含鎢之層當作第一層之後，可形成氮化鎢層或氮氧化鎢層當作第二層。
以濺鍍法、電漿CVD法、塗佈法、印刷法等，使用具有無機化合物之單層或多層結構來形成絕緣層132。當作無機化合物的典型例子，可指定氧化矽、氮化矽、氮氧化矽、氧氮化矽等。需注意的是，可將氮化矽、氧氮化矽、氮氧化矽等用於充作基層之絕緣層132，藉以可防止諸如氧等氣體或濕氣從外面進入到稍後欲形成的元件層。
另外，絕緣層132具有疊層結構。例如，可藉由堆疊無機化合物的層來形成絕緣層132。典型上，可藉由堆疊兩或更多層氧化矽、氧氮化矽、氮化矽、及氮氧化矽來形成絕緣層132。
接著，藉由配置成彼此接觸將具有經由實施模式2或3所說明的處理更易碎之易碎區103的單晶半導體基板 101和絕緣層132彼此接合。
為了形成令人滿意的接合，使將絕緣層132和單晶半導體基板101之表面的至少其中之一活化較佳。例如，以原子射束或離子射束照射將形成接合的表面。當使用原子射束或離子射束時，可使用氬的鈍氣中性原子射束或鈍氣離子射束等。另一選擇是，執行電漿照射或基處理。另外，可將絕緣層132和單晶半導體基板101之接合表面的至少其中之一經過氧電漿處理或以臭氧水清洗以成親水性的。即使熱處理步驟的溫度大於或等於250℃和低於400℃，此種表面處理仍能夠容易地執行不同種材料之間的接合。
如圖7B所示，藉由熱處理和壓力處理，使用易碎區103當作分離區將單晶半導體基板101與支撐基板130分離。以等於或低於支撐基板130的耐熱溫度之溫度執行熱處理較佳。例如，以400℃至600℃執行熱處理，藉以使形成在易碎區103中的精密孔隙之體積發生變化，能夠沿著易碎區103將單晶半導體基板101與支撐基板130分離。
此時，以雷射光束照射單晶半導體基板101來取代熱處理，使得能夠使形成在易碎區103中的精密孔隙之體積發生變化。使用可經由單晶半導體基板傳送且具有含在易碎區103中的元素可吸收之波長的雷射光束較佳。典型上，可使用紅外線。
在分離單晶半導體基板之後，使SOI層的表面平面化 較佳。另外，為了使所獲得的SOI層變薄，可執行CMP等。在使用易碎區103當作分離區將單晶半導體基板101與支撐基板130分離之前，製作觸發器，使得能夠容易實施分離。當單晶半導體基板101與支撐基板130分離時，將可以光或熱分離之黏著板設置在支撐基板130和單晶半導體基板101的至少其中之一上，固定支撐基板130和單晶半導體基板101的其中之一，及分離另一個，使得能夠容易地實施分離。此時，藉由提供支撐構件給未固定之支撐基板130和單晶半導體基板101的另一個，能夠容易地實施分離處理。
接著，如圖7C所示，藉由基板100和SOI層102的熱壓力接合，可將基板100穩固地裝附到SOI層102。另一選擇是，可使用黏著劑(未圖示)將基板100穩固地裝附到SOI層102。如實施模式2所說明一般，可藉由配置成彼此接觸而將SOI層102和基板100彼此接合。
接著，如圖7D所示，藉由物理方法將穩固裝附SOI層的基板100與支撐基板130分離。物理方法意指改變某種動能或機械能的動態方法或機械方法。典型的物理方法意指機械力的應用，例如，以人手或抓握工具來拉動，或滾動滾軸來分離等。此時，若將可以光或熱分離之黏著板設置在基板100或支撐基板130的至少其中之一上，則可更容易實施分離。
液體滲透到分離層131和絕緣層132的介面，然後可將基板100與支撐基板130分離。
此處，在分離層131和絕緣層132的介面、分離層131及支撐基板130和分離層131的介面之任一個中產生分離，使得可將元件層與支撐基板130分離。
需注意的是，在分離處理之前，可製作觸發器，使得能夠容易實施分離較佳。當單晶半導體基板101與支撐基板130分離時，將可以光或熱分離之黏著板設置在支撐基板130和單晶半導體基板101的至少其中之一上，固定支撐基板130和單晶半導體基板101的其中之一，及分離另一個，使得能夠容易地實施分離。此時，藉由提供支撐構件給未固定之支撐基板130和單晶半導體基板101的另一個，能夠容易地實施分離處理。
之後，可去除接合至SOI層102的表面之絕緣層132。經由上述處理，可生產SOI基板。根據此實施模式，加熱形成易碎區之單晶半導體基板，分離SOI層，然後將基板穩固地裝附至SOI層。一旦將SOI層支托在能夠容易處理之支撐基板上後，將基板穩固地裝附於SOI層及將SOI層與支撐基板分離。因此，可以高產率生產具有低耐熱性之設置SOI層在基板上之SOI基板。
根據此實施模式，可將具有低耐熱性的撓性基板和單晶半導體基板彼此接合，使得能夠生產SOI基板。利用此結構，即使使用諸如塑膠基板等耐熱溫度低的基板，仍能夠以高產率獲得具有高接合強度之以接合部位接合至基板的SOI層之SOI基板。因為支撐基板比撓性基板容易處理，所以在生產處理中容易處理支撐基板，使得能夠提高 產率。另外，可生產撓性且薄的SOI基板。
(實施模式5)
接著，將參考圖8A至8D說明不同於上述實施模式所說明的SOI基板生產方法之方法。此處，使用耐熱溫度低於或等於700℃的基板100生產SOI基板。
類似於圖5A，如圖8A所示，以電場加速的離子照射已清洗之單晶半導體基板101，將離子包含在單晶半導體基板的預定深度中以形成易碎區103。
接著，如圖8B所示，將至少接合層104形成在單晶半導體基板101上。此處，將障層105形成在單晶半導體基板101的表面上，及將接合層104形成在障層105上。
障層105包括至少含氮絕緣層較佳。含氮絕緣層係藉由堆疊典型上選自氮化矽層、氧氮化矽層、氮氧化矽層、氮化鋁層、氧氮化鋁層、或氮氧化鋁層的單層或複數層所形成。障層105係可藉由例如從單晶半導體基板101側堆疊氮氧化矽層和氧氮化矽層所形成。障層105係可藉由電漿CVD法、濺鍍法等所形成。
圖8C為藉由配置成彼此接觸將形成在單晶半導體基板101上的接合層104和基板100彼此接合之處理。藉由配置成彼此接觸將設置給單晶半導體基板101的接合層104和基板100彼此接合。此處，基板100的耐熱溫度低於或等於700℃較佳。典型上，可使用具有絕緣層的撓性玻璃基板、撓性金屬膜等。當基板100具有此種耐熱性時 ，能夠執行可沿著易碎區103實施分離的熱處理。
為了形成令人滿意的接合，可使接合層104和基板100之表面的至少其中之一活化。例如，以原子射束或離子射束照射將形成接合的表面。當使用原子射束或離子射束時，可使用氬的鈍氣中性原子射束或鈍氣離子射束等。另一選擇是，執行電漿照射或基處理。另外，可將具有絕緣表面的撓性基板和單晶半導體基板之接合表面的至少其中之一經過氧電漿處理或以臭氧水清洗以成親水性的。即使以熱處理步驟的溫度大於或等於250℃和低於400℃，此種表面處理仍能夠容易地執行不同種材料之間的接合。
之後，執行熱處理和壓力處理，使得能夠如圖8D所示一般，使用易碎區103當作分離區而將單晶半導體基板101與基板100分離。以等於或低於基板100的耐熱溫度之溫度執行熱處理較佳。例如，以400至600℃執行熱處理，藉以使形成在易碎區103中的精密孔隙之體積發生變化，能夠沿著易碎區103將單晶半導體基板101與基板100分離。將壓力處理執行成在考慮基板100和單晶半導體基板101的耐壓之下垂直於接合表面施加壓力。
此時，以雷射光束照射單晶半導體基板101和形成在易碎區103中的精密孔隙之體積發生變化來取代熱處理。使用可經由單晶半導體基板傳送且具有含在易碎區103中的元素可吸收之波長的雷射光束較佳。典型上，可使用紅外線。
在接合單晶半導體基板101到基板100之後，以來自 基板100側之雷射光束照射單晶半導體基板來取代熱處理，及可加熱易碎區103。結果，可使用易碎區當作分離區將單晶半導體基板101與基板100分離。
需注意的是，使以分離所獲得的SOI層之表面平面化較佳。另外，為了使所獲得的SOI層變薄，可執行CMP等。在使用易碎區103當作分離區將單晶半導體基板101與基板100分離之前，製作觸發器，使得能夠容易實施分離。當單晶半導體基板101與基板100分離時，將可以光或熱分離之黏著板設置在基板100和單晶半導體基板101的至少其中之一上，固定基板100和單晶半導體基板101的其中之一，及分離另一個，使得能夠容易地實施分離。此時，藉由提供支撐構件給未固定之基板100和單晶半導體基板101的另一個，能夠容易地實施分離處理。
在此方式中，根據此實施模式，即使使用諸如耐熱溫度低於或等於700℃的玻璃基板等基板100，仍能夠獲得與基板的接合部位具有高接合強度之SOI層102。當作基板100，能夠使用在電子工廠中使用且被稱作非鹼玻璃基板之各種玻璃基板的任一種，諸如矽酸鋁鹽玻璃、鋁矽酸鹽玻璃、硼矽酸鋇玻璃等。換言之，可將單晶半導體層形成在各邊長於一米之基板上。使用此種大面積基板，不僅能夠生產諸如液晶顯示器等顯示裝置而且亦可生產半導體積體電路。
在此實施模式中，使用接合至具有絕緣表面的撓性支援基板之單晶半導體層形成積體電路，藉以能夠生產具有 處理速度變快且電力消耗低之半導體裝置。另外，能夠生產撓性且薄的半導體裝置。
(實施模式6)
接著，將參考圖9A至9E及圖10A及10B說明使用實施模式1至5所說明的SOI基板之半導體裝置。此處，將說明使用如圖6A至6D和圖8A至8D所示的使用接合層104將單晶半導體基板和基板彼此接合之SOI基板來生產半導體裝置的模式。亦可使用如圖5A至5D和圖7A至7D所示的未利用接合層將單晶半導體基板和基板彼此接合之SOI基板。可將支撐基板接合至SOI基板的基板。由支托SOI基板的支托構件來支托SOI基板，藉以即使使用容易彎曲的撓性基板，仍能夠以高產率生產半導體裝置。當作支撐構件的例子，可指定滾軸、握爪等。
在圖9A中，以接合層104和障層105插入其間，將SOI層102設置在基板100上。在SOI層102上，將氮化矽層124和氧化矽層125形成在對應於元件形成區的區域中。當為元件絕緣蝕刻SOI層102時，氧化矽層125被使用當作硬遮罩。氮化矽層124被使用當作蝕刻停止層。
SOI層102的厚度範圍從5 nm到500 nm，10 nm到200 nm較佳。可藉由控制圖5A至5D所示的易碎區103之深度來適當設定SOI層102的厚度。為了控制臨界電壓，添加諸如硼、鋁、或鎵等p型雜質到SOI層102。例如，可以濃度大於或等於5×1016 cm－3 和小於或等於1×1018 cm－3 添加硼當作p型雜質。
圖9B為使用氧化矽層125當作遮罩來蝕刻SOI層102和接合層104之步驟圖。接著，以電漿處理氮化SOI層102和接合層104之露出的端表面。藉由此氮化處理，在SOI層102的至少週邊端部位形成氮化矽層107。氮化矽層107具有絕緣特性和具有防止漏流沿著SOI層102的端表面流動之作用。此外，因為其抗氧化，所以氮化矽層107可防止氧化物層從端表面生長到SOI層102和障層105之間的“鳥喙”內。
圖9C為元件隔離絕緣層108的沈積步驟圖。當作元件隔離絕緣層108，使用利用TEOS的化學汽相沈積法所沈積之氧化矽膜。厚厚地沈積元件隔離絕緣層108以埋藏SO1層102。
圖9D為局部去除元件隔離絕緣層108以露出氮化矽層124之步驟圖。可使用乾蝕刻或化學機械拋光處理來執行此去除步驟。氮化矽層124充作蝕刻停止層。使元件隔離絕緣層108維持填充在SOI層102之間的間隙中。然後，去除氮化矽層124。
在圖9E中，露出SOI層102後，形成閘絕緣層109、閘電極110、及側壁絕緣層111，和形成第一雜質區112及第二雜質區113。使用氮化矽層形成絕緣層114及當蝕刻閘電極110時被使用當作硬遮罩。
在圖10A中，形成中間層絕緣層115。當作中間層絕緣層115，形成硼磷矽酸玻璃(BPSG)層，然後以軟熔( reflow)平面化。另一選擇是，可使用TEOS形成氧化矽層，然後以化學機械拋光處理使其平面化。在平面化處理中，閘電極110上的絕緣層114充作蝕刻停止層。將接觸孔116形成在中間層絕緣層115中。使用側壁絕緣層111將接觸孔116形成自我校準接觸結構。
之後，如圖10B所示，以使用六氟化鎢之CVD法形成接觸插頭117。而且，形成絕緣層118；將開口形成匹配接觸插頭117；及將導線119設置在其內。導線119係由鋁或鋁合金所形成且被設置有鉬、鉻、鈦等的上和下金屬層當作屏障金屬層。
此處，將包括從SOI層102到絕緣層118和導線119的堆疊稱作元件層135。
之後，當將複數半導體裝置包括在元件層135中時，可將元件層135和基板100分割，及將複數半導體裝置切割出來。藉由此種處理，可生產複數半導體裝置。
在此方式中，可使用接合到基板100的SOI層102生產半導體元件(典型上是場效電晶體)。因為根據此實施模式的SOI層102是具有統一晶體取向的單晶半導體，所以能夠獲得統一且性能高的場效電晶體。換言之，能夠抑制諸如臨界電壓和遷移率等重要電晶體特性的值之不同質，和能夠諸如高遷移率等達成高性能。另外，因為將障層105設置在基板100和SOI層102之間，所以可防止SOI層受到來自基板的雜質污染。因此，可抑制形成在元件層中的電晶體之特性變化。而且能夠生產撓性且薄的半導體 裝置。
(實施模式7)
接著，將參考圖11A至11D和圖12A及12B說明使用實施模式1至5所說明的SOI基板生產半導體裝置方法。此處，將說明使用如圖6A至6D和圖8A至8D所示的使用接合層104將單晶半導體基板和基板彼此接合之SOI基板來生產半導體裝置的模式。亦可使用如圖5A至5D和圖7A至7D所示的未利用接合層將單晶半導體基板和基板彼此接合之SOI基板。可將支撐基板接合至SOI基板的基板。由支托SOI基板的支托構件來支托SOI基板，藉以即使使用容易彎曲的撓性基板，仍能夠以高產率生產半導體裝置。當作支撐構件的例子，可指定滾軸、握爪等。
類似於圖6A，如圖11A所示，以電場加速的離子照射單晶半導體基板的表面，將離子包含在單晶半導體基板的預定深度中以形成易碎區103。接著，將覆蓋層123和接合層104連續堆疊在單晶半導體基板101的表面上。之後，執行加熱，使易碎區103更易碎。如實施模式2所說明一般，在設置壓力構件給接合層104之後，執行加熱使易碎區103更易碎來取代覆蓋層123。
圖11B為藉由配置成彼此接觸而將形成在支撐基板130上的絕緣層132和設置給單晶半導體基板101的接合層104之表面彼此接合的模式圖。
將分離層131形成在支撐基板130上及將絕緣層132形成在分離層131上。接著，將形成在支撐基板130上的絕緣層132和設置給單晶半導體基板101的接合層104之表面配置成彼此接觸，即將絕緣層132和接合層104彼此接合。以Van der Waals力形成接合。藉由再次彼此按壓支撐基板130和單晶半導體基板101，可由氫接合形成較強的接合。
為了形成令人滿意的接合，可使絕緣層132和接合層104之表面的至少其中之一活化。例如，以原子射束或離子射束照射將形成接合的表面。當使用原子射束或離子射束時，可使用氬的鈍氣中性原子射束或鈍氣離子射束等。另一選擇是，執行電漿照射或基處理。即使熱處理步驟的溫度大於或等於250℃和低於400℃，此種表面處理仍能夠容易地執行不同種材料之間的接合。
在圖11C中，將單晶半導體基板101接合至支撐基板130，然後將單晶半導體基板101經過400℃到600℃的熱處理。在易碎區103中產生龜裂，及使用易碎區103當作分離區將單晶半導體基板101與支撐基板130分離。因為將接合層104接合至支撐基板130，所以將具有與單晶半導體基板101相同晶性之SOI層102殘留在支撐基板130上。
需注意的是，將支撐基板130和單晶半導體基板101彼此接合，然後從支撐基板130側以雷射光束照射單晶半導體基板，藉以加熱易碎區103來取代熱處理。結果，可 使用易碎區當作分離區將單晶半導體基板101與支撐基板130分離。
之後，使SOI層102的表面平面化較佳。可使用CMP當作平面化方法。另一選擇是，可以雷射光束照射SOI層且熔化以平面化。
接著，經由圖9A至9E及圖10A及10B所示的處理，形成包括使用SOI層102的電晶體之元件層135。接著，將基板136設置在元件層135上。藉由基板136和元件層135的熱壓力接合，可將元件層135穩固地裝附於基板136。另一選擇是，可使用未圖示(見圖11D)的黏著劑將基板136穩固地裝附至元件層135。當作基板136，可如實施模式1所說明一般地適當使用指定當作基板100的典型例子。
之後，可從基板136側以雷射光束照射元件層135和分離層131來形成溝槽，使得能夠容易地實施稍後執行的分離處理。當作形成溝槽所使用的雷射光束，使用具有由分離層131和包括在元件層135中的層之任一種吸收之波長的雷射光束較佳。典型上，適當選擇UV區、可見區、或紅外線區中的雷射光束用於照射。
接著，如圖12A所示，以物理方法將元件層135與支撐基板130分離。另一選擇是，液體滲透到分離層131和絕緣層132的介面，然後將元件層135與支撐基板130分離。
此處，在分離層131和絕緣層132的介面、分離層 131及支撐基板130和分離層131的介面之任一個中產生分離，使得可將元件層135與支撐基板130分離。
當元件層135及基板136與支撐基板130分離時，將可以光或熱分離之黏著板設置在支撐基板130和基板136的至少其中之一上，固定支撐基板130和基板136的其中之一，及分離另一個，使得能夠容易地實施分離。此時，藉由提供支撐構件給未固定之支撐基板130和基板136的另一個，能夠容易地實施分離處理。
接著，如圖12B所示，將撓性基板137穩固地裝附至絕緣層132。當作撓性基板137的材料和裝附方法，可使用基板136的材料和裝附方法。
之後，當將複數半導體裝置包括在元件層135中時，可分割基板136和撓性基板137，及可劃出複數半導體裝置。藉由此種處理，能夠生產複數半導體裝置。
在此方式中，生產包括使用接合至支撐基板130的SOI層102之場效電晶體的元件層，然後能夠使用元件層生產撓性且薄的半導體裝置。因為根據此實施模式的SOI層102是具有統一晶體取向的單晶半導體，所以能夠獲得統一且性能高的場效電晶體。換言之，能夠抑制諸如臨界電壓和遷移率等重要電晶體特性的值之不同質，和能夠諸如高遷移率等達成高性能。另外，因為將障層105設置在基板136和SOI層102之間，所以可防止SOI層受到來自基板的雜質污染。因此，可抑制形成在元件層中的電晶體之特性變化。
另外，在形成使用接合至支撐基板的SOI層之場效電晶體之後，將具有場效電晶體的元件層與支撐基板分離，以生產撓性且薄的半導體裝置。因此，生產處理中的支撐基板之處理變得容易且能夠提高產率。
(實施模式8)
將參考圖13A至13D和圖14A至14B說明使用實施模式1至5所說明的SOI基板之半導體裝置。此處，將說明使用如圖6A至6D和圖8A至8D所示的使用接合層104將單晶半導體基板和基板彼此接合之SOI基板來生產半導體裝置的模式。亦可使用如圖5A至5D和圖7A至7D所示的未利用接合層將單晶半導體基板和基板彼此接合之SOI基板。可將支撐基板接合至SOI基板的基板。由支托SOI基板的支托構件來支托SOI基板，藉以即使使用容易彎曲的撓性基板，仍能夠以高產率生產半導體裝置。當作支撐構件的例子，可指定滾軸、握爪等。
類似於圖6A，如圖13A所示，以電場加速的離子照射單晶半導體基板101，將離子包含在單晶半導體基板的預定深度中以形成易碎區103。接著，將覆蓋層123和接合層104連續堆疊在單晶半導體基板101的表面上。之後，以大於或等於250℃的溫度對單晶半導體基板101執行熱處理，大於或等於300℃和小於400℃較佳，小於350℃更好，使得易碎區103更易碎。此處，因為將覆蓋層123形成在單晶半導體基板101的表面上，所以可在保持 單晶半導體基板101和接合層104的表面之平坦的同時，使易碎區103更易碎。
如圖13B所示，將分離層131形成在支撐基板130上，及將絕緣層132形成在分離層131上。另外，將接合層140形成在撓性基板141上。接著，藉由配置成彼此接觸，將絕緣層和設置給撓性基板141的接合層140彼此接合，使得支撐基板130和撓性基板141彼此接合。
接著，如圖13C所示，藉由配置成彼此接觸而形成在單晶半導體基板101上的撓性基板141和接合層104彼此接合，使得撓性基板141和單晶半導體基板101彼此接合。
為了形成令人滿意的接合，可使撓性基板141和接合層104之表面的至少其中之一活化。例如，以原子射束或離子射束照射將形成接合的表面。當使用原子射束或離子射束時，可使用氬的鈍氣中性原子射束或鈍氣離子射束等。另一選擇是，執行電漿照射或基處理。另外，可將具有絕緣表面的撓性基板和單晶半導體基板之接合表面的至少其中之一經過氧電漿處理或以臭氧水清洗以成親水性的。即使熱處理步驟的溫度大於或等於250℃和低於400℃，此種表面處理仍能夠容易地執行不同種材料之間的接合。
在圖13D中，使用易碎區103當作分離區將單晶半導體基板101與支撐基板130分離。因為將接合層104接合至支撐基板130，所以將具有與單晶半導體基板101相同晶性之SOI層102殘留在支撐基板130上。
需注意的是，在接合單晶半導體基板101到撓性基板141之後從單晶半導體基板101側以雷射光束照射單晶半導體基板101和將易碎區103加熱來取代接合單晶半導體基板101到撓性基板141之前所執行的熱處理。結果，可使用易碎區當作分離區將單晶半導體基板101與撓性基板141分離。
之後，使SOI層102的表面平面化較佳。可使用CMP當作平面化方法。另一選擇是，可以雷射光束照射SOI層且熔化以平面化。
使用易碎區103當作分離區將單晶半導體基板101與支撐基板130分離之前，製作觸發器，使得能夠容易實施分離較佳。當單晶半導體基板101與支撐基板130分離時，將可以光或熱分離之黏著板設置在支撐基板130和單晶半導體基板101的至少其中之一上，固定支撐基板130和單晶半導體基板101的其中之一，及分離另一個，使得能夠容易地實施分離。此時，藉由提供支撐構件給未固定之支撐基板130和單晶半導體基板101的另一個，能夠容易地實施分離處理。
接著，經由圖9A至9E及圖10A至10B所說明的處理，形成包括SoI層102的電晶體之元件層135。接著，將撓性基板142設置在元件層135上。藉由熱壓力接合撓性基板142及元件層135，可將撓性基板142穩固地裝附於元件層135。另一選擇是，可使用黏著劑(未圖示)將撓性基板142穩固地裝附到元件層135(見圖14A)。如 實施模式2所說明一般，可藉由配置成彼此接觸而將SOI層102和基板100彼此接合。當作撓性基板142，可如實施模式1所說明一般適當使用指定當作基板100的典型例子。
接著，如圖14B所示，以物理方法將包括撓性基板141、元件層135、及撓性基板142的堆疊與支撐基板130分離。另一選擇是，液體滲透到分離層131和絕緣層132的介面，然後將包括撓性基板141、元件層135、及撓性基板142的堆疊與支撐基板130分離。
此處，在分離層131和絕緣層132的介面、分離層131及支撐基板130和分離層131的介面之任一個中產生分離，使得可將元件層135與支撐基板130分離。
在分離層131將元件層135和撓性基板142與支撐基板130分離之前，可製造觸發器，使得能夠容易實施分離較佳。當元件層135和撓性基板142與支撐基板130分離時，將可以光或熱分離之黏著板設置在支撐基板130和撓性基板142的至少其中之一上，固定支撐基板130和撓性基板142的其中之一，及分離另一個，使得能夠容易地實施分離。此時，藉由提供支撐構件給未固定之支撐基板130和撓性基板142的另一個，能夠容易地實施分離處理。
之後，當將複數半導體裝置包括在元件層135中時，可將元件層135和撓性基板141及142分割，及將複數半導體裝置劃出。藉由此種處理，可生產複數半導體裝置。
另外，在形成使用接合至支撐基板的SOI層之場效電晶體之後，將具有場效電晶體的元件層與支撐基板分離，以生產撓性且薄的半導體裝置。因此，生產處理中的支撐基板之處理變得容易且能夠提高產率。
在此方式中，可使用接合到撓性基板141的SOI層102生產場效電晶體。因為根據此實施模式的SOI層102是具有統一晶體取向的單晶半導體，所以能夠獲得統一且性能高的場效電晶體。換言之，能夠抑制諸如臨界電壓和遷移率等重要電晶體特性的值之不同質，和能夠諸如高遷移率等達成高性能。另外，因為將障層105設置在基板100和SOI層102之間，所以可防止SOI層受到來自基板的雜質污染。因此，可抑制形成在元件層中的電晶體之特性變化。而且能夠生產撓性且薄的半導體裝置。
(實施模式9)
圖15圖示使用實施模式1至5所示之SOI基板所生產的微處理器之結構當作實施模式6至8所示的半導體裝置之例子。此微處理器200具有算術邏輯單元(ALU)201、ALU控制器202、指令解碼器203、中斷控制器204、時序控制器205、暫存器206、暫存器控制器207、匯流排介面(Bus I/F)208、唯讀記憶體(ROM)209、及ROM介面(ROM I/F)210。
將經由匯流排介面208輸入到微處理器200的指令輸入到指令解碼器203，在其內解碼，然後輸入到ALU控 制器202、中斷控制器204、暫存器控制器207、及時序控制器205。ALU控制器202、中斷控制器204、暫存器控制器207、及時序控制器205依據解碼指令來實施各種控制。尤其是，ALU控制器202產生用以控制ALU 201的操作之信號。在微處理器200正執行程式的同時，中斷控制器204依據其優先順序或遮罩狀態來處理來自外部輸入/輸出裝置或週邊電路的中斷要求。暫存器控制器207產生暫存器206的位址，及根據微處理器200的狀態來從暫存器206讀取資料和寫入資料到暫存器206。時序控制器205產生用以控制ALU 201、ALU控制器202、指令解碼器203、中斷控制器204、及暫存器控制器207的操作之時序的信號。例如，時序控制器205被設置有內部時脈產生器，用以依據參考時脈信號CLK1而產生內部時脈信號CLK2，及供應內部時脈信號CLK2到各種上述電路。明顯地，圖15所示的微處理器200只是將組配簡化的例子，實際的微處理器可依據使用而具有各種組配。
因為使用接合至具有絕緣表面的撓性基板之具有統一晶體取向的單晶半導體層(SOI層)形成積體電路，所以上述微處理器200不僅可達成處理速度增加而且可降低電力消耗。
(實施模式10)
接著，將參考圖16說明使用實施模式1至5所說明的SOU基板所獲得之RFCPU的結構當作實施模式6至8 所示之能夠未接觸地資料傳送和接收的具有算術功能之半導體裝置的例子。圖16圖示以無線通訊操作成傳送信號到外部裝置及自外部裝置接收信號之電腦的例子(下面將此種電腦稱作RFCPU)。RFCPU 211具有類比電路部位212和數位電路部位213。類比電路部位212具有有著諧振電容器之諧振電路214、整流電路215、恆壓電路216、復位電路217、振盪器電路218、解調變電路219、調變電路220、及電力管理電路230。數位電路部位213具有RF介面221、控制暫存器222、時脈控制器223、介面(CPU介面)224、中央處理單元(CPU)225、隨機存取記憶體(RAM)226、及唯讀記憶體(ROM)227。
具有此種組配之RFCPU 211的操作大致如下。諧振電路214依據天線228接收的信號產生感應電動勢。經由整流電路215將感應電動勢儲存在電容器部位229。此電容器部位229係使用諸如陶瓷電容器或電雙層電容器等電容器所形成較佳。電容器部位229不需要與RFCPU 211整合在一起，只要在具有包括在RFCPU 211中的絕緣表面之基板上將電容器部位229安裝當作不同組件都可接受。
復位電路217產生用以復位和初始化數位電路部位213之信號。例如，復位電路217產生在隨著延遲之電力供應電壓上升之後上升的信號當作復位信號。振盪器電路218反應恆壓電路216所產生的控制信號而改變時脈信號的頻率和作用比。使用低通濾波器所形成的解調變電路 219將例如接收到的調幅(ASK)信號之振幅二元化。調變電路220改變調幅(ASK)傳送信號的振幅並且傳送信號。調變電路220藉由改變諧振電路214的諧振點而改變通訊信號的振幅。時脈控制器223根據中央處理單元225的電力供應電壓或消耗電流而產生用以改變時脈信號的頻率和工作比之信號。由電力管理電路230監視電力供應電壓。
由解調變電路219解調變從天線228輸入到RFCPU 211的信號，然後以RF介面221分解成控制命令、資料等。將控制命令儲存在控制暫存器222中。控制命令包括讀取儲存在唯讀記憶體227中的資料、寫入資料到隨機存取記憶體226、到中央處理單元225的算術指令等。中央處理單元225透過介面224存取唯讀記憶體227、隨機存取記憶體226、及控制暫存器222。介面224具有依據中央處理單元225要求的位址來產生用於唯讀記憶體227、隨機存取記憶體226、及控制暫存器222的任一個之存取信號的功能。
當作中央處理單元225的算術方法，可利用唯讀記憶體227儲存作業系統(OS)和在起動操作時讀取和執行程式之方法。另一選擇是，可利用設置專屬算術電路和使用硬體實施算術處理之方法。在使用硬體和軟體二者的方法中，由專屬算術電路實施部分處理，而由使用程式的中央處理單元225實施另一部分處理。
因為使用接合至具有絕緣表面的撓性基板之具有統一 晶體取向的單晶半導體層(SOI層)形成積體電路，所以上述RFCPU 211不僅可達成處理速度增加而且可降低電力消耗。如此能夠確保即使當將供應電力的電容器部位229尺寸縮小時仍可長時間的操作。
(實施模式11)
接著，將參考圖17說明使用實施模式1至5所說明的SOI基板所獲得之顯示面板的結構當作實施模式6至8所說明的半導體裝置之例子。
可將實施模式1至5所例示的SOI層102接合到憑藉此生產顯示面板之大的撓性基板。圖17圖示將SOI層102接合到基板100之例子，此基板100是具有絕緣表面的大尺寸撓性基板。因為從具有絕緣表面的大尺寸撓性基板切出複數顯示面板，所以將SOI層102接合至基板100中之顯示面板231的形成區較佳。因為具有絕緣表面的撓性大尺寸基板具有比單晶半導體基板大的面積，所以如圖17所示一般配置複數SOI層102較佳。顯示面板231包括掃描線驅動器電路區232、信號線驅動器電路區233、及像素形成區234。將SOI層102接合至基板100，此基板100是具有絕緣表面的大尺寸撓性基板，以包括掃描線驅動器電路區232、信號線驅動器電路區233、及像素形成區234。
圖18A及18B圖示使用SOI層102形成像素電晶體之顯示面板的像素之例子。圖18A為像素的平面圖。在 形成於SOI層上的像素中，形成彼此交叉的閘極導線235和源極導線236。將源極導線236和汲極電極242連接到SOI層102，及將像素電極237連接到汲極電極242。圖18B為沿著圖18A中的線J－K所取之橫剖面圖。
在圖18B中，在基板100上將氮化矽層和氧化矽層堆疊作障層105。以接合層104將SOI層102接合至撓性且具有絕緣表面的基板100。將像素電極237設置在絕緣層118上。將將圓柱間隔物240設置成填滿用以連接SOI層102和源極導線236之接觸孔中的凹形步階部位。相對基板238被設置有相對電極239，及將液晶層241形成在圓柱間隔物240所形成的間隔中。
以此方式，將SOI層形成在具有藉此生產顯示面板的絕緣表面之撓性大尺寸基板上，及能夠形成使用SOI層的電晶體。因為使用SOI層所形成的電晶體在諸如電流驅動能力等所有操作特性上比非晶矽電晶體優良，能夠降低電晶體尺寸。因此，可提高顯示面板中的像素之鏡孔比。另外，因為亦可形成圖15所說明的微處理器，所以顯示面板可具有電腦的功能。亦能夠生產可以非接觸方式輸入和輸出資料的顯示器。
(實施模式12)
下面討論本發明的其中一觀點之離子照射法。
在本發明中，以衍生自氫(H)的離子(下面稱作“氫離子物種”)照射單晶半導體基板。尤其是，使用氫氣或 含氫在其組成中之氣體當作源材料；產生氫電漿；及在氫電漿中以氫離子物種照射單晶半導體基板。
(氫電漿中的離子) 在如上述此種氫電漿中，存在諸如H十 、H2 ＋ 、及H3 ＋ 等氫離子物種。此處表列用於氫離子物種的反應處理(形成處理，破壞處理)之反應等式。
e＋H→e＋H＋ ＋e (1) e＋H2 →e＋H2 十 ＋e (2) e＋H2 →e＋(H2 )*→e＋H＋H (3) e＋H2 ＋ →e＋(H2 十 )*→e＋H＋ ＋H (4) H2 十 ＋H2 →H3 ＋ ＋H (5) H2 十 ＋H2 →H十 ＋H＋H2 (6) e＋H3 十 →e＋H＋ ＋H＋H (7) e＋H3 十 →H2 ＋H (8) e＋H3 ＋ →H＋H＋H (9)
圖19為概要圖示上述反應的某一些之能量圖。需注意的是，圖19所示之能量圖僅是概要圖並不準確描劃反應的能量關係。
(H＋ 形成處理) 如上述，H3 十 僅經由以反應等式(5)為代表的反應處理所產生。另一方面，當作及得上反應等式(5)的反應，具有以反應等式(6)為代表的反應等式。就增加H3 十 的量而言 ，至少，需要反應等式(5)的反應比反應等式(6)的反應更常發生(需注意的是，因為亦具有經由此可減少H3 ＋ 的量之其他反應(7)、(8)、及(9)，所以即使反應等式(5)的反應比反應等式(6)的反應更常發生，仍不一定增加H3 十 的量)。反之，當反應等式(5)的反應比反應等式(6)的反應較少發生時，減少電漿中之H3 ＋ 的比例。
上述指定的各個反應等式之右手側(最右側)的產品之增加的量依據反應等式之左手側(最左側)的源材料的密度等。此處，經實驗證明當H2 ＋ 的動能低於約11 eV時，反應等式(5)的反應是主要反應(也就是說，反應等式(5)的比率係數足夠高於反應等式(6)的比率係數)，及證明當H2 ＋ 的動能高於約11 eV時，反應等式(6)的反應是主要反應。
電場在帶電粒子上施加力，及帶電粒子獲得動能。動能對應於由於電場所導致之電位能減少的量。例如，在與另一粒子碰撞之前一指定帶電粒子獲得的動能之量等於帶電粒子移動之前的電位中之電位能和碰撞之前的電位中之電位能間的差。也就是說，在未與另一粒子碰撞之下帶電粒子能夠在電場中行進長距離之狀態中，帶電粒子的動能(或其平均)傾向高於帶電粒子無法移動之狀態中的動能。在粒子的平均自由路徑是長的狀態(即壓力是低的狀態)中能夠顯現帶電粒子的動能朝增加的此種傾向。
甚至在平均自由路徑是短的狀態中，若帶電粒子在行經路徑的同時能夠獲得高量動能，則帶電粒子的動能是高 的。也就是說，甚至在平均自由路徑是短的狀態中，若電位差大，則帶電粒子的動能高。
將此應用到H2 ＋ 。假設如同在電漿產生室一般存在電場，在室內部的壓力低之情況中H2 ＋ 的動能高，在室內部的壓力高之情況中H2 十 的動能低。也就是說，因為在室內部的壓力低之情況中，反應等式(6)的反應是主要反應，所以H3 ＋ 的量傾向減少，及因為在室內部的壓力高之情況中，反應等式(5)的反應是主要反應，所以H3 ＋ 的量傾向增加。此外，在電漿產生區中的電場高之狀態中，也就是說，在被指定的兩點之間的電位差大之情況中，H2 ＋ 的動能高，及在相反情況中，H2 ＋ 的動能低。也就是說，因為在電場高的情況中，反應等式(6)的反應是主要反應，所以H3 十 的量傾向減少，及因為在電場低的情況中，反應等式(5)的反應是主要反應，所以H3 ＋ 的量傾向增加。
(依據離子源的差) 此處，說明離子物種的比例(尤其是，H3 ＋ 的比例)不同之例子。圖20為自100%氫氣(利用4.7×10－2 Pa的離子源之壓力)所產生之離子的質量分析之結果圖。需注意的是，藉由量測從離子源所析取的離子來執行此質譜分析。水平軸表示離子質量。在質譜中，質量1峰值、質量2峰值、及質量3峰值分別對應於H十 、H2 ＋ 、及H3 ＋ 。垂直軸表示對應於離子數之質譜的強度。在圖20中，具有不同質量的離子數被表示作相對比例，其中具有質量3的離 子數被定義作100。從圖20可看出，從離子源所產生的離子物種之間的比，即H十 、H2 ＋ 、及H3 十 之間的比約1:1:8。需注意的是，在此種比例中的離子亦可由具有產生電漿之電漿源部位(離子源)的離子摻雜設備，從電漿析取離子束之析取電極等產生。
圖21為當使用不同於圖20的例子之離子源的離子源和離子源的壓力約3×10－3 Pa時，從PH3 所產生之離子的質量分析之結果圖。此質量分析的結果集中在氫離子物種。此外，藉由量測從離子源所析取之離子來執行質譜分析。如同在圖20一般，水平軸表示離子質量，及質量1峰值、質量2峰值、及質量3峰值分別對應於H十 、H2 十 、及H3 ＋ 。垂直軸表示對應於離子數之質譜的強度。從圖21可看出，電漿中的離子物種之間的比，即H＋ 、H2 ＋ 、及H3 ＋ 的比約37:56:7。需注意的是，雖然圖21圖示當源氣體是PH3 時所獲得之資料，但是當100%氫離子也被使用當作源氣體時，氫離子物種之間的比約相同。
在獲得圖21所示之資料的離子源之例子中，以僅約7%的比例產生H＋ 、H2 十 、及H3 十 的H3 十 。另一方面，在獲得圖20所示之資料的離子源之例子中，H3 ＋ 的比例可上達50%或更高(在上述條件下，約80%)。此被認為是由於室內部的壓力和電場，在上述考量中已清楚表示。
(H3 ＋ 照射機制) 當產生如圖20所示一般含有複數離子物種的電漿， 及在未執行任何質量分離之下以所產生的離子物種照射單晶半導體基板時，以各個H＋ 、H2 十 、及H3 十 離子照射單晶半導體基板的表面。為了複製此機制，從離子的照射到離子導入區的形成，考量下面五種模型。
模型1，其中用於照射的離子物種是H＋ ，在照射後仍是H＋ (H)
模型2，其中用於照射的離子物種是H2 ＋ ，在照射後仍是H2 ＋ (H2 )。
模型3，其中用於照射的離子物種是H2 ＋ ，在照射後被分裂成兩H原子(H＋ 離子)。
模型4，其中用於照射的離子物種是H3 ＋ ，在照射後仍是H3 十 (H3 )。
模型5，其中用於照射的離子物種是H3 ＋ ，在照射後被分裂成三H原子(H＋ 離子)。
(模擬結果與量測值的比較) 依據上述模型，模擬以氫離子物種照射Si基板。當作模擬軟體，使用SRIM((物質中的離子之停止和範圍)(TRIM(物質中的離子之運輸)的升級版，是Monte Carlo法之用於離子導入處理之模擬軟體))。需注意的是，就計算而言，以具有兩倍質量的H＋ 所取代之H2 十 來執行依據模型2的計算。此外，以具有一半動能的H＋ 所取代之H2 ＋ 來執行依據模型4的計算，及以具有1/3動能的H＋ 所取代之H3 十 來執行依據模型5的計算。
需注意的是，SRIM是用於非晶結構的軟體，但是可將SRIM應用到以高劑量的高能量來執行氫離子物種之照射的例子。這是因為Si基板的晶體結構由於Si原子與氫離子物種之碰撞而變成非單晶結構。
圖22圖示使用模型1至5執行氫離子物種(以H之100,000原子的照射)之照射時所獲得的計算結果。圖22又圖示以圖20的氫離子物種所照射Si基板中之氫濃度(第二離子質量分析(SIMS)資料)。將使用模型1至5執行計算的結果表示在垂直軸(右軸)上當作氫原子的數目，及將SIMS資料表示在垂直軸(左軸)上當作氫原子的密度。水平軸表示距Si基板的表面之深度。若是量測值之SIMS資料與計算結果比較，則模型2及4明顯地不匹配SIMS資料的峰值，及無法在SIMS資料中觀察到對應於模型3的峰值。此表示各個模型2至4之貢獻極小。考慮離子的動能是在仟電子伏特的等級，而H－H鍵能量僅約幾電子伏特，則認為各個模型2及4的貢獻小，因為H2 ＋ 及H3 ＋ 由於與Si原子的碰撞大部分分裂成H十 或H。
因此，下面將不考慮模型2至4。圖23至25各個圖示當使用模型1及5執行氫離子物種(以H之100,000原子的照射)之照射時所獲得的計算結果。圖23至25又各個圖示以圖20的氫離子物種所照射Si基板中之氫濃度(SIMS資料)，及與SIMS資料配適的模擬結果(下面稱作配適函數(fitting function))。此處，圖23圖示加速電壓是80 kV的例子；圖24圖示加速電壓是60 kV的 例子；及圖25圖示加速電壓是40 kV的例子。需注意的是，將使用模型1及5執行計算的結果表示在垂直軸(右軸)上當作氫原子的數目，及將SIMS資料表示在垂直軸(左軸)上當作氫原子的密度。水平軸表示距Si基板的表面之深度。
配適函數係在考慮模型1及5時使用下面所指定的計算公式所獲得。需注意的是，在計算公式中，X及Y表示配適參數和V表示體積。
(配適函數)＝X/V×(模型1的資料)十Y/V×(模型5的資料)
在考慮用於實際照射的離子物種之間的比例時(H＋ :H2 ＋ :H3 ＋ 約1:1:8)，應該也考慮H2 ＋ 的貢獻(即、模型3)；然而，由於下面理由，此處的考慮排除模型3：．因為經由以模型3為代表的照射處理所導入之氫的量低於經由模型5的照射處理所導入之氫的量，所以即使從考慮中排除模型3也沒有明顯的影響(在SIMS資料中亦沒有出現峰值)。
．峰值位置接近模型5的峰值位置之模型3可能由於發生在模型5中之通道效應(由於晶體晶格結構的原子之移動)而模糊難辨。也就是說，難以評估模型3的配適參數。這是因為此模擬假設不考慮非晶矽和由於晶性的影響。
圖26表列上述配適參數。在任一加速電壓中，根據模型1所導入之H的量對根據模型5所導入之H的量之比約1:42到1:45(當模型1中之H的量被定義作1時， 模型5中之H的量約42到45)，及H十 (模型1)之用於照射的離子數目對H3 ＋ (模型5)之用於照射的離子數目之比約1:14到1:15(當模型1中之H＋ 的量被定義作1時，模型5中之H3 ＋ 的量約14到15)。假設為考慮模型3及計算假設非晶矽，則可說獲得接近用於實際照射的離子物種之間的比之值的值(H十 :H2 ＋ :H3 十 約1:1:8)。
(使用H3 ＋ 的效果) 如圖20所示，藉由以具有較高H3 ＋ 比例的氫離子物種照射基板可享有從H3 ＋ 獲得的複數益處。例如，因為H3 ＋ 分裂成將導入基板內之H＋ 、H等，所以與主要以H＋ 或H2 ＋ 照射的例子比較可提高離子導入效率。此外，因為在H3 ＋ 分裂後的H十 或H之動能同樣傾向低的，所以H3 十 適合生產薄半導體層。
需注意的是，在此說明書中，說明使用能夠如圖20所示一般以氫離子物種照射的離子摻雜設備以利用H3 ＋ 有效執行照射之方法。離子摻雜設備不昂貴且在大面積處理中使用絕佳。因此，藉由使用此種離子摻雜設備之H3 ＋ 的照射，可獲得諸如半導體特性改良、面積增加、成本降低、及生產效率提高等明顯效果。另一方面，若指定第一優先給H3 ＋ 的照射，則不需要解釋本發明僅侷限於使用離子摻雜設備。
本申請案係依據日本專利局於2007年4月20日所發表之日本專利申請案序號2007－112239，特此併入其全文 作為參考。
100‧‧‧基板
101‧‧‧單晶半導體基板
102‧‧‧矽晶絕緣體層
103‧‧‧易碎區
104‧‧‧接合層
105‧‧‧障層
107‧‧‧氮化矽層
108‧‧‧元件隔離絕緣層
109‧‧‧閘絕緣層
110‧‧‧閘電極
111‧‧‧側壁絕緣層
112‧‧‧雜質區
113‧‧‧雜質區
114‧‧‧絕緣層
115‧‧‧中間層絕緣層
116‧‧‧接觸孔
117‧‧‧接觸插頭
118‧‧‧絕緣層
119‧‧‧導線
120‧‧‧障層
121‧‧‧絕緣層
122‧‧‧壓力構件
123‧‧‧覆蓋層
124‧‧‧氮化矽層
125‧‧‧氧化矽層
130‧‧‧支撐基板
131‧‧‧分離層
132‧‧‧絕緣層
135‧‧‧元件層
136‧‧‧基板
137‧‧‧撓性基板
140‧‧‧接合層
141‧‧‧撓性基板
142‧‧‧撓性基板
200‧‧‧微處理器
201‧‧‧算術邏輯單元
202‧‧‧算術邏輯單元控制器
203‧‧‧指令解碼器
204‧‧‧中斷控制器
205‧‧‧時序控制器
206‧‧‧暫存器
207‧‧‧暫存器控制器
208‧‧‧匯流排介面
209‧‧‧唯讀記憶體
210‧‧‧唯讀記憶體介面
211‧‧‧以無線通訊傳送至外部和自外部接收信號之電腦
212‧‧‧類比電路部位
213‧‧‧數位電路部位
214‧‧‧諧振電路
215‧‧‧整流電路
216‧‧‧恆壓電路
217‧‧‧復位電路
218‧‧‧振盪器電路
219‧‧‧解調變電路
220‧‧‧調變電路
221‧‧‧射頻介面
222‧‧‧控制暫存器
223‧‧‧時脈控制器
224‧‧‧介面
225‧‧‧中央處理單元
226‧‧‧隨機存取記憶體
227‧‧‧唯讀記憶體
228‧‧‧天線
229‧‧‧電容器部位
230‧‧‧電力管理電路
231‧‧‧顯示面板
232‧‧‧掃描線驅動器電路區
233‧‧‧信號線驅動器電路區
234‧‧‧像素形成區
235‧‧‧閘極導線
236‧‧‧源極導線
237‧‧‧像素電極
238‧‧‧相對基板
239‧‧‧相對電極
240‧‧‧圓柱間隔物
241‧‧‧液晶層
242‧‧‧汲極電極
圖1為SOI基板的結構之橫剖面圖；圖2為SOI基板的結構之橫剖面圖；圖3A及3B各個為SOI基板的結構之橫剖面圖；圖4A及4B各個為SOI基板的結構之橫剖面圖；圖5A至5D為SOI基板生產方法之橫剖面圖；圖6A至6D為SOI基板生產方法之橫剖面圖；圖7A至7D為SOI基板生產方法之橫剖面圖；圖8A至8D為SOI基板生產方法之橫剖面圖；圖9A至9E為使用SOI基板生產半導體裝置之方法的橫剖面圖；圖10A及10B為使用SOI基板生產半導體裝置之方法的橫剖面圖；圖11A至11D為使用SOI基板生產半導體裝置之方法的橫剖面圖；圖12A及12B為使用SOI基板生產半導體裝置之方法的橫剖面圖；圖13A至13D為使用SOI基板生產半導體裝置之方法的橫剖面圖；圖14A及14B為使用SOI基板生產半導體裝置之方法的橫剖面圖；圖15為使用SOI基板所獲得之微處理器的結構之方 塊圖；圖16為使用SOI基板所獲得之RFCPU的結構之方塊圖；圖17為例示將SOI層接合至用於生產顯示面板的母玻璃之例子的平面圖；及圖18A及18B為包括使用SOI層的像素電晶體之顯示面板的例子圖。
圖19為氫離子物種的能量圖。
圖20為離子質譜分析的結果。
圖21為離子質譜分析的結果。
圖22為當加速電壓是80 kV時之深度方向中的氫之概況(量測值和計算值)圖。
圖23為當加速電壓是80 kV時之深度方向中的氫之概況(量測值、計算值、和配適函數(fitting function))圖。
圖24為當加速電壓是60 kV時之深度方向中的氫之概況(量測值、計算值、和配適函數)圖。
圖25為當加速電壓是40 kV時之深度方向中的氫之概況(量測值、計算值、和配適函數)圖。
圖26為配適參數(氫原子比和氫離子物種比)的比例之表。
下面將使用圖式說明本發明的實施模式和實施例。然而，可利用許多不同的模式實施本發明，及精於本技藝之人士應容易明白只要此種變化不違背本發明的精神和範疇 可以各式各樣改變本發明的模式和細節。因此，本發明並 不侷限於包括在此說明書中之實施模式和實施例的說明。
100‧‧‧基板
102‧‧‧矽晶絕緣體層

Claims (18)

  1. 一種SOI(矽晶絕緣體)基板生產方法，包含以下步驟：以單一原子的複數離子照射單晶半導體基板以在該單晶半導體基板中的預定深度形成易碎區；執行熱處理以使該易碎區更易碎；在執行該熱處理之後，將該單晶半導體基板之表面和具有絕緣表面的撓性基板彼此接合；及分離該單晶半導體基板且使單晶半導體層殘留在該撓性基板上，其中，在將該單晶半導體基板之該表面和該具有絕緣表面的該撓性基板彼此接合之前，藉由原子射束之照射、離子射束之照射、電漿處理或基處理(radical treatment)而活化該單晶半導體基板之該表面與該撓性基板之該絕緣表面的至少一者。
  2. 一種SOI基板生產方法，包含以下步驟：將分離層形成在支撐基板上；將絕緣層形成在該分離層上；以單一原子的複數離子照射單晶半導體基板以在該單晶半導體基板中的預定深度形成易碎區；執行熱處理以使該易碎區更易碎；在執行該熱處理之後，接合該單晶半導體基板和形成在該支撐基板上的該絕緣層；在接合該單晶半導體基板和該絕緣層之後，分離該單 晶半導體基板且使單晶半導體層殘留在該支撐基板上；將具有絕緣表面的撓性基板與在該支撐基板上的該單晶半導體層接合以使彼此接觸；及在該分離層中，將該撓性基板上的該單晶半導體層與該支撐基板分離。
  3. 根據申請專利範圍第1或2項之SOI基板生產方法，其中在將壓力構件設置於該單晶半導體基板上的狀態中執行該執行熱處理。
  4. 根據申請專利範圍第1或2項之SOI基板生產方法，其中在將覆蓋層形成在該單晶半導體基板的表面上之狀態中執行該執行熱處理。
  5. 根據申請專利範圍第1或2項之SOI基板生產方法，其中以氧化矽層覆蓋該單晶半導體基板，該氧化矽層係由使用有機矽烷(silane)的化學汽相沈積所形成。
  6. 根據申請專利範圍第1或2項之SOI基板生產方法，其中在低於分離該易碎區的溫度和該易碎區更易碎的溫度中執行該執行熱處理。
  7. 根據申請專利範圍第1或2項之SOI基板生產方法，其中在大於或等於250℃和小於400℃的溫度中執行 該執行熱處理。
  8. 一種半導體裝置生產方法，包含以下步驟：以複數離子照射單晶半導體基板以在該單晶半導體基板中的預定深度形成易碎區；執行熱處理以使該易碎區更易碎；在執行該熱處理之後，將該單晶半導體基板之表面和具有絕緣表面的撓性基板彼此接合；分離該單晶半導體基板且使單晶半導體層殘留在該撓性基板上；及在將該單晶半導體基板與該單晶半導體層分離之後，使用在該撓性基板上的該單晶半導體層形成半導體元件，其中，在將該單晶半導體基板之該表面和該具有絕緣表面的該撓性基板彼此接合之前，藉由原子射束之照射、離子射束之照射、電漿處理或基處理而活化該單晶半導體基板之該表面與該撓性基板之該絕緣表面的至少一者。
  9. 一種半導體裝置生產方法，包含以下步驟：將分離層形成在支撐基板上；將絕緣層形成在該分離層上；以單一原子的複數離子照射單晶半導體基板以在該單晶半導體基板中的預定深度形成易碎區；執行熱處理以使該易碎區更易碎；在執行該熱處理之後，將該單晶半導體基板和形成在該支撐基板上的該絕緣層彼此接合；在接合該單晶半導體基板和該絕緣層之後，分離該單 晶半導體基板且使單晶半導體層殘留在該支撐基板上；在分離該單晶半導體基板之後，使用在該支撐基板上的該單晶半導體層形成具有半導體元件的元件層；將具有絕緣表面的撓性基板設置在該元件層上；及在將該撓性基板設置在該元件層上之後，在該分離層中，分離該支撐基板與該元件層。
  10. 一種半導體裝置生產方法，包含以下步驟：將分離層形成在支撐基板上；將具有絕緣表面的第一撓性基板設置在該分離層上；以單一原子的複數離子照射單晶半導體基板以在預定深度形成易碎區；執行熱處理以使該易碎區更易碎；在執行該熱處理之後，將該單晶半導體基板接合到該支撐基板上的該第一撓性基板；在將該單晶半導體基板接合到該第一撓性基板之後，分離該單晶半導體基板且使單晶半導體層殘留在該支撐基板上的該第一撓性基板之上；使用在該第一撓性基板之上的該單晶半導體層形成具有半導體元件的元件層；將具有絕緣表面的第二撓性基板設置在該元件層上；及在將該第二撓性基板設置在該元件層上之後，在該分離層中，分離該支撐基板與該第一撓性基板。
  11. 根據申請專利範圍第8、9或10項之半導體裝置 生產方法，其中在將壓力構件設置於該單晶半導體基板上的狀態中執行該執行熱處理。
  12. 根據申請專利範圍第8、9或10項之半導體裝置生產方法，其中在將覆蓋層形成在該單晶半導體基板的表面上之狀態中執行該執行熱處理。
  13. 根據申請專利範圍第8、9或10項之半導體裝置生產方法，其中以氧化矽層覆蓋該單晶半導體基板，該氧化矽層係由使用有機矽烷的化學汽相沈積所形成。
  14. 根據申請專利範圍第8、9或10項之半導體裝置生產方法，其中在低於分離該易碎區的溫度和該易碎區更易碎的溫度中執行該執行熱處理。
  15. 根據申請專利範圍第8、9或10項之半導體裝置生產方法，其中在大於或等於250℃和小於400℃的溫度中執行該執行熱處理。
  16. 一種半導體裝置生產方法，包含以下步驟：將分離層形成在矽晶圓上；將絕緣層形成在該分離層上；以單一原子的複數離子照射單晶半導體基板以在該單晶半導體基板中的預定深度形成易碎區； 在以該複數離子照射該單晶半導體基板之後，將該單晶半導體基板和形成在該矽晶圓上的該絕緣層彼此接合；在接合該單晶半導體基板和該絕緣層之後，分離該單晶半導體基板且使單晶半導體層殘留在該矽晶圓上；在分離該單晶半導體基板之後，使用該矽晶圓上的該單晶半導體層形成具有半導體元件的元件層；將具有絕緣表面的基板設置在該矽晶圓上的該元件層上；及在該分離層中，分離該矽晶圓與該元件層。
  17. 一種半導體裝置生產方法，包含以下步驟：將分離層形成在玻璃基板上；將絕緣層形成在該分離層上；以單一原子的複數離子照射單晶半導體基板以在該單晶半導體基板中的預定深度形成易碎區；在以該複數離子照射該單晶半導體基板之後，將該單晶半導體基板和形成在該玻璃基板上的該絕緣層彼此接合；在接合該單晶半導體基板和該絕緣層之後，分離該單晶半導體基板且使單晶半導體層殘留在該玻璃基板上；在分離該單晶半導體基板之後，使用該玻璃基板上的該單晶半導體層形成具有半導體元件的元件層；將具有絕緣表面的基板設置在該玻璃基板上的該元件層上；及在該分離層中，分離該玻璃基板與該元件層。
  18. 一種半導體裝置生產方法，包含以下步驟：將分離層形成在陶瓷基板上；將絕緣層形成在該分離層上；以單一原子的複數離子照射單晶半導體基板以在該單晶半導體基板中的預定深度形成易碎區；在以該複數離子照射該單晶半導體基板之後，將該單晶半導體基板和形成在該陶瓷基板上的該絕緣層彼此接合；在接合該單晶半導體基板和該絕緣層之後，分離該單晶半導體基板且使單晶半導體層殘留在該陶瓷基板上；在分離該單晶半導體基板之後，使用該陶瓷基板上的該單晶半導體層形成具有半導體元件的元件層；將具有絕緣表面的基板設置在該陶瓷基板上的該元件層上；及在該分離層中，分離該陶瓷基板與該元件層。
TW097110074A 2007-04-20 2008-03-21 用以生產ｓｏｉ基板及半導體裝置的方法 TWI478278B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007112239 2007-04-20

Publications (2)

Publication Number Publication Date
TW200903712A TW200903712A (en) 2009-01-16
TWI478278B true TWI478278B (zh) 2015-03-21

Family

ID=39872629

Family Applications (2)

Application Number Title Priority Date Filing Date
TW103146545A TWI527151B (zh) 2007-04-20 2008-03-21 用以生產ｓｏｉ基板及半導體裝置的方法
TW097110074A TWI478278B (zh) 2007-04-20 2008-03-21 用以生產ｓｏｉ基板及半導體裝置的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW103146545A TWI527151B (zh) 2007-04-20 2008-03-21 用以生產ｓｏｉ基板及半導體裝置的方法

Country Status (7)

Country Link
US (4) US7709337B2 (zh)
EP (1) EP2140480A4 (zh)
JP (2) JP5490371B2 (zh)
KR (1) KR101447048B1 (zh)
CN (1) CN101663733B (zh)
TW (2) TWI527151B (zh)
WO (1) WO2008132895A1 (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
CN101663733B (zh) * 2007-04-20 2013-02-27 株式会社半导体能源研究所 制造绝缘体上硅衬底和半导体器件的方法
EP1993126B1 (en) * 2007-05-18 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor substrate
JP4729003B2 (ja) * 2007-06-08 2011-07-20 リンテック株式会社 脆質部材の処理方法
US7763502B2 (en) * 2007-06-22 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device
JP5367330B2 (ja) * 2007-09-14 2013-12-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び半導体装置の作製方法
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
TWI493609B (zh) * 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法
JP5464843B2 (ja) * 2007-12-03 2014-04-09 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US7858495B2 (en) * 2008-02-04 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
JP5654206B2 (ja) * 2008-03-26 2015-01-14 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び該ｓｏｉ基板を用いた半導体装置
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
JP2009260315A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
US8182633B2 (en) * 2008-04-29 2012-05-22 Samsung Electronics Co., Ltd. Method of fabricating a flexible display device
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
JP5522914B2 (ja) * 2008-09-11 2014-06-18 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
SG161151A1 (en) * 2008-10-22 2010-05-27 Semiconductor Energy Lab Soi substrate and method for manufacturing the same
JP2010161671A (ja) * 2009-01-09 2010-07-22 Murata Mfg Co Ltd 圧電デバイスの製造方法
JP5643488B2 (ja) * 2009-04-28 2014-12-17 信越化学工業株式会社 低応力膜を備えたｓｏｉウェーハの製造方法
KR20120068772A (ko) 2009-09-16 2012-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR101394540B1 (ko) * 2010-07-29 2014-05-14 삼성디스플레이 주식회사 표시 장치 및 유기 발광 표시 장치
KR20120020526A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 및 이를 이용하는 반도체 소자의 제조 방법
JP2013041892A (ja) * 2011-08-11 2013-02-28 Hiroshima Univ 薄膜製造方法、それを用いた半導体デバイスの製造方法およびそれらに用いられる半導体薄膜部品
US8637381B2 (en) * 2011-10-17 2014-01-28 International Business Machines Corporation High-k dielectric and silicon nitride box region
JP2015111603A (ja) * 2012-03-22 2015-06-18 シャープ株式会社 半導体装置の製造方法、半導体装置、及び表示装置
US8877603B2 (en) * 2012-03-30 2014-11-04 International Business Machines Corporation Semiconductor-on-oxide structure and method of forming
JP6175294B2 (ja) * 2012-06-25 2017-08-02 株式会社半導体エネルギー研究所 機能性基板の作製方法および半導体装置の作製方法
WO2014087742A1 (ja) * 2012-12-04 2014-06-12 シャープ株式会社 半導体装置の製造方法及び半導体装置
JP6119325B2 (ja) * 2013-03-14 2017-04-26 セイコーエプソン株式会社 干渉フィルター、干渉フィルターの製造方法、光学モジュール、電子機器、及び接合基板
KR102134845B1 (ko) * 2013-07-12 2020-07-17 삼성디스플레이 주식회사 유기 발광 디스플레이 장치와, 이의 제조 방법
KR102392059B1 (ko) * 2013-07-29 2022-04-28 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102099881B1 (ko) 2013-09-03 2020-05-15 삼성전자 주식회사 반도체 소자 및 그 제조 방법
CN104808370B (zh) * 2015-05-22 2017-10-31 合肥京东方光电科技有限公司 一种对盒设备、对位方法
JP6396854B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US9806025B2 (en) * 2015-12-29 2017-10-31 Globalfoundries Inc. SOI wafers with buried dielectric layers to prevent Cu diffusion
TWI660580B (zh) * 2016-03-25 2019-05-21 日商日本碍子股份有限公司 Joining method
US10957722B2 (en) * 2016-05-26 2021-03-23 Joled Inc. Method of manufacturing flexible device using multidirectional oblique irradiation of an interface between a support substrate and a flexible substrate
KR101936183B1 (ko) * 2016-10-28 2019-01-08 주식회사 다원시스 플랙서블 기판의 제조 방법 및 플랙서블 소자 제조 장치
CN110112192B (zh) * 2019-04-29 2021-07-13 云谷（固安）科技有限公司 一种有机发光显示模组及电子设备
CN110223981A (zh) * 2019-06-05 2019-09-10 中国科学院上海微系统与信息技术研究所 一种柔性soi器件结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
US20010007789A1 (en) * 1996-05-15 2001-07-12 Bernard Aspar Method of producing a thin layer of semiconductor material
TW457565B (en) * 1999-08-04 2001-10-01 Commissariat Energie Atomique Method for transferring a thin layer comprising a step of excess fragilization
US20020100941A1 (en) * 2001-01-31 2002-08-01 Takao Yonehara Thin-film semiconductor device and method of manufacturing the same
US20050202619A1 (en) * 2004-03-10 2005-09-15 Seiko Epson Corporation Thin film device supply body, method of fabricating thin film device, method of transfer, method of fabricating semiconductor device, and electronic equipment

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
DK70693D0 (da) * 1993-06-14 1993-06-14 Niels Ole Vesterager Fremgangsmaade til fjernelse af uoenskede stoffer i en gasart
JPH08255762A (ja) * 1995-03-17 1996-10-01 Nec Corp 半導体デバイスの製造方法
JP3412470B2 (ja) * 1997-09-04 2003-06-03 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
JP3809733B2 (ja) 1998-02-25 2006-08-16 セイコーエプソン株式会社 薄膜トランジスタの剥離方法
JP3849683B2 (ja) * 1998-02-25 2006-11-22 セイコーエプソン株式会社 薄膜トランジスタの剥離方法
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6468923B1 (en) 1999-03-26 2002-10-22 Canon Kabushiki Kaisha Method of producing semiconductor member
JP3900741B2 (ja) * 1999-05-21 2007-04-04 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP2001011667A (ja) 1999-06-28 2001-01-16 Nittetsu Corrosion Prevention Co Ltd 鋼材の防食被覆構造およびその施工方法
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6583440B2 (en) 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP4507395B2 (ja) * 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
JP2004134675A (ja) * 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2004134672A (ja) 2002-10-11 2004-04-30 Sony Corp 超薄型半導体装置の製造方法および製造装置、並びに超薄型の裏面照射型固体撮像装置の製造方法および製造装置
JP2004179649A (ja) 2002-11-12 2004-06-24 Sony Corp 超薄型半導体装置の製造方法および製造装置
JP5008288B2 (ja) * 2004-09-29 2012-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7439111B2 (en) 2004-09-29 2008-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2006093817A2 (en) * 2005-02-28 2006-09-08 Silicon Genesis Corporation Substrate stiffness method and resulting devices
US20060240275A1 (en) * 2005-04-25 2006-10-26 Gadkaree Kishor P Flexible display substrates
FR2886051B1 (fr) * 2005-05-20 2007-08-10 Commissariat Energie Atomique Procede de detachement d'un film mince
CN101663733B (zh) * 2007-04-20 2013-02-27 株式会社半导体能源研究所 制造绝缘体上硅衬底和半导体器件的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010007789A1 (en) * 1996-05-15 2001-07-12 Bernard Aspar Method of producing a thin layer of semiconductor material
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
TW457565B (en) * 1999-08-04 2001-10-01 Commissariat Energie Atomique Method for transferring a thin layer comprising a step of excess fragilization
US20020100941A1 (en) * 2001-01-31 2002-08-01 Takao Yonehara Thin-film semiconductor device and method of manufacturing the same
US20050202619A1 (en) * 2004-03-10 2005-09-15 Seiko Epson Corporation Thin film device supply body, method of fabricating thin film device, method of transfer, method of fabricating semiconductor device, and electronic equipment

Also Published As

Publication number Publication date
JP5490371B2 (ja) 2014-05-14
US20080261379A1 (en) 2008-10-23
JP5116725B2 (ja) 2013-01-09
US7709337B2 (en) 2010-05-04
US20140087543A1 (en) 2014-03-27
US20130149840A1 (en) 2013-06-13
KR101447048B1 (ko) 2014-10-06
US8629031B2 (en) 2014-01-14
US8951878B2 (en) 2015-02-10
US20100173473A1 (en) 2010-07-08
JP2009194400A (ja) 2009-08-27
CN101663733B (zh) 2013-02-27
JP2008288578A (ja) 2008-11-27
WO2008132895A1 (en) 2008-11-06
TW200903712A (en) 2009-01-16
EP2140480A4 (en) 2015-04-22
TW201515146A (zh) 2015-04-16
EP2140480A1 (en) 2010-01-06
US8399329B2 (en) 2013-03-19
TWI527151B (zh) 2016-03-21
KR20090130091A (ko) 2009-12-17
CN101663733A (zh) 2010-03-03

Similar Documents

Publication Publication Date Title
TWI478278B (zh) 用以生產ｓｏｉ基板及半導體裝置的方法
TWI455245B (zh) 製造半導體裝置之方法
JP5289805B2 (ja) 半導体装置製造用基板の作製方法
KR101574138B1 (ko) Ｓｏｉ 기판의 제조방법
TWI450360B (zh) Ｓｏｉ（矽在絕緣體上）基板，彼之製法，以及半導體裝置
JP5460972B2 (ja) Ｓｏｉ基板の作製方法、及び半導体装置の作製方法
TWI437696B (zh) 半導體裝置及其製造方法
JP5661990B2 (ja) Ｓｏｉ基板の製造方法
CN101425455A (zh) 半导体衬底及其制造方法、以及半导体装置的制造方法
US8884371B2 (en) SOI substrate and manufacturing method thereof
JP5252867B2 (ja) 半導体基板の製造方法
KR101447938B1 (ko) 반도체기판 및 박막 트랜지스터의 제조방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees