JP5336101B2 - Soi基板の製造方法 - Google Patents

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Description

本発明は、SOI基板の製造方法に関し、特には、透明絶縁性基板の一方の主表面上にシリコン薄膜が形成されたSOI基板の製造方法に関するものである。
半導体デバイスの更なる高性能化を図るために、SOI(Silicon on insulator、絶縁体上のシリコン)基板が近年注目を浴びている。また、SOI基板の一種であり、支持基板(ハンドルウエーハ)がシリコンではない、Silicon on quartz(SOQ)基板や、Silicon on glass(SOG)基板なども、それぞれTFT−LCDや高周波(RF)デバイス、その他MEMS製品などへの応用が期待されている(特許文献1参照)。
上記SOQ基板などは、例えば、シリコン基板をドナーウエーハとし、石英基板をハンドルウエーハとして、これらの異種基板を貼り合わせて製造する方法が提案されている。このようにして作製された貼り合わせ基板において、石英基板は透明なため、シリコン基板同士を貼り合わせて製造される、通常のSOI基板とは異なるプロセス・評価上の問題が生じる場合がある。
このような問題の一つとして、SOQ基板等の、透明絶縁性基板上にシリコン薄膜が形成されたSOI基板(以下、透明SOI基板と略称することがある)を装置上で搬送する際、基板を認識する光センサーに認識されにくいなどの問題があった。
特開2006−324530号公報
本発明は、このような問題点に鑑みてなされたものであり、一方の主表面上にシリコン薄膜が形成された透明絶縁性基板であり、該シリコン薄膜が形成された側とは反対側の主表面が粗らされたSOI基板を、金属不純物やパーティクルの発生を簡便な方法により抑制して製造する方法を提供することを目的とする。
本発明は、上記課題を解決するためになされたもので、透明絶縁性基板の一方の主表面である第一主表面上にシリコン薄膜が形成されており、前記透明絶縁性基板の第一主表面とは反対側の主表面である第二主表面が粗れているSOI基板を製造する方法であって、少なくとも、透明絶縁性基板を準備する工程と、前記透明絶縁性基板の少なくとも前記第一主表面を鏡面加工する工程と、前記透明絶縁性基板の第一主表面上にシリコン薄膜を形成する工程とを含むSOI基板の製造方法において、前記透明絶縁性基板の第二主表面をレーザーを用いて加工して粗面化するレーザー加工工程を有するSOI基板の製造方法を提供する。
このように、透明絶縁性基板の第二主表面の粗面化をレーザーを用いて行えば、簡便な方法により、金属不純物やパーティクルの発生を抑制して粗面化を行うことができる。その結果、上記のSOI基板の製造方法によれば、一方の主表面上にシリコン薄膜が形成された透明絶縁性基板であり、該シリコン薄膜が形成された側とは反対側の主表面が粗らされたSOI基板を、金属不純物やパーティクルの発生を簡便な方法により抑制して製造することができる。
そして、このようにして製造されたSOI基板であれば、透明絶縁性基板の裏面が粗れているので、光センサーを用いた認識装置からの信号を散乱させることによって、認識装置に基板が認識されないとの弊害を防止することができる。また、基板搬送時の滑りなどを防止することもできる。
この場合、前記レーザーを用いた加工は、COレーザーによって、前記透明絶縁性基板の表面を相転移させることにより行うことができる。
このように、CO(炭酸ガス)レーザーを用いて、透明絶縁性基板表面の溶融、凝固、昇華等の相転移により、透明絶縁性基板の第二主表面を粗面化する手法であれば、本発明のように、透明な基板に加工する場合であっても、容易に粗面化加工することができる。
また前記レーザーを用いた加工は、前記透明絶縁性基板の第二主表面に流動性物質を接触させ、レーザーを前記透明絶縁性基板の第一主表面側から照射して前記流動性物質をアブレーションすることにより行うこともできる。
このような手法により、流動性物質を介して間接的に透明絶縁性基板の第二主表面を粗面化する方法によっても、本発明のように、透明な基板に加工を施す場合であっても容易に粗面化加工することができる。
また、本発明に係るSOI基板の製造方法では、前記レーザー加工工程を、少なくとも前記シリコン薄膜形成工程よりも後に行うことができ、あるいは、前記透明絶縁性基板を準備する工程よりも後、前記シリコン薄膜形成工程よりも前に行うことができる。
このように、本発明におけるレーザー加工工程は、シリコン薄膜の形成後でも形成前でも行うことができ、その他の製造条件等に応じて、適宜設定することができる。
また、前記透明絶縁性基板の第一主表面の鏡面加工は、表面粗さがRMS値で0.7nm未満となるように行うことが好ましい。
このように、透明絶縁性基板の第一主表面の鏡面加工を、表面粗さがRMS値で0.7nm未満となるように行えば、第一主表面は十分に平坦となるのでその上にシリコン薄膜を形成しやすくすることができる。
また、前記透明絶縁性基板の第二主表面のレーザー加工は、前記透明絶縁性基板の主表面に対する垂直方向での250〜800nmの波長域の光の平均透過率が10%以下となるように行うことが好ましい。
このように、透明絶縁性基板の第二主表面のレーザー加工を、透明絶縁性基板の主表面に対する垂直方向での250〜800nmの波長域の光の平均透過率が10%以下となるように行えば、より確実に基板認識装置に認識させることができる。
また、本発明に係るSOI基板の製造方法では、前記シリコン薄膜の形成を、少なくとも、シリコン基板または表面に酸化膜を形成したシリコン基板に、表面から水素イオンまたは希ガスイオンあるいはこれらの両方を注入してイオン注入層を形成し、前記シリコン基板または表面に酸化膜を形成したシリコン基板のイオン注入した面と、前記透明絶縁性基板の第一主表面を密着させて貼り合わせ、前記イオン注入層を境界として、前記シリコン基板または表面に酸化膜を形成したシリコン基板を剥離して薄膜化し、前記透明絶縁性基板の第一主表面上にシリコン薄膜を形成して行うことができる。
このように、シリコン薄膜の形成を、イオン注入後にイオン注入層を境界として剥離することにより行えば、薄く結晶性の高いシリコン薄膜を形成することができる。
また、前記透明絶縁性基板を、石英基板、ガラス基板、サファイア基板のいずれかとすることができる。
本発明のSOI基板の製造方法で使用する透明絶縁性基板は、作製する半導体デバイスの目的に応じて、これらの中から適宜選択することができる。
本発明のSOI基板の製造方法によれば、透明絶縁性基板上にシリコン薄膜が形成されたSOI基板(透明SOI基板)であり、裏面(シリコン薄膜が形成されていない方の主表面)が粗らされたSOI基板を、金属不純物やパーティクルの発生を簡便な方法により抑制して製造することができる。
そして、このようにして製造されたSOI基板であれば、透明絶縁性基板の裏面の表面粗さが大きいため、光センサーを用いた認識装置からの信号を散乱させることによって、認識装置に基板を認識させることができる。また、基板搬送時の滑りなどを防止することもできる。
以下、本発明についてより詳細に説明する。
前述のように、従来、SOQ基板等の、透明絶縁性基板上にシリコン薄膜を形成したSOI基板は、装置上でSOQ基板を搬送する際などにおいて、基板を認識する光センサーに認識されにくいなどの問題があった。
このような問題点に対し、本発明者らは、透明絶縁性基板上にシリコン薄膜を形成したSOI基板(透明SOI基板)の裏面、すなわち、透明絶縁性基板のシリコン薄膜が形成された主表面とは反対側の主表面を粗らすことにより、光センサーなどを用いた基板認識装置において、認識装置からの信号を散乱させることができ、基板を認識しやすくすることを見出した。
しかし、このような基板の粗れた面には砥粒などが多く入り込んでおり、金属不純物が発生したり、パーティクルが発生したりする問題があった。そこで、基板をエッチングすることが考えられるが、基板全体をエッチングすると、粗らされた面とは反対側の側もエッチングされて、平坦度が悪化したり、シリコン薄膜形成後の基板であれば、シリコン薄膜が剥離する等の問題が生じた。
本発明者らは、このような問題点に対し、透明絶縁性基板の裏面をレーザーを用いて粗面化する方法であれば、シリコン薄膜を形成する面に影響を及ぼさず、簡便な方法により、金属不純物やパーティクルの発生が抑制された透明SOI基板を製造できることに想到し、本発明を完成させた。
本明細書中では、透明絶縁性基板の主表面のうち、シリコン薄膜を形成する側の主表面を、便宜上、「第一主表面」とし、第一主表面と反対側の主表面を「第二主表面」と呼ぶ。
本発明の全体の流れを説明すると、透明絶縁性基板を準備する工程と、透明絶縁性基板の一方の主表面(第一主表面)を鏡面加工する工程と、該鏡面加工した第一主表面上にシリコン薄膜を形成する工程とにより、透明SOI基板を製造する。裏面が粗面化された透明SOI基板を製造するには、いずれかの段階で第二主表面を粗面化する必要があるが、本発明では、この第二主表面の粗面化を、レーザーを用いて加工することによる。そして、本発明においては、この第二主表面側のレーザー加工による粗面化は、シリコン薄膜の形成後でも形成前でも行うことができる。
以下、図面を参照して本発明の実施形態をさらに具体的に説明するが、本発明はこれらに限定されるものではない。
図1は、本発明のSOI基板の製造方法の一例(第一の態様)を示すフロー図である。
ここでは、第二主表面側のレーザー加工による粗面化を、シリコン薄膜の形成後に行う例を説明する。
まず、図1(a)に示したように、透明絶縁性基板10を準備する(工程1−a)。例えば、石英インゴットからスライスして切り出された石英基板を用いることができる。
なお、本発明が適用できる透明絶縁性基板の種類は特に限定されるものではないが、例えば、石英基板、ガラス基板、サファイア基板のいずれかとすることができ、SOI基板とした後、作製する半導体デバイスの目的等に応じて適宜選択することができる。
次に、図1(b)に示したように、透明絶縁性基板の少なくとも一方の主表面を鏡面加工する(工程1−b)。ここで鏡面加工した主表面が、シリコン薄膜を形成しようとする側の主表面、すなわち、第一主表面11となる。この鏡面加工の方法は特に限定されず、ラッピング、エッチング、研磨等を適宜組み合わせて加工する。
もう一方の主表面、すなわち、第二主表面12には、少なくとも発塵を抑制するための処理を施すことが望ましい。具体的には、ラッピング後にエッチングを行うなどして、パーティクル等の発生を抑制することができる。また、第一主表面と同様に鏡面加工を行ってもよい。この場合、第一主表面11と第二主表面12とに対し同時に加工を行う両面研磨等の手法を用いてもよい。
なお、透明絶縁性基板10の第一主表面11の鏡面加工は、表面粗さがRMS値で0.7nm未満となるように行うことが望ましい。このような表面粗さとすれば、貼り合わせなどによりシリコン基板をより高い強度で貼り合わせることができ、また、シリコン薄膜を形成した場合に、未結合部であるボイド等の発生によるシリコン薄膜の結晶性の悪化を効果的に防止することができる。一方、第一主表面11の表面粗さのRMS値の下限値は特に限定されず、平坦度は高いほどよい。ただし、平坦度を向上させるにはコストの問題もあり、現実的には0.1nm以上程度となる。なお、第二主表面12の表面粗さはこの時点では特に限定されない。
次に、透明絶縁性基板10の第一主表面11上にシリコン薄膜を形成する。シリコン薄膜の形成方法は、特に限定されないが、例えば、以下のようにしていわゆるイオン注入剥離法等によって行うことができる。
まず、図1(c)に示したように、シリコン基板20を準備する(工程1−c)。また、必要に応じて、表面に酸化膜を形成したシリコン基板を用いてもよい。貼り合わせの状態を良くするには、貼り合わせる側の面(貼り合わせ面)が一定以上の平坦度であることが必要であるので、少なくとも貼り合わせる側の面を鏡面研磨等しておく。この平坦度は例えばRMS値で0.7nm未満とすることが望ましい。
次に、図1(d)に示したように、シリコン基板20に、表面(イオン注入面22)から水素イオンを注入してイオン注入層21を形成する(工程1−d)。
このイオン注入層21の形成には、水素イオンだけではなく、希ガスイオンあるいは水素イオンと希ガスイオンの両方をイオン注入するようにしても良い。注入エネルギー、注入線量、注入温度等その他のイオン注入条件も、所定の厚さの薄膜を得ることができるように適宜選択すれば良い。具体例としては、注入時の基板の温度を250〜400℃とし、イオン注入深さを0.5μmとし、注入エネルギーを20〜100keVとし、注入線量を1×1016〜1×1017/cmとすることが挙げられるが、これらに限定されない。
なお、必要に応じて、表面に酸化膜を形成した単結晶シリコン基板を用いることもできる。このような、表面に酸化膜を形成したシリコン基板を用い、酸化膜を通してイオン注入を行えば、注入イオンのチャネリングを抑制する効果が得られ、イオンの注入深さのバラツキをより抑えることができる。これにより、より膜厚均一性の高い薄膜を形成することができる。
次に、図1(e)に示すように、透明絶縁性基板10の第一主表面11と、シリコン基板20のイオン注入した面22とを密着させ、貼り合わせる(工程1−e)。
この透明絶縁性基板10とシリコン基板20との貼り合わせは、透明絶縁性基板10の第一主表面11とシリコン基板20のイオン注入面22が、それぞれ上述したように十分に平坦な面同士であるので、例えば、合成石英基板とシリコン基板であれば、室温で密着させ、圧力をかけるだけで貼り合わせることもできる。
ただし、より強固に貼り合わせるために、以下のようにすることが好ましい。
すなわち、予めシリコン基板20のイオン注入面22と、透明絶縁性基板10の第一主表面11に表面活性化処理を施すことが望ましい。シリコン基板20のイオン注入面22と透明絶縁性基板10の第一主表面11のいずれか一方の面にのみ表面活性化処理を施すようにしても良い。
この時、表面活性化処理を、プラズマ処理とすることができる。このように、表面活性化処理を、プラズマ処理で行えば、基板の表面活性化処理を施した面は、OH基が増加するなどして活性化する。従って、この状態で、透明絶縁性基板10の第一主表面11と、シリコン基板20のイオン注入した面22とを密着させれば、水素結合等により、基板をより強固に貼り合わせることができる。また、表面活性化処理はそのほかにオゾン処理等でも行うことができ、複数種の処理を組み合わせてもよい。
プラズマで処理をする場合は、真空チャンバ中にRCA洗浄等の洗浄をした基板を載置し、プラズマ用ガスを導入した後、100W程度の高周波プラズマに5〜30秒程度さらし、表面をプラズマ処理する。プラズマ用ガスとしては、例えば、表面に酸化膜を形成した単結晶シリコン基板を処理する場合には、酸素ガスのプラズマ、表面に酸化膜を形成しない単結晶シリコン基板を処理する場合には、水素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガスを用いることができる。その他、窒素ガス等を用いても良い。
オゾンで処理をする場合は、大気を導入したチャンバ中にRCA洗浄等の洗浄をした基板を載置し、窒素ガス、アルゴンガス等のプラズマ用ガスを導入した後、高周波プラズマを発生させ、大気中の酸素をオゾンに変換することで、表面をオゾン処理する。
このように、表面活性化処理をした表面を貼り合わせ面として、例えば減圧又は常圧下、室温で基板を密着させれば、高温処理を施さなくても強固に貼り合わせることができる。
なお、このシリコン基板と透明絶縁性基板を貼り合わせた後、該貼り合わせた基板を、100〜300℃で熱処理する熱処理工程を行うことができる。
このように、シリコン基板と透明絶縁性基板を貼り合わせた後、該貼り合わせた基板を、100〜300℃で熱処理することで、シリコン基板と透明絶縁性基板の貼り合わせの強度を高めることができる。また、このような低い温度での熱処理であれば、異種材料であることに起因する熱膨張係数の差異による熱歪、ひび割れ、剥離等が発生する恐れが少ない。貼り合わせ強度を高めれば、剥離工程での不良の発生を減少させることもできる。
次に、シリコン基板20をイオン注入層21にて離間させ、シリコン基板20を薄膜化する剥離工程を行い、図1(f)に示すように、シリコン薄膜31を形成する(工程1−f)。
このシリコン基板の離間(剥離、薄膜化)は、例えば、機械的な外力を加えることによって行うことができる。
次に、図1(g)に示したように、透明絶縁性基板10の第二主表面12を、レーザーを用いて加工して粗面化する(工程1−g)。
このレーザー加工は、透明絶縁性基板の表面を加工できる手法を用いて行うことができる。例えば、CO(炭酸ガス)レーザーを透明絶縁性基板の表面に照射し、透明絶縁性基板表面の溶融、凝固、昇華等の相転移させることにより行うことができる。
COレーザーは波長が10.6μmと遠赤外領域であるため、石英基板等の透明絶縁性基板にも作用することができ、また、出力可能範囲も広い。そのため、透明絶縁性基板の表面の相転移を容易に制御することができる。
この場合、レーザーの発振方式は、連続発振型でもよいし、パルス発振型でもよい。波長(周波数)以外のレーザービームの照射条件、例えば、パワー密度、エネルギー密度、ビームプロファイル等は、適宜調整する。
このレーザー加工は、透明絶縁性基板10の主表面に対する垂直方向(すなわち、基板の厚さ方向)での250〜800nmの波長域の光の平均透過率(以下、垂直平均透過率と呼ぶことがある)が10%以下になるようにすることが好ましく、5%以下とすることが特に好ましい。このような垂直平均透過率であれば、光センサーによる認識装置に、より確実に認識させることができる。このような垂直平均透過率とするためには、予め、どの程度のレーザー加工で上記の垂直平均透過率となるかを実験的に求めておくなどして、その条件でレーザー加工を行えばよい。
透明絶縁性基板10の垂直平均透過率と、透明絶縁性基板10の第二主表面12の表面粗さとは、ある程度の相関関係がある。透明絶縁性基板10の垂直平均透過率は上記のようにすることが好ましいが、透明絶縁性基板10の第二主表面12の表面粗さについては、直接的には特に限定されない。透明絶縁性基板の種類や認識装置の性能等、その他の諸条件にもよるが、例えばRMS値で0.7nm以上とすることができる。
なお、第二主表面12の表面粗さのRMS値の上限も特に限定されない。認識装置に認識されやすくなるという観点では、できるだけ大きい方が良いが、パーティクルの発生の防止などを勘案し、必要以上の表面粗さとはしないことが好ましい。例えば、RMS値で50nm程度を上限としてもよい。
また、上記レーザーを用いた加工として、透明絶縁性基板の第二主表面に流動性物質(溶液等)を接触させ、レーザーを透明絶縁性基板の第一主表面側から照射して流動性物質をアブレーションすることにより行う手法も採用することができる。
この手法は、レーザーによって誘起された流動性物質中の分子等によって、非加工物の表面を間接的に加工する手法である(例えば、特開2000−94163参照)。
この手法(以下、背面照射間接アブレーション加工と略記することがある)では、少なくとも加工面(すなわち第二主表面12)を流動性物質に接触させて行う。
この背面照射間接アブレーション加工の場合は、アブレーションされる流動性物質を選択することにより、照射するレーザーの波長を柔軟に選択することができ、加工条件を比較的柔軟に設計ができる利点がある。そのため、透明絶縁性基板が、前述のCOレーザーによる直接的な作用により加工することが難しい材料の場合などに特に好適である。
この場合も、レーザーの発振方式は、連続発振型でもよいし、パルス発振型でもよい。レーザービームの照射条件、例えば、周波数、パワー密度、エネルギー密度、ビームプロファイル等は、適宜調整する。
なお、この第一の態様のように、シリコン薄膜形成後にレーザー加工する場合にこの背面照射間接アブレーション加工を用いる場合には、レーザーが最初に照射される側にシリコン薄膜31が形成されていることになる。この場合は、レーザーがシリコン薄膜を高い透過率で透過する条件(例えば、レーザーの波長を可視〜近赤外域とする)を選べば、シリコン薄膜31の結晶性にほとんど影響を与えることなく、透明絶縁性基板10の第二主表面12を加工することができる。また、特に、シリコン薄膜31の膜厚が薄い場合(例えば、上記のイオン注入剥離法の場合には、厚くても数μm以下)には、レーザーのシリコン薄膜での吸収が少ないのでレーザーによる影響が少ない。
以上のような工程を経て、透明絶縁性基板10の第一主表面11上にシリコン薄膜31を有するSOI基板30を製造することができる。
なお、別個の基板に対する処理である、上記工程1−a〜1−bと、工程1−c〜1−dとは、当然ながら、順番が逆でもよいし、並行して行っても良い。
このように、工程1−a〜1−gを経ることにより、裏面の荒れた、透明絶縁性基板上にシリコン薄膜が形成されたSOI基板を製造する。そして、本発明では、工程1−gのレーザーを用いた加工工程により第二主表面12を粗面化する。そのため、従来のようなサンドブラスト等による粗面化に比べ、砥粒等を使用しないので、砥粒が溝などに入り込むことがなく、第二主表面12からの金属不純物やパーティクルの発生が抑制される。その結果、発塵等が防止された透明SOI基板を製造することができる。
次に、本発明に係るSOI基板の製造方法の別の一例を具体的に説明する。
図2は、本発明のSOI基板の製造方法の別の一例(第二の態様)を示すフロー図である。
ここでは、第二主表面側のレーザー加工による粗面化を、シリコン薄膜の形成前に行う例を説明する。
まず、図2(a)〜(b)に示したように、前述した第一の態様の場合と同様に、透明絶縁性基板60を準備し(工程2−a)、透明絶縁性基板60の少なくとも一方の主表面(第一主表面61)を鏡面加工する(工程2−b)。第二主表面62についても前述の第一の態様と同様である。
次に、図2(c)に示したように、透明絶縁性基板60の第二主表面62を、レーザーを用いて加工して粗面化する(工程2−c)。
この工程では、前述の第一の態様の工程1−gの場合と同様に、透明絶縁性基板の表面を加工できるレーザーを用いて第二主表面62の粗面化を行うことができる。ただし、この場合、第一主表面61の上にシリコン薄膜が形成されていないという違いがある。
例えば、CO(炭酸ガス)レーザーを用いて、透明絶縁性基板表面の溶融、凝固、昇華等の相転移させることにより行うことができる。
また、シリコン薄膜形成前であるこの場合、レーザーが最初に照射される側にシリコン薄膜が形成されていないので、前述の背面照射間接アブレーション加工を、特に好適に採用することができる。シリコン薄膜の存在によって制限を受けないので、紫外光による流動性物質の誘起等も比較的自由に設定できるためである。
次に、透明絶縁性基板60の第一主表面61上に、シリコン薄膜を形成する。このシリコン薄膜形成の形成方法は、第一の態様の場合と同じく、例えば、イオン注入剥離法などを採用することができる。
以下、図2(d)〜(g)で示した、工程2−d〜2−gは、第一の態様における工程1−c〜1−fの場合とほぼ同様に行うことができる。ただし、透明絶縁性基板60の第二主表面62がレーザー加工により既に粗面化されている違いがある。
まず、図2(d)に示したように、シリコン基板70を準備する(工程2−d)。この場合も、必要に応じて、表面に酸化膜を形成したシリコン基板を用いてもよい。また、少なくとも貼り合わせる側の面を鏡面研磨等しておく。
次に、図2(e)に示したように、シリコン基板70に、表面(イオン注入面72)から水素イオンを注入してイオン注入層71を形成する(工程2−e)。イオン注入の条件等は第一の態様の工程1−dと同様である。
次に、図2(f)に示したように、透明絶縁性基板60の第一主表面61と、シリコン基板70のイオン注入した面72とを密着させ、貼り合わせる(工程2−f)。具体的な貼り合わせ方法等は第一の態様の場合(工程1−e)と同様である。
次に、シリコン基板70をイオン注入層71にて離間させ、シリコン基板70を薄膜化する剥離工程を行い、図2(g)に示すように、シリコン薄膜81を形成する(工程2−g)。具体的な離間方法等は第一の態様の場合(工程1−f)と同様に行うことができる。
以上のような工程を経て、透明絶縁性基板60の第一主表面61上にシリコン薄膜81を有するSOI基板80を製造することができる。
なお、別個の基板に対する処理である、上記工程2−a〜2−cと、工程2−d〜2−eとは、順番が逆でもよいし、並行して行っても良い。
以下、本発明の実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1)
以下のように、図1に示したような、貼り合わせ法によるSOI基板の製造方法に従って、透明SOI基板を30枚製造した。
まず、合成石英インゴットから切り出したままの直径150mmの合成石英基板10を準備した(工程1−a)。
次に、合成石英基板10の両面を研磨加工した(工程1−b)。両主表面の平坦度はRMS値で2nmとした。
次に、シリコン基板20として、鏡面研磨された直径150mmの単結晶シリコン基板を準備した。そして、シリコン基板には、その表面に熱酸化によりシリコン酸化膜層を100nm形成した(工程1−c)。
次に、シリコン基板20に、形成してあるシリコン酸化膜層を通して水素イオンを注入し、イオンの平均進行深さにおいて表面に平行な微小気泡層(イオン注入層)21を形成した(工程1−d)。イオン注入条件は、注入エネルギーが35keV、注入線量が9×1016/cm、注入深さは0.3μmである。
次に、プラズマ処理装置中にイオン注入したシリコン基板20を載置し、プラズマ用ガスとして窒素を導入した後、2Torr(270Pa)の減圧条件下で13.56MHzの高周波を直径300mmの平行平板電極間に高周波パワー50Wの条件で印加することで、高周波プラズマ処理をイオン注入した面に10秒行った。このようにして、シリコン基板20のイオン注入面22に表面活性化処理を施した。
一方、合成石英基板10については、プラズマ処理装置中に載置し、狭い電極間にプラズマ用ガスとして窒素ガスを導入した後、電極間に高周波を印加することでプラズマを発生させ、高周波プラズマ処理を10秒行った。このようにして、合成石英基板10の第一主表面11にも表面活性化処理を施した。
以上のようにして表面活性化処理を行ったシリコン基板20と合成石英基板10を、表面活性化処理を行った面を貼り合わせ面として室温で密着させた後、両基板の裏面を厚さ方向に強く押圧した(工程1−e)。
次に、貼り合わせ強度を高めるため、シリコン基板20と合成石英基板10とを貼り合わせた基板を、300℃で30分間熱処理した。
次に、シリコン基板20のイオン注入層21に外部衝撃を付与し、イオン注入層21にて順次離間させ、シリコン薄膜31を形成した(工程1−f)。
次に、COレーザーを用いて、以下のような条件で合成石英基板10の第二主表面12を粗面化した(工程1−g)。
波長:10.6μm
出力:100W
このようにして、合成石英基板10の第一主表面11上にシリコン薄膜31を有し、第二主表面12を粗らした透明SOI基板30を製造した。この透明SOI基板30を、デバイス作製装置に備え付けられた基板認識装置を用いて認識実験を行ったところ、全ての基板が正確に認識された。
また、シリコン薄膜31の結晶性は十分に良好であった。また、透明SOI基板30全体の発塵は通常のシリコン鏡面ウエーハと同等レベルであった。
(実施例2)
実施例1と同様に、但し、工程1−gのレーザー加工工程を、以下のような条件で、背面照射間接アブレーションによって行い、透明SOI基板を30枚製造した。
流動性物質:トルエン
レーザー:KrFエキシマレーザー(波長248nm)
このようにして、合成石英基板10の第一主表面11上にシリコン薄膜31を有し、第二主表面12を粗らした透明SOI基板30を製造した。この透明SOI基板30を、デバイス作製装置に備え付けられた基板認識装置を用いて認識実験を行ったところ、全ての基板が正確に認識された。
また、シリコン薄膜31の結晶性は十分に良好であった。また、透明SOI基板30全体の発塵は通常のシリコン鏡面ウエーハと同等レベルであった。
(実施例3)
以下のように、図2に示したような、貼り合わせ法によるSOI基板の製造方法に従って、透明SOI基板を30枚製造した。
まず、合成石英インゴットから切り出したままの直径150mmの合成石英基板60を準備した(工程2−a)。
次に、合成石英基板60の両面を研磨加工した(工程2−b)。両主表面の平坦度はRMS値で2nmとした。
次に、COレーザーを用いて、以下のような条件で合成石英基板60の第二主表面62を粗面化した(工程2−c)。
波長:10.6μm
出力:80W
次に、実施例1と同様に、シリコン基板70として、鏡面研磨された直径150mmの単結晶シリコン基板を準備した。そして、シリコン基板には、その表面に熱酸化によりシリコン酸化膜層を100nm形成した(工程2−d)。次に、このシリコン基板70に、形成してあるシリコン酸化膜層を通して水素イオンを注入し、イオン注入層71を形成した(工程2−e)。
次に、シリコン基板70、合成石英基板60について、実施例1と同様にそれぞれの貼り合わせる面の表面活性化処理を行った。次に、表面活性化処理を行ったシリコン基板70と合成石英基板60を、表面活性化処理を行った面を貼り合わせ面として室温で密着させた後、両基板の裏面を厚さ方向に強く押圧した(工程2−f)。
次に、貼り合わせ強度を高めるため、シリコン基板70と合成石英基板60とを貼り合わせた基板を、300℃で30分間熱処理した。
次に、シリコン基板70のイオン注入層71に外部衝撃を付与し、イオン注入層71にて順次離間させ、シリコン薄膜81を形成した(工程2−g)。
このようにして、合成石英基板60の第一主表面61上にシリコン薄膜81を有し、第二主表面62を粗らした透明SOI基板80を製造した。この透明SOI基板80を、デバイス作製装置に備え付けられた基板認識装置を用いて認識実験を行ったところ、全ての基板が正確に認識された。
また、シリコン薄膜81の結晶性は十分に良好であり、透明SOI基板80全体の発塵は通常のシリコン鏡面ウエーハと同等レベルであった。
(実施例4)
実施例3と同様に、但し、工程2−cのレーザー加工工程を、以下のような条件で、背面照射間接アブレーションによって行い、透明SOI基板を30枚製造した。
流動性物質:トルエン
レーザー:KrFエキシマレーザー(波長248nm)
このようにして、合成石英基板60の第一主表面61上にシリコン薄膜81を有し、第二主表面62を粗らした透明SOI基板80を製造した。この透明SOI基板80を、デバイス作製装置に備え付けられた基板認識装置を用いて認識実験を行ったところ、全ての基板が正確に認識された。
また、シリコン薄膜81の結晶性は十分に良好であった。また、透明SOI基板80全体の発塵は通常のシリコン鏡面ウエーハと同等レベルであった。
尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
本発明に係るSOI基板の製造方法の一例(第一の態様)を示すフロー図である。 本発明に係るSOI基板の製造方法の別の一例(第二の態様)を示すフロー図である。
符号の説明
10、60…透明絶縁性基板、
11、61…第一主表面、 12、62…第二主表面、
20、70…シリコン基板、
21、71…イオン注入層、 22、72…イオン注入面、
30、80…透明SOI基板、 31、81…シリコン薄膜。

Claims (8)

  1. 透明絶縁性基板の一方の主表面である第一主表面上にシリコン薄膜が形成されており、前記透明絶縁性基板の第一主表面とは反対側の主表面である第二主表面が粗れているSOI基板を製造する方法であって、少なくとも、
    透明絶縁性基板を準備する工程と、
    前記透明絶縁性基板の少なくとも前記第一主表面を鏡面加工する工程と、
    前記透明絶縁性基板の第一主表面上にシリコン薄膜を形成する工程と
    を含むSOI基板の製造方法において、
    前記シリコン薄膜の形成を、少なくとも、
    シリコン基板または表面に酸化膜を形成したシリコン基板に、表面から水素イオンまたは希ガスイオンあるいはこれらの両方を注入してイオン注入層を形成し、
    前記シリコン基板または表面に酸化膜を形成したシリコン基板のイオン注入した面と、前記透明絶縁性基板の第一主表面を密着させて貼り合わせ、
    前記イオン注入層を境界として、前記シリコン基板または表面に酸化膜を形成したシリコン基板を剥離して薄膜化し、前記透明絶縁性基板の第一主表面上にシリコン薄膜を形成して行い、
    前記透明絶縁性基板の第二主表面をレーザーを用いて加工して粗面化するレーザー加工工程を有することを特徴とするSOI基板の製造方法。
  2. 前記レーザーを用いた加工は、COレーザーによって、前記透明絶縁性基板の表面を相転移させることにより行うことを特徴とする請求項1に記載のSOI基板の製造方法。
  3. 前記レーザーを用いた加工は、前記透明絶縁性基板の第二主表面に流動性物質を接触させ、レーザーを前記透明絶縁性基板の第一主表面側から照射して前記流動性物質をアブレーションすることにより行うことを特徴とする請求項1に記載のSOI基板の製造方法。
  4. 前記レーザー加工工程を、少なくとも前記シリコン薄膜形成工程よりも後に行うことを特徴とする請求項1ないし請求項3のいずれか一項に記載のSOI基板の製造方法。
  5. 前記レーザー加工工程を、前記透明絶縁性基板を準備する工程よりも後、前記シリコン薄膜形成工程よりも前に行うことを特徴とする請求項1ないし請求項3のいずれか一項に記載のSOI基板の製造方法。
  6. 前記透明絶縁性基板の第一主表面の鏡面加工は、表面粗さがRMS値で0.7nm未満となるように行うことを特徴とする請求項1ないし請求項5のいずれか一項に記載のSOI基板の製造方法。
  7. 前記透明絶縁性基板の第二主表面のレーザー加工は、前記透明絶縁性基板の主表面に対する垂直方向での250〜800nmの波長域の光の平均透過率が10%以下となるように行うことを特徴とする請求項1ないし請求項6のいずれか一項に記載のSOI基板の製造方法。
  8. 前記透明絶縁性基板を、石英基板、ガラス基板、サファイア基板のいずれかとすることを特徴とする請求項1ないし請求項のいずれか一項に記載のSOI基板の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5643509B2 (ja) * 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したsos基板の製造方法
US8288249B2 (en) * 2010-01-26 2012-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
FR2961719B1 (fr) 2010-06-24 2013-09-27 Soitec Silicon On Insulator Procede de traitement d'une piece en un materiau compose
JP5727740B2 (ja) * 2010-09-24 2015-06-03 株式会社高純度化学研究所 バッキングプレートの製造方法
DE112012004373T5 (de) * 2011-10-18 2014-07-10 Fuji Electric Co., Ltd Verfahren zur trennung eines trägersubstrats von einem festphasengebundenen wafer und verfahren zur herstellung einer halbleitervorrichtung
US9228916B2 (en) * 2012-04-13 2016-01-05 The Regents Of The University Of California Self calibrating micro-fabricated load cells
CN104798177B (zh) 2013-07-18 2017-03-15 日本碍子株式会社 半导体用复合基板的操作基板
US9275868B2 (en) 2013-07-19 2016-03-01 Globalfoundries Inc. Uniform roughness on backside of a wafer
JP2017063146A (ja) * 2015-09-25 2017-03-30 パナソニックIpマネジメント株式会社 トランス装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0389323A (ja) * 1989-09-01 1991-04-15 Matsushita Electron Corp 画像表示装置
JP2584910B2 (ja) * 1991-06-04 1997-02-26 シャープ株式会社 液晶表示装置および液晶表示装置の欠陥修正方法
JPH0620895A (ja) * 1992-07-06 1994-01-28 Sony Corp Soi基板の製造方法
JPH06196813A (ja) * 1992-10-14 1994-07-15 Sony Corp 半導体レーザとその製法
JP3012926B1 (ja) * 1998-09-21 2000-02-28 工業技術院長 透明材料のレーザー微細加工法
US6894840B2 (en) * 2002-05-13 2005-05-17 Sony Corporation Production method of microlens array, liquid crystal display device and production method thereof, and projector
JP4714423B2 (ja) * 2004-01-06 2011-06-29 Okiセミコンダクタ株式会社 半導体ウエハとその製造方法
JP2006210898A (ja) * 2004-12-28 2006-08-10 Shin Etsu Chem Co Ltd Soiウエーハの製造方法及びsoiウェーハ
JP2006248075A (ja) * 2005-03-11 2006-09-21 Tohoku Pioneer Corp レーザ光を用いた基板の加工方法および加工装置
JP5128761B2 (ja) 2005-05-19 2013-01-23 信越化学工業株式会社 Soiウエーハの製造方法
US7691731B2 (en) * 2006-03-15 2010-04-06 University Of Central Florida Research Foundation, Inc. Deposition of crystalline layers on polymer substrates using nanoparticles and laser nanoforming
JP2008094596A (ja) 2006-10-16 2008-04-24 Konica Minolta Business Technologies Inc 給紙装置及び画像形成装置
TW200822788A (en) * 2006-11-09 2008-05-16 Univ Nat Central Method of using laser in fabricating GaN device

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