JP4714423B2 - 半導体ウエハとその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 86
- 239000010703 silicon Substances 0.000 claims description 85
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 84
- 239000000758 substrate Substances 0.000 claims description 50
- 239000010409 thin film Substances 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 26
- 230000002093 peripheral effect Effects 0.000 claims description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 6
- 239000010408 film Substances 0.000 description 80
- 229910052594 sapphire Inorganic materials 0.000 description 30
- 239000010980 sapphire Substances 0.000 description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 230000005540 biological transmission Effects 0.000 description 8
- 239000003795 chemical substances by application Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 239000010453 quartz Substances 0.000 description 5
- 238000002834 transmittance Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
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Description
本発明は、ＳＯＳ（Silicon on Sapphire)等のように透明な絶縁基板の表面にシリコン薄膜を形成した半導体ウエハとその製造方法に関するものである。
半導体装置製造のウエハ工程では、円板型の半導体ウエハの円周上の１か所に位置決め用の切り込み部を予め設けておき、半導体ウエハを搭載したステージを回転させ、この切り込み部を可視光（例えば、波長６３３ｎｍのレーザ光）を用いた光センサで検出することにより、正確な位置決めを行うようにしている。一般的なシリコン基板を用いたシリコンウエハの場合、シリコン基板の厚さが一定以上あるので、切り込み部とそれ以外の箇所では光の透過率が異なり、容易に位置決めを行うことが可能である。
近年、サファイアや石英等の絶縁基板の表面にシリコン薄膜を形成し、このシリコン薄膜上に集積回路を形成するＳＯＳやＳＯＱ（Silicon on Quartz)プロセスが用いられるようになった。ＳＯＳやＳＯＱは、絶縁基板を使用しているので、シリコン基板のように基板にリーク電流が流れることが無く、低消費電力化が可能になるため、特に携帯型の装置に組み込まれる半導体装置として注目を集めている。
しかしながら、サファイアや石英は光の透過率が高く、かつ、その表面に形成されたシリコン薄膜も、例えば厚さが１μｍ以下の単結晶となっているため光の透過率が高い。従って、そのままの状態では、従来の光センサを用いて切り込み部を検出することができない。
このため、前記特許文献１には、サファイア基板の表面に回路形成用のシリコン薄膜を、裏面に光透過防止用のポリシリコン厚膜をそれぞれ形成し、この裏面のポリシリコン厚膜の面全体に切り込みを設けることによって基板の反りや割れを防止することを特徴とする半導体装置の製造方法が開示されている。
また、前記特許文献２には、シリコン厚膜による基板の反りや割れを防止するために、サファイア基板の表面と裏面にシリコン薄膜を形成し、裏面のシリコン薄膜にシリコン・イオンを注入してこの裏面のシリコン薄膜全体をアモルファス化することによって光透過防止膜を形成することを特徴とする半導体装置の製造方法が開示されている。
しかしながら、従来の半導体装置の製造方法では、例えば前記特許文献２に開示されたように、裏面のシリコン薄膜にイオン注入をする前に、表面のシリコン薄膜を保護するためにこの表面のシリコン薄膜上にシリコン酸化膜を形成しておき、更にイオン注入後に、回路を形成するためにそのシリコン酸化膜を除去する必要がある。また、表面のシリコン薄膜に対する半導体装置の形成が終了した後、裏面の光透過防止膜を除去する必要がある。このように、裏面に光透過防止膜を形成するために、複雑な工程が必要であった。
本発明は、製造工程が簡素化でき、ウエハ工程中に反りや割れの発生がなく、かつ、光センサで正確な位置決めが可能なＳＯＳやＳＯＱ等の半導体ウエハとその製造方法を提供することを目的としている。
本発明の半導体ウエハは、周辺部に位置決め用の切り込み部が設けられた透光性を有する絶縁基板と、前記絶縁基板の片面全体に形成され、素子形成領域を有する内輪部と該内輪部を囲み前記切り込み部を含む外輪部とからなるシリコン薄膜と、で構成される半導体ウエハにおいて、前記内輪部の前記シリコン薄膜が結晶性のシリコン層からなり、前記外輪部の前記シリコン薄膜がアモルファスのシリコン層からなることを特徴としている。
また、本発明の半導体ウエハの製造方法は、周辺部に位置決め用の切り込み部が設けられた透光性を有する絶縁基板の片面全体に、結晶性のシリコン層からなるシリコン薄膜を形成する工程と、前記シリコン薄膜の素子形成領域を含む内輪部をレジスト・マスクで覆う工程と、前記レジスト・マスクを用い、前記シリコン薄膜の内で前記内輪部を囲み前記切り込み部を含む外輪部にイオン注入を行い、該外輪部の前記シリコン薄膜をアモルファスのシリコン層に変化させる工程と、前記イオン注入のあと前記レジスト・マスクを除去する工程と、を順次行うことを特徴としている。
本発明では、半導体ウエハの周辺部で位置決め用の切り込み部が設けられた外輪部に、アモルファスのシリコン層が形成されるので、その切り込み部を含む外輪部は可視光の透過性が無くなる。これにより、ＳＯＳやＳＯＱのような透光性のある半導体ウエハでも、光センサによって切り込み部を検出して精密な位置決めを行うことが可能になる。
また、本発明の半導体ウエハは、裏面にポリシリコン厚膜のような光透過防止膜を必要としないので、ウエハ処理工程中の反りや割れがなくなり、信頼性の高い半導体素子を形成することができる。
更に、本発明の半導体ウエハの製造方法は、絶縁基板の片面にシリコン薄膜を形成し、そのシリコン薄膜の内輪部をレジスト・マスクで覆い、このレジスト・マスクを用いて外輪部にイオン注入を行うようにしているので、絶縁基板の片面のみの処理で形成することができる。これにより、絶縁基板の両面に処理を施す従来の製造方法に比べ、製造工程を格段に簡素化することができる。
この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
図１（ａ），（ｂ）は、本発明の実施例１を示す半導体ウエハの構成図であり、同図（ａ）は平面図、及び同図（ｂ）は断面図である。
この半導体ウエハは、円周上の１か所に位置決め用の切り込み部ＯＦが設けられた円板型のサファイア基板１と、このサファイア基板１の表面全体に形成されたシリコン薄膜２で構成されている。シリコン薄膜２は、直径がサファイア基板１の直径よりも１０ｍｍ程度小さい内輪部２ａと、その外側の円周に沿って５ｍｍ程度の幅を有する外輪部２ｂとに分けられている。
シリコン薄膜２の内輪部２ａは、結晶性のシリコン層で構成され、素子形成領域となる部分である。また、外輪部２ｂは、アモルファス化されて透光性の小さいシリコン層で構成された位置決め用の領域で、切り込み部ＯＦは内輪部２ａには掛からないように、この外輪部２ｂに設けられている。
図２は、図１の半導体ウエハの製造方法を示す工程図である。以下、この図２を参照しつつ、図１の半導体ウエハの製造方法を説明する。
（１） 工程１
切り込み部ＯＦが設けられた円板型のサファイア基板１を準備し、このサファイア基板１の表面全体に、例えばエピタキシャル成長によって、厚さ２０〜２００ｎｍ程度のシリコン薄膜２を形成する。
切り込み部ＯＦが設けられた円板型のサファイア基板１を準備し、このサファイア基板１の表面全体に、例えばエピタキシャル成長によって、厚さ２０〜２００ｎｍ程度のシリコン薄膜２を形成する。
（２） 工程２
シリコン薄膜２の表面に、イオン注入時のマスクとなるレジスト剤３を塗布する。更に、例えばフォトリソグラフィを用い、この基板内の有効素子エリアを残して基板外周部のレジスト剤３を除去する。除去するレジスト剤３の幅は、ウエハ処理に用いる装置のウエハ位置センサの許容範囲と、基板内の有効素子エリアから決定されるが、少なくとも切り込み部ＯＦの最大切り欠き寸法（例えば５ｍｍ程度）以上である必要がある。
シリコン薄膜２の表面に、イオン注入時のマスクとなるレジスト剤３を塗布する。更に、例えばフォトリソグラフィを用い、この基板内の有効素子エリアを残して基板外周部のレジスト剤３を除去する。除去するレジスト剤３の幅は、ウエハ処理に用いる装置のウエハ位置センサの許容範囲と、基板内の有効素子エリアから決定されるが、少なくとも切り込み部ＯＦの最大切り欠き寸法（例えば５ｍｍ程度）以上である必要がある。
（３） 工程３
基板外周部が除去されたレジスト剤３をマスクとして、シリコン薄膜２の基板外周部をアモルファス化するために、イオンの注入を行う。注入条件は特に厳格である必要はないが、例えば、イオン種をシリコン、エネルギーを１６０ｋｅＶ、ドーズ量を５×１０14個／ｃｍ2 とする。尚、イオン種は、結晶性を崩すことが目的であるので、種類は問わない。エネルギー等も、シリコン層の上に酸化膜等が形成されている場合には、イオンがシリコン層に到達できるように、その膜厚に応じて適切な値に設定する。また、注入時の温度は、レジスト剤３の耐熱温度（例えば、１００°Ｃ）以下であれば良い。
基板外周部が除去されたレジスト剤３をマスクとして、シリコン薄膜２の基板外周部をアモルファス化するために、イオンの注入を行う。注入条件は特に厳格である必要はないが、例えば、イオン種をシリコン、エネルギーを１６０ｋｅＶ、ドーズ量を５×１０14個／ｃｍ2 とする。尚、イオン種は、結晶性を崩すことが目的であるので、種類は問わない。エネルギー等も、シリコン層の上に酸化膜等が形成されている場合には、イオンがシリコン層に到達できるように、その膜厚に応じて適切な値に設定する。また、注入時の温度は、レジスト剤３の耐熱温度（例えば、１００°Ｃ）以下であれば良い。
（４） 工程４
イオン注入の後、レジスト剤３を除去する。これにより、シリコン薄膜２の内輪部２ａには結晶性のシリコン層がそのまま残され、外輪部２ｂのシリコン層はアモルファス化されて可視光の透過性が小さくなって、図１に示すような半導体ウエハが完成する。なお、一旦アモルファス化されたシリコン層は、５６０°Ｃ以下であればその状態がそのまま保持されるが、５６０°Ｃ以上になると再結晶化して透明な状態に戻る。従って、ウエハ処理工程中に高温での処理によって可視光が透過するようになった場合には、再度、同様の方法でイオン注入を行うことにより、可視光の透過性をなくすことができる。
イオン注入の後、レジスト剤３を除去する。これにより、シリコン薄膜２の内輪部２ａには結晶性のシリコン層がそのまま残され、外輪部２ｂのシリコン層はアモルファス化されて可視光の透過性が小さくなって、図１に示すような半導体ウエハが完成する。なお、一旦アモルファス化されたシリコン層は、５６０°Ｃ以下であればその状態がそのまま保持されるが、５６０°Ｃ以上になると再結晶化して透明な状態に戻る。従って、ウエハ処理工程中に高温での処理によって可視光が透過するようになった場合には、再度、同様の方法でイオン注入を行うことにより、可視光の透過性をなくすことができる。
以上のように、この実施例１の半導体ウエハは、切り込み部ＯＦを含むウエハ周辺部が可視光を透過しないように、アモルファス化された外輪部２ｂを持つシリコン薄膜を有している。従って、通常のシリコンウエハと同様の方法で、外輪部２ｂにおける切り込み部ＯＦをサーチすることにより、容易に位置決めを行うことができる。
また、この半導体ウエハは、裏面にポリシリコン厚膜のような光透過防止膜が形成されていないので、ウエハ処理工程中の反りを低減すると共に割れをなくすことができ、信頼性の高い半導体素子を形成することができるという利点がある。
更に、この半導体ウエハは、サファイア基板１の表面のみの処理で形成することができるので、従来の製造方法に比べて製造工程を格段に簡素化することができるという利点がある。
図３は、本発明の実施例２を示す半導体ウエハの断面図である。
この半導体ウエハは、円周上の１か所に（図示していない）位置決め用の切り込み部ＯＦが設けられた円板型のサファイア基板１と、このサファイア基板１の片方の面全体に形成されたシリコン薄膜４を有しており、このシリコン薄膜４の表面全体に酸化シリコン膜５が形成されている。また、サファイア基板１のシリコン薄膜４が形成された面とは反対側の面全体に、アモルファス化されたシリコン膜６とＨＳＧ（半球状グレイン）ポリシリコン膜（以下、単に「ＨＳＧ膜」という）７による荒れた表面を有するシリコン膜が形成されている。ＨＳＧ膜７は、表面が半球状のポリシリコン粒によって荒れたポリシリコン膜で、光を散乱させることによって、光の透過率が極端に小さくなる（例えば、１０％以下）という特性を有している。
この半導体ウエハは、円周上の１か所に（図示していない）位置決め用の切り込み部ＯＦが設けられた円板型のサファイア基板１と、このサファイア基板１の片方の面全体に形成されたシリコン薄膜４を有しており、このシリコン薄膜４の表面全体に酸化シリコン膜５が形成されている。また、サファイア基板１のシリコン薄膜４が形成された面とは反対側の面全体に、アモルファス化されたシリコン膜６とＨＳＧ（半球状グレイン）ポリシリコン膜（以下、単に「ＨＳＧ膜」という）７による荒れた表面を有するシリコン膜が形成されている。ＨＳＧ膜７は、表面が半球状のポリシリコン粒によって荒れたポリシリコン膜で、光を散乱させることによって、光の透過率が極端に小さくなる（例えば、１０％以下）という特性を有している。
このような半導体ウエハは、次のようにして製造することができる。
まず、切り込み部ＯＦが設けられた円板型のサファイア基板１を準備し、このサファイア基板１の表面全体に、例えばエピタキシャル成長によって、厚さ２０〜２００ｎｍ程度のシリコン薄膜４を形成する。更に、シリコン薄膜４の表面全体を酸化して酸化シリコン膜５を形成する。
まず、切り込み部ＯＦが設けられた円板型のサファイア基板１を準備し、このサファイア基板１の表面全体に、例えばエピタキシャル成長によって、厚さ２０〜２００ｎｍ程度のシリコン薄膜４を形成する。更に、シリコン薄膜４の表面全体を酸化して酸化シリコン膜５を形成する。
次に、例えば温度５２０°ＣのＳｉＨ4 ガスを用いて、サファイア基板１の裏面全体にアモルファス化されたシリコン膜６を形成する。更に、このアモルファス化されたシリコン膜６の表面にＨＳＧ処理を施して、ＨＳＧ膜７を形成する。ＨＳＧ処理は、例えば、ＡＳＭ社製のＵＨＶ−６００型ＨＳＧ−ＣＶＤ装置により、ＳｉＨ4 ガスを用いて、温度５６０°Ｃ、圧力１×１０-5Ｐａの条件で行われる。
これにより、アモルファス化されたシリコン膜６の表面に、半球状のポリシリコン粒が形成されたＨＳＧ膜７が得られる。このような温度と圧力の条件下では、ＨＳＧ膜７はアモルファス化されたシリコン膜６の表面だけに選択的に形成され、反対側の酸化シリコン膜５上にはＨＳＧ膜が形成されない。
その後、シリコン薄膜４の表面に形成されている酸化シリコン膜５を除去し、露出したシリコン薄膜４に対して回路素子形成のウエハ処理が行われる。
その後、シリコン薄膜４の表面に形成されている酸化シリコン膜５を除去し、露出したシリコン薄膜４に対して回路素子形成のウエハ処理が行われる。
以上のように、この実施例２の半導体ウエハは、ウエハ裏面に透過光を散乱させるＨＳＧ膜７を有しているので、通常のシリコンウエハと同様の方法で、切り込み部ＯＦをサーチすることにより、容易に位置決めを行うことができる。
ＨＳＧ膜７は、表面の半球状のポリシリコン粒で光を散乱させるため、薄い膜で良いので、ウエハ処理工程中の反りを低減すると共に割れをなくすことができ、信頼性の高い半導体素子を形成することができるという利点がある。更に、実施例１におけるアモルファス化されたシリコン膜２ｂとは異なり、高温のウエハ処理工程で透光性が発生するおそれがないという利点がある。
図４（ａ）〜（ｃ）は、本発明の実施例３を示す半導体ウエハの製造工程図である。
この半導体ウエハは、図４（ｃ）に示すように、円周上の１か所に（図示していない）位置決め用の切り込み部ＯＦが設けられた円板型のサファイア基板１と、このサファイア基板１の片方の面全体に形成されたシリコン薄膜４、このシリコン薄膜４の表面全体に形成された酸化シリコン膜５を有している。更に、酸化シリコン膜５の表面で切り込み部ＯＦを含む周辺部には、アモルファス化されたシリコン膜８ａが形成され、このシリコン膜８ａ上にＨＳＧ膜９が形成されている。
この半導体ウエハは、図４（ｃ）に示すように、円周上の１か所に（図示していない）位置決め用の切り込み部ＯＦが設けられた円板型のサファイア基板１と、このサファイア基板１の片方の面全体に形成されたシリコン薄膜４、このシリコン薄膜４の表面全体に形成された酸化シリコン膜５を有している。更に、酸化シリコン膜５の表面で切り込み部ＯＦを含む周辺部には、アモルファス化されたシリコン膜８ａが形成され、このシリコン膜８ａ上にＨＳＧ膜９が形成されている。
この半導体ウエハは、例えば次のような製造方法で形成される。
まず、図４（ａ）に示すように、切り込み部ＯＦが設けられた円板型のサファイア基板１を準備し、このサファイア基板１の表面全体に、例えばエピタキシャル成長によって、厚さ２０〜２００ｎｍ程度のシリコン薄膜４を形成する。更に、シリコン薄膜４の表面全体を酸化して酸化シリコン膜５を形成し、この酸化シリコン膜５の表面全体に、例えば温度５２０°ＣのＳｉＨ4 ガスを用いてアモルファス化されたシリコン膜８を形成する。
まず、図４（ａ）に示すように、切り込み部ＯＦが設けられた円板型のサファイア基板１を準備し、このサファイア基板１の表面全体に、例えばエピタキシャル成長によって、厚さ２０〜２００ｎｍ程度のシリコン薄膜４を形成する。更に、シリコン薄膜４の表面全体を酸化して酸化シリコン膜５を形成し、この酸化シリコン膜５の表面全体に、例えば温度５２０°ＣのＳｉＨ4 ガスを用いてアモルファス化されたシリコン膜８を形成する。
次に、サファイア基板１の切り込み部ＯＦを含むシリコン膜８の周辺部を残し、内側のシリコン膜８を、リソグラフィ技術及びエッチング技術によって除去する。これにより、図４（ｂ）に示すように、酸化シリコン膜５上で切り込み部ＯＦを含む周辺部にアモルファス化されたシリコン膜８ａが残される。
更に、アモルファス化されたシリコン膜８ａの表面にＨＳＧ処理を施して、ＨＳＧ膜９を形成する。ＨＳＧ処理は、ＨＳＧ−ＣＶＤ装置により、例えば、ＳｉＨ4 ガスを用いて、温度５６０°Ｃ、圧力１×１０-5Ｐａの条件で行われる。これにより、図４（ｃ）に示すように、アモルファス化されたシリコン膜８ａの表面に、半球状のポリシリコン粒が形成されたＨＳＧ膜９が得られる。このような温度と圧力の条件下では、ＨＳＧ膜９はアモルファス化されたシリコン膜８ａの表面にのみ選択的に形成され、内側の酸化シリコン膜５の表面にはＨＳＧ膜は形成されない。
その後、ＨＳＧ膜９が形成されていない内側の酸化シリコン膜５を除去し、露出したシリコン薄膜４に対して回路素子形成のウエハ処理が行われる。
以上のように、この実施例３の半導体ウエハは、切り込み部ＯＦを含むウエハ周辺部に、可視光を散乱させるためのＨＳＧ膜９を形成している。これにより、通常のシリコンウエハと同様の方法で、サファイア基板１の切り込み部ＯＦをサーチすることにより、容易に位置決めを行うことができる。
従って、この半導体ウエハは、サファイア基板１の表面のみの処理で形成することができるので、従来の製造方法に比べて製造工程を格段に簡素化することができるという利点がある。また、この半導体ウエハは、裏面にポリシリコン厚膜のような光透過防止膜が形成されていないので、ウエハ処理工程中の反りを低減すると共に割れをなくすことができ、信頼性の高い半導体素子を形成することができるという利点がある。更に、この半導体ウエハは、実施例１におけるアモルファス化されたシリコン膜２ｂとは異なり、高温のウエハ処理工程で透光性が発生するおそれがないという利点がある。
なお、以上説明した実施例は、種々変更して実施することができる。その変形例としては、例えば、次のような実施例がある。
（ａ） サファイア基板１をベースにしたＳＯＳについて説明したが、石英基板をベースにしたＳＯＱにも同様に適用可能である。
（ａ） サファイア基板１をベースにしたＳＯＳについて説明したが、石英基板をベースにしたＳＯＱにも同様に適用可能である。
（ｂ） 例示した寸法や材料、温度等の条件は一例であり、適用条件に応じて適宜変更することができる。
（ｃ） 円板型の半導体ウエハについて説明したが、円板型に限定されず、ウエハの周辺部に位置決め用の切り込み部を有する半導体ウエハに対しても同様に適用可能である。その場合、半導体ウエハ中央部の素子形成領域のシリコン薄膜が結晶化され、切り込み部を含む周辺部のシリコン薄膜がアモルファス化された状態に形成されていれば良い。
（ｃ） 円板型の半導体ウエハについて説明したが、円板型に限定されず、ウエハの周辺部に位置決め用の切り込み部を有する半導体ウエハに対しても同様に適用可能である。その場合、半導体ウエハ中央部の素子形成領域のシリコン薄膜が結晶化され、切り込み部を含む周辺部のシリコン薄膜がアモルファス化された状態に形成されていれば良い。
（ｄ） 半導体ウエハの周辺に設けられた切り込み部ＯＦの形状は、任意である。
（ｅ） 実施例２におけるサファイア基板１裏面のシリコン膜６とＨＳＧ膜７に代えて、サファイア基板１の裏面に、粗面ポリシリコン膜を直接形成しても良い。粗面ポリシリコン膜は、例えば、ＳｉＨ４ガスを用いて、温度５７５°Ｃ、圧力６５０Ｐａ程度の条件で行われる。これにより、サファイア基板１の裏面に、表面が荒れて透過光を散乱させるポリシリコン膜を均一に形成することができる。
（ｅ） 実施例２におけるサファイア基板１裏面のシリコン膜６とＨＳＧ膜７に代えて、サファイア基板１の裏面に、粗面ポリシリコン膜を直接形成しても良い。粗面ポリシリコン膜は、例えば、ＳｉＨ４ガスを用いて、温度５７５°Ｃ、圧力６５０Ｐａ程度の条件で行われる。これにより、サファイア基板１の裏面に、表面が荒れて透過光を散乱させるポリシリコン膜を均一に形成することができる。
（ｆ） 実施例３では、アモルファス化されたシリコン膜８の内側を除去し、残された周辺部のシリコン膜８ａの表面にＨＳＧ膜９を形成しているが、シリコン膜８の表面全体にＨＳＧ膜９を形成し、その後、切り込み部ＯＦを含む周辺部を残し、内側のＨＳＧ膜９、シリコン膜８及び酸化シリコン膜５を除去するようにしても良い。
（ｇ） 実施例３におけるシリコン膜８ａとＨＳＧ膜９に代えて、（ｅ）と同様に粗面ポリシリコン膜を設けても良い。
（ｇ） 実施例３におけるシリコン膜８ａとＨＳＧ膜９に代えて、（ｅ）と同様に粗面ポリシリコン膜を設けても良い。
（ｈ） 実施例２，３におけるＨＳＧ処理の条件及び手順は一例であり、各種の条件で行うことができる。例えば、前記特許文献３には、ＤＲＡＭ（スタック型メモリセル）のスタック電極表面をＨＳＧ化する方法として、スタック電極を生成した基板を約５８０°Ｃ、約０．１３Ｐａの減圧下に置き、Ｓｉ２Ｈ６ガスに１０分程度晒した後、引き続き等温・等圧にて、Ｎ２雰囲気に３０分程度晒すことが記載されている。更に、この特許文献３には、形成されたＨＳＧ表面の反射率と光の波長との関係について、波長が６６０ｎｍ程度で反射率が最小の５％程度となり、波長６３３ｎｍでは反射率が１０％程度になるというデータが示されている。
１ サファイア基板
２，４ シリコン薄膜
２ａ 内輪部
２ｂ 外輪部
３ レジスト剤
５ 酸化シリコン膜
６，８，８ａ シリコン膜
７，９ ＨＳＧ膜
ＯＦ 切り込み部
２，４ シリコン薄膜
２ａ 内輪部
２ｂ 外輪部
３ レジスト剤
５ 酸化シリコン膜
６，８，８ａ シリコン膜
７，９ ＨＳＧ膜
ＯＦ 切り込み部
Claims (2)
- 周辺部に位置決め用の切り込み部が設けられた透光性を有する絶縁基板と、
前記絶縁基板の片面全体に形成され、素子形成領域を有する内輪部と該内輪部を囲み前記切り込み部を含む外輪部とからなるシリコン薄膜と、
で構成される半導体ウエハにおいて、
前記内輪部の前記シリコン薄膜が結晶性のシリコン層からなり、前記外輪部の前記シリコン薄膜がアモルファスのシリコン層からなることを特徴とする半導体ウエハ。 - 周辺部に位置決め用の切り込み部が設けられた透光性を有する絶縁基板の片面全体に、結晶性のシリコン層からなるシリコン薄膜を形成する工程と、
前記シリコン薄膜の素子形成領域を含む内輪部をレジスト・マスクで覆う工程と、
前記レジスト・マスクを用い、前記シリコン薄膜の内で前記内輪部を囲み前記切り込み部を含む外輪部にイオン注入を行い、該外輪部の前記シリコン薄膜をアモルファスのシリコン層に変化させる工程と、
前記イオン注入のあと前記レジスト・マスクを除去する工程と、
を順次行うことを特徴とする半導体ウエハの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004123638A JP4714423B2 (ja) | 2004-01-06 | 2004-04-20 | 半導体ウエハとその製造方法 |
| US11/029,648 US7224031B2 (en) | 2004-01-06 | 2005-01-06 | Semiconductor wafer and manufacturing method thereof |
| US11/783,669 US7601617B2 (en) | 2004-01-06 | 2007-04-11 | Semiconductor wafer and manufacturing method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004001271 | 2004-01-06 | ||
| JP2004001271 | 2004-01-06 | ||
| JP2004123638A JP4714423B2 (ja) | 2004-01-06 | 2004-04-20 | 半導体ウエハとその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010247390A Division JP4910066B2 (ja) | 2004-01-06 | 2010-11-04 | 半導体ウエハとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005223304A JP2005223304A (ja) | 2005-08-18 |
| JP4714423B2 true JP4714423B2 (ja) | 2011-06-29 |
Family
ID=34829392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004123638A Expired - Fee Related JP4714423B2 (ja) | 2004-01-06 | 2004-04-20 | 半導体ウエハとその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7224031B2 (ja) |
| JP (1) | JP4714423B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101852229B1 (ko) | 2011-12-22 | 2018-04-25 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 복합 기판 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2888400B1 (fr) * | 2005-07-08 | 2007-10-19 | Soitec Silicon On Insulator | Procede de prelevement de couche |
| JP2009010140A (ja) | 2007-06-27 | 2009-01-15 | Oki Electric Ind Co Ltd | 半導体ウェハ |
| JP5368002B2 (ja) * | 2008-04-01 | 2013-12-18 | 信越化学工業株式会社 | Ｓｏｉ基板の製造方法 |
| JP5368000B2 (ja) * | 2008-04-01 | 2013-12-11 | 信越化学工業株式会社 | Ｓｏｉ基板の製造方法 |
| JP5336101B2 (ja) * | 2008-04-01 | 2013-11-06 | 信越化学工業株式会社 | Ｓｏｉ基板の製造方法 |
| JP5368001B2 (ja) * | 2008-04-01 | 2013-12-18 | 信越化学工業株式会社 | Ｓｏｉ基板の製造方法 |
| KR101309566B1 (ko) | 2010-12-10 | 2013-09-17 | 포항공과대학교 산학협력단 | 히알루론산-단백질 컨쥬게이트 및 이의 제조 방법 |
| KR102392685B1 (ko) * | 2015-07-06 | 2022-04-29 | 삼성전자주식회사 | 배선 구조체를 갖는 반도체 소자 |
| US11043437B2 (en) * | 2019-01-07 | 2021-06-22 | Applied Materials, Inc. | Transparent substrate with light blocking edge exclusion zone |
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| JPH08236440A (ja) * | 1995-02-22 | 1996-09-13 | Sumitomo Heavy Ind Ltd | 非晶質薄膜結晶化方法および装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5890736A (ja) * | 1981-11-25 | 1983-05-30 | Toshiba Corp | 半導体装置用サフアイア基板 |
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| JP2638554B2 (ja) | 1995-03-16 | 1997-08-06 | 日本電気株式会社 | 表面モニター方法、表面積測定方法、半導体装置の製造装置及び方法 |
| JPH11220114A (ja) | 1998-01-29 | 1999-08-10 | Asahi Kasei Micro Syst Co Ltd | 半導体装置の製造方法 |
| JP2000036585A (ja) | 1998-07-21 | 2000-02-02 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
| TW587332B (en) * | 2000-01-07 | 2004-05-11 | Canon Kk | Semiconductor substrate and process for its production |
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-
2004
- 2004-04-20 JP JP2004123638A patent/JP4714423B2/ja not_active Expired - Fee Related
-
2005
- 2005-01-06 US US11/029,648 patent/US7224031B2/en not_active Expired - Fee Related
-
2007
- 2007-04-11 US US11/783,669 patent/US7601617B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US7601617B2 (en) | 2009-10-13 |
| JP2005223304A (ja) | 2005-08-18 |
| US7224031B2 (en) | 2007-05-29 |
| US20050176208A1 (en) | 2005-08-11 |
| US20070190756A1 (en) | 2007-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
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|
| A131 | Notification of reasons for refusal |
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|
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|
| S531 | Written request for registration of change of domicile |
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|
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|
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