CN110739285A - 硅基金属中间层化合物半导体晶圆的结构及制备方法 - Google Patents
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Abstract
本发明公开了一种硅基金属中间层化合物半导体晶圆的结构及制备方法,该结构自上至下依次包括:化合物半导体晶圆、金属层M1、金属层M2和硅片;该结构的制备方法包括:在化合物半导体晶圆上沉积一层牺牲层;通过牺牲层向化合物半导体晶圆中注入离子;注入完毕后,对牺牲层进行抛光,去除或者部分去除牺牲层;在化合物半导体晶圆或化合物半导体晶圆上剩余的牺牲层上蒸镀金属层M1;对硅片进行清洗、烘干;在硅片上蒸镀金属层M2;将化合物半导体晶圆上的金属层M1和硅片上的金属层M2进行键合;键合完毕后,对复合晶圆进行退火,在注入离子位置处剥离出多余的化合物半导体晶圆。
Description
技术领域
本发明涉及半导体集成器件技术领域,具体涉及一种硅基金属中间层化合物半导体晶圆的结构及制备方法。
背景技术
近些年来,晶圆键合被视为是制造微机电系统(MEMS:micro-electro-mechanicalsystems)和异质外延的一种重要的方法,因为它能够制造绝缘体上硅衬底(SOI:Silicon-on-insulator),并允许对微元件进行三维(3D)封装。晶圆键合可以让经过抛光的半导体晶圆在不使用有机粘结剂的情况下结合在一起。然而传统的高温键合(800~1000℃)会由于不同材料的热膨胀系数不同,而在材料之间产生热应力。随着温度的变化,晶圆键合表面区域将产生剪切应力、剥离应力和正应力。其中剪切应力与正应力与键合面相平行,剥离应力垂直于键合面。在键合结构中,硅衬底处于下层,化合物半导体晶圆处于上层,两者的热膨胀系数(CTE:coefficient of thermal expansion)不同(在300K下,αSi=2.5×10-6K-1,αGaAs=6.4×10-6K-1,a轴αGaN=5.59×10-6K-1,αSiC=6.58×10-6K-1)。
在对两种材料进行键合时,在键合温度下化合物半导体晶圆的表面和硅表面黏结在一起,随着温度逐渐下降至室温,键合的硅衬底由于CTE比化合物半导体晶圆的小,会对化合物半导体晶圆施加一个由热产生的张应力,张应力会使得化合物半导体晶圆向硅衬底一侧弯曲凸起。虽然可以通过化学机械抛光(CMP:Chemical Mechanical Polishing)工艺将上层的化合物半导体晶圆抛光磨平,但是两个晶圆之间的热应力并没有得到释放。残余热应力的存在不仅会明显地影响硅基复合晶圆上器件的电学和光学特性(比如辐射复合效率,发光波长等),而且还会影响器件的可靠性和稳定性。因此有必要发明一种能够减小两种材料由于热膨胀系数的不同而产生热应力的结构及制备方法。
发明内容
针对上述问题中存在的不足之处,本发明提供一种硅基金属中间层化合物半导体晶圆的结构及制备方法。
本发明公开了一种硅基金属中间层化合物半导体晶圆的结构,自上至下依次包括:化合物半导体晶圆、金属层M1、金属层M2和硅片。
作为本发明的进一步改进,还包括牺牲层;
所述牺牲层设置在所述化合物半导体晶圆与金属层M1之间。
作为本发明的进一步改进,所述牺牲层包括氮化硅牺牲层、二氧化硅牺牲层和三氧化二铝牺牲层中的一种。
作为本发明的进一步改进,所述化合物半导体晶圆包括砷化镓晶圆、氮化镓晶圆和碳化硅晶圆中的一种。
作为本发明的进一步改进,所述金属层M1或金属层M2包括锡、钨、锡铅合金、锡锑合金、锡铋合金、锡铁合金、锡镉合金、锡铝合金、钨钼合金和铜钨合金中的一种。
作为本发明的进一步改进,所述金属层M1和金属层M2为同一金属层。
本发明还公开了一种上述结构的制备方法,包括:
在所述化合物半导体晶圆上沉积一层牺牲层;
通过所述牺牲层向所述化合物半导体晶圆中注入离子;
注入完毕后,对所述牺牲层进行抛光,去除或者部分去除所述牺牲层;
在所述化合物半导体晶圆或所述化合物半导体晶圆上剩余的牺牲层上蒸镀所述金属层M1;
对所述硅片进行清洗、烘干;
在所述硅片上蒸镀所述金属层M2;
将所述化合物半导体晶圆上的金属层M1和所述硅片上的金属层M2进行键合;键合完毕后,对复合晶圆进行退火,在注入离子位置处剥离出多余的化合物半导体晶圆。
作为本发明的进一步改进,向所述化合物半导体晶圆中注入的离子为氢离子或氢离子与氦离子的混合物;
当注入的离子为氢离子时,注入的能量为20keV~700keV,注入的剂量为4×1016H+/cm2~2×1017H+/cm2,注入温度为室温;
当注入的离子为氢离子与氦离子的混合物时,氢离子的注入剂量为1×1016H+/cm2~1×1017H+/cm2、注入能量为20keV~400keV,氦离子的注入剂量为1×1015He+/cm2~1×1017He+/cm2、注入能量为40keV~700keV,注入温度为室温。
作为本发明的进一步改进,金属蒸发源的底座是安装在滑槽上的,可以左右移动金属蒸发源的位置保证硅片上的不同位置受到的蒸发厚度均匀。
作为本发明的进一步改进,所述蒸镀包括电阻蒸发源蒸镀法、电子束蒸发源蒸镀法、高频感应蒸发源蒸镀法和激光束蒸发源蒸镀法。
与现有技术相比,本发明的有益效果为:
本发明在化合物半导体晶圆和硅片之间引入金属层,有利于降低化合物半导体晶圆和硅片之间由于热膨胀系数的差异而存在的热应力;
本发明在基于键合技术的金属层可以提高和改善MEMS和半导体器件的制作工艺,扩展了键合技术的应用领域;
本发明的金属层通常有着较高的原子扩散系数、较好的金属延展性和稳定的化学性质,这有利于提高化合物半导体晶圆和硅片之间的键合质量,降低两种材料之间的键合难度;
本发明采用金属层作为键合的中间介质层,有利于上层Ⅲ-Ⅴ材料与衬底之间的低电阻电学接触,提高器件的导电性。
附图说明
图1为本发明实施例1中在砷化镓晶圆上沉积二氧化硅牺牲层的示意图;
图2为本发明实施例1中通过二氧化硅牺牲层对砷化镓晶圆进行离子注入的示意图;
图3为本发明实施例1中全部去除二氧化硅牺牲层后的砷化镓晶圆的示意图;
图4为本发明实施例1中电子束蒸发装置图;
图5为本发明实施例1中正在进行电子束蒸发工艺的示意图;
图6为本发明实施例1中硅片进行电子束蒸镀的示意图;
图7为本发明实施例1中对砷化镓晶圆和硅片进行键合的示意图;
图8为本发明实施例1中剥离完毕后形成复合晶圆的结构示意图;
图9为本发明实施例2中在氮化镓晶圆上沉积氮化硅牺牲层的示意图;
图10为本发明实施例2中通过氮化硅牺牲层对氮化镓晶圆进行离子注入的示意图;
图11为本发明实施例2中部分去除氮化硅牺牲层后的氮化镓晶圆的示意图;
图12为本发明实施例2中对氮化镓晶圆上层氮化硅牺牲层进行离子轰击的示意图;
图13为本发明实施例2中在氮化硅牺牲层上蒸镀一层金属示意图;
图14为本发明实施例2中硅片进行电子束蒸镀的示意图;
图15为本发明实施例2中对砷化镓晶圆和硅片进行键合的示意图;
图16为本发明实施例2剥离完毕后形成复合晶圆的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
在本发明的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本发明的描述中,还需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
本发明提供一种硅基金属中间层化合物半导体晶圆的结构及制备方法,属于半导体技术领域,该结构自上至下依次包括:化合物半导体晶圆、金属层M1、金属层M2和硅片;该结构的制备方法包括:利用电子束蒸发技术在化合物半导体晶圆和硅片上蒸镀金属层。然后利用离子注入和晶圆键合技术,实现硅基化合物半导体晶圆薄膜。本发明的金属层的引入可以有效缓解化合物半导体晶圆和硅片之间由热膨胀系数的不同而引入的应力;本发明提高和改善了半导体器件的制作工艺,扩展了晶圆键合技术的应用领域,为后续异质外延工艺提供了良好地衬底条件。
下面结合附图对本发明做进一步的详细描述:
本发明提供一种硅基金属中间层化合物半导体晶圆的结构,自上至下依次包括:化合物半导体晶圆、金属层M1、金属层M2和硅片,或者自上至下依次包括化合物半导体晶圆、牺牲层、金属层M1、金属层M2和硅片。
其中:
本发明的牺牲层可为氮化硅牺牲层、二氧化硅牺牲层或三氧化二铝牺牲层,牺牲层的厚度为0.005~10μm。
本发明的化合物半导体晶圆可为砷化镓晶圆、氮化镓晶圆或碳化硅晶圆。
本发明的金属层M1或金属层M2可以为锡、钨、锡铅合金、锡锑合金、锡铋合金、锡铁合金、锡镉合金、锡铝合金、钨钼合金和铜钨合金等金属;进一步,金属层M1和金属层M2为同一金属层;进一步,金属合金粉末主要通过将每种金属粉末进行混合,然后利用许多小钢球不断的研磨金属合金粉末,使得两种或两种以上的金属粉末能够充分接触,形成金属合金;进一步,金属层M1或金属层M2的厚度为0.005~10μm。
本发明提供一种硅基金属中间层化合物半导体晶圆的结构的制备方法,其利用电子束蒸发技术在化合物半导体晶圆和硅片上蒸镀金属层;然后利用离子注入和晶圆键合技术,实现硅基化合物半导体晶圆薄膜。
包括:
利用沉积技术,在化合物半导体晶圆上沉积一层牺牲层;
通过牺牲层向化合物半导体晶圆中注入离子;
注入完毕后,对牺牲层进行抛光,去除或者部分去除牺牲层;
利用离子束轰击化合物半导体晶圆或化合物半导体晶圆上剩余的牺牲层的表面,去除表面气体或污染颗粒物;
利用电子束蒸发的方式,在化合物半导体晶圆或化合物半导体晶圆上剩余的牺牲层上蒸镀金属层M1;
配置清洗溶液,对硅片进行清洗,清洗完毕后,烘干;
利用离子束轰击硅片表面,以去除表面气体或污染颗粒物;
利用电子束蒸发的方式,在硅片上蒸镀金属层M2;
选用键合设备,将化合物半导体晶圆上的金属层M1和硅片上的金属层M2进行键合;键合完毕后,对复合晶圆进行退火,在注入离子位置处剥离出多余的化合物半导体晶圆。
具体包括:
步骤1、提供化合物半导体晶圆和硅片,对化合物半导体晶圆进行等离子增强化学气相沉积(PECVD:Plasma Enhanced Chemical Vapor Deposition),沉积一层牺牲层,牺牲层的厚度为0.005~10μm。
步骤2、通过牺牲层,对化合物半导体晶圆进行离子注入;其中,注入深度为0.02~2μm,注入的离子可以为H+离子或者是H+离子和He+离子共注入;当向化合物半导体晶圆中注入的离子为氢离子时,注入的能量为20keV~700keV,注入的剂量为4×1016H+/cm2~2×1017H+/cm2;当向化合物半导体晶圆中注入的离子为氢离子和氦离子的混合物时,氢离子的注入剂量为1×1016H+/cm2~1×1017H+/cm2,氢离子的注入能量为20keV~700keV,而氦离子的注入剂量为1×1015He+/cm2~1×1017He+/cm2,注入能量为40keV~700keV,注入温度为室温。
步骤3、对化合物半导体晶圆上的牺牲层进行抛光工艺,去除或部分去除牺牲层,抛光完毕后,将其浸没在去离子水中,用氮气枪吹干表面,然后将其放入烘干箱烘干,烘干完毕后,取出化合物半导体晶圆。
步骤4、对硅片进行清洗,将硅片放入清洗液(清洗液按照H2O2:H2SO4=1:3~4的比例混合)中浸泡20~30min后,用去离子水反复冲洗硅片20遍以上,用氮气枪吹干硅片的表面,将硅片放置于培养皿中,在烘干箱中烘干,120℃下,烘焙20min;烘干完毕后,取出硅片。
步骤5、化合物半导体晶圆和硅片分别放在蒸发室内,Ar+离子束分别轰击化合物半导体晶圆的牺牲层和硅片的上表面,以去除残留在表面的气体或者污染颗粒物;其中,Ar+离子束发射靶可以自由旋转,可以对硅片进行轰击,也可以转动靶头对蒸发源装置进行轰击。
步骤6、蒸发源分别对化合物半导体晶圆的牺牲层表面和硅片表面进行电子束蒸镀金属层。蒸镀完毕后,取出化合物半导体晶圆和硅片,将两片晶圆放置于键合室内;其中,金属合金蒸发源的底座是安装在滑槽上的,可以左右移动金属蒸发源的位置保证硅片上的不同位置受到的蒸发厚度均匀;根据蒸发源的不同,蒸镀又可以分为四种,分别为电阻蒸发源蒸镀法、电子束蒸发源蒸镀法、高频感应蒸发源蒸镀法、激光束蒸发源蒸镀法。根据不同的金属来选择适当的蒸镀方式。
步骤7、利用晶圆键合设备,将化合物半导体晶圆和硅片上蒸镀有金属的表面进行预键合。
步骤8、预键合完毕后,将晶圆从键合室内取出,然后将其放置于退火炉中进行退火,待上层化合物半导体晶圆发生分裂,保留一层化合物半导体晶圆薄膜在硅片上;其中,本发明在室温下进行预键合后,使用退火来提高键合强度;对于化合物半导体晶圆退火温度在40~200℃,退火时间2小时以上;然后进一步地提高退火炉的温度,使得温度为200~700℃,持续时间为2小时以上,在化合物半导体晶圆中注入的离子会发生起泡现象,进而从化合物半导体晶圆的支撑片上剥离出一层化合物半导体晶圆薄膜,保留在金属层上。同时,在较高的退火温度下,也会促进金属层中的原子在化合物半导体晶圆和硅中相互扩散,从而使原子间产生吸引力,达到增强键合强度的目的。
实施例1
本发明提供一种硅基金属合金中间层化合物半导体晶圆的结构及制备方法,包括:
步骤1:砷化镓晶圆的处理,如图1~5所示。
1a.选取砷化镓晶圆12,对砷化镓晶圆12的上表面进行PECVD,沉积的材料为二氧化硅牺牲层11,二氧化硅牺牲层11的厚度为100nm;如图1所示;
1b.沉积完二氧化硅牺牲层11后,通过二氧化硅牺牲层11对砷化镓晶圆12进行离子注入,注入的材料为氢离子,注入的剂量为1×1017H+/cm2,注入的能量为100keV;如图2所示;
1c.注入完毕后,通过CMP工艺,将砷化镓晶圆12上的二氧化硅牺牲层11全部去除,然后分别通过丙酮、酒精和去离子水对砷化镓晶圆12进行超声清洗;如图3所示;
1d.清洗完毕后,用氮气枪对砷化镓晶圆12进行吹干,将砷化镓晶圆12放入烘干箱中进行干燥,温度设置为100℃,时间20min,最后取出砷化镓晶圆12;
1e.将砷化镓晶圆12放于蒸发室内,用Ar+离子束轰击砷化镓晶圆12,以去除砷化镓表面残余有机物/颗粒,其中Ar+离子束发射装置可以自由旋转;其中,图4中Ar+离子束22轰击砷化镓晶圆12的表面以去除硅片表面的残余有机物/颗粒,23为金属靶材;
1f.在金属蒸发源开始工作之前,也要对其进行表面进行Ar+离子束轰击,去除金属蒸发源表面上附着的污染颗粒。金属蒸发源装置的底部安装有滑槽,可以在蒸发室内左右匀速移动,确保蒸发到砷化镓晶圆上的金属层厚度均匀,金属蒸发源的材料选用铜锡合金15,铜锡金属粉末按照1:5的比例混合,蒸镀到砷化镓晶圆上的金属层厚度为150nm;其中,图5中Ar+离子束22轰击金属靶材23以去除金属靶材上残余的污染物,之后,金属靶材23被蒸镀在砷化镓晶圆12的表面;
步骤2:硅片的处理,如图6所示。
2a.对硅片21进行清洗,清洗液按照H2O2:H2SO4=1:3的比例混合,将硅片21放入清洗液中浸泡20min,取出硅片21,用去离子水反复冲洗20遍,然后用氮气枪吹干硅片21,放在培养皿中,在120℃下,烘焙20min,结束后,取出硅片21;
2b.将硅片21放于蒸发室内,用Ar+离子束轰击硅片21,以去除硅片21表面残余有机物/颗粒,其中Ar+离子束发射装置可以自由旋转;
2c.在金属蒸发源开始工作之前,也要对其进行表面进行Ar+离子束轰击,去除金属蒸发源表面上附着的污染颗粒。金属蒸发源装置的底部安装有滑槽,可以在蒸发镀膜室内左右匀速移动,确保蒸发到硅片21的金属层厚度均匀,金属蒸发源的材料选用铜锡合金15,铜锡金属粉末按照1:5的比例混合,蒸镀到硅片上的金属层的厚度为150nm;
步骤3:键合工艺流程,如图7所示。
3a.砷化镓晶圆干燥完毕后,对晶圆进行等离子活化处理,选用的气体为氧气和氮气,等离子活化处理完毕后,将晶圆再次浸没在去离子水中或过氧化氢溶液中并干燥;
3b.将砷化镓晶圆的离子注入面与硅片的金属镀膜面相对,使用晶圆键合设备,对晶圆进行对准和预键合,预键合的温度为室温,预键合的时间为2h,预键合的压力为2000N;
3c.在室温下预键合完毕后,将复合晶圆取出,放置在退火炉中,使用退火来提高键合强度,对于砷化镓晶圆退火温度在200℃,退火时间2小时。
步骤4:剥离工艺,如图8所示。
4a.进一步地提高退火炉的温度,使得温度为500℃,退火时间为3h,在砷化镓晶圆中注入的离子会发生起泡现象,进而从体砷化镓材料片上剥离出一层砷化镓薄膜,保留在金属合金层上。同时,在较高的退火温度下,也会促进金属层原子在砷化镓晶圆和硅片中相互扩散,从而使原子间产生吸引力,达到增强键合强度的目的。
4b.待退火炉中的温度降至室温时,取出键合完毕的复合晶圆。
实施例2
本发明提供一种硅基金属合金中间层化合物半导体晶圆的结构及制备方法,包括:
步骤1:氮化镓晶圆的处理,如图9~13所示。
1a.选取氮化镓晶圆32,对氮化镓晶圆32的上表面进行PECVD,沉积的材料为氮化硅牺牲层14,氮化硅牺牲层14的厚度为200nm,如图8所示;
1b.沉积完氮化硅牺牲层14后,通过氮化硅牺牲层14对氮化镓晶圆32进行离子注入,注入的材料为氢离子和氦离子的混合物,氢离子的注入剂量为2×1016H+/cm2,注入的能量为120keV,氦离子的注入剂量为7.5×1015He+/cm2,注入的能量为150keV,如图9所示;
1c.注入完毕后,通过CMP工艺,将氮化镓晶圆32上的氮化硅牺牲层14去除一部分,保留100nm的牺牲层。然后分别通过丙酮、酒精和去离子水对氮化镓晶圆进行清洗;
1d.清洗完毕后,用氮气枪对氮化镓晶圆32进行吹干,将氮化镓晶圆32放入烘干箱中进行干燥,温度设置为100℃,时间20min,最后取出氮化镓晶圆,如图10所示。
1e.将氮化镓晶圆32放于蒸发室内,用Ar+离子束轰击氮化镓晶圆32,以去除氮化镓表面残余有机物/颗粒,其中Ar+离子束发射装置可以自由旋转;
2f.在金属蒸发源开始工作之前,也要对其进行表面进行Ar+离子束轰击,去除金属蒸发源表面上附着的污染颗粒。金属蒸发源装置的底部安装有滑槽,可以在蒸发室内左右匀速移动,确保蒸发到氮化镓晶圆32上的金属层厚度均匀,金属蒸发源的材料选用金属锡33,蒸镀到氮化镓晶圆32上的金属层厚度为150nm;
步骤2:硅片的处理,如图14所示。
2a.对硅片21进行清洗,清洗液按照H2O2:H2SO4=1:3的比例混合,将硅片放入清洗液中浸泡20min,取出硅片,用去离子水反复冲洗20遍,然后用氮气枪吹干硅片,放在培养皿中,在120℃下,烘焙20min,结束后,取出硅片21;
2b.将硅片放于电子束蒸发室内,用Ar+离子束轰击硅片,以去除硅片表面残余有机物/颗粒,其中Ar+离子束发射装置可以自由旋转;
2c.金属蒸发源装置的底部安装有滑槽,可以在蒸发室内左右匀速移动,确保蒸发到硅片金属层厚度均匀,金属蒸发源的材料选用金属锡33,蒸镀到硅片上的金属合金的厚度为200nm;
2d.在金属蒸发源开始工作之前,也要对其进行表面进行Ar+离子束轰击,去除金属蒸发源表面上附着的污染颗粒。
步骤3:键合工艺流程,如图15所示。
3a.氮化镓晶圆32干燥完毕后,对晶圆进行等离子活化处理,选用的气体为氧气和氮气,等离子活化处理完毕后,将晶圆再次浸没在去离子水中或过氧化氢溶液中并干燥;
3b.将氮化镓晶圆32的金属层与硅片21的金属层相对,使用晶圆键合设备,对晶圆进行对准和预键合,预键合的温度为室温,预键合的时间为3h,预键合的压力为2000N;
3c.在室温下预键合完毕后,将复合晶圆取出,放置在退火炉中,使用退火来提高键合强度,对于氮化镓晶圆退火温度在200℃,退火时间2小时。
步骤4:剥离工艺,如图16所示。
4a.进一步地提高退火炉的温度,使得温度为500℃,退火时间为3h,在氮化镓晶圆中注入的离子会发生起泡现象,进而从体氮化镓材料片上剥离出一层氮化镓薄膜,保留在金属层上。同时,在较高的退火温度下,也会促进金属层原子在氮化镓和硅中相互扩散,从而使原子间产生吸引力,达到增强键合强度的目的。
4b.待退火炉中的温度降至室温时,取出键合完毕的复合晶圆。
以上仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (10)
1.一种硅基金属中间层化合物半导体晶圆的结构,其特征在于,自上至下依次包括:化合物半导体晶圆、金属层M1、金属层M2和硅片。
2.如权利要求1所述的结构,其特征在于,还包括牺牲层;
所述牺牲层设置在所述化合物半导体晶圆与金属层M1之间。
3.如权利要求2所述的结构,其特征在于,所述牺牲层包括氮化硅牺牲层、二氧化硅牺牲层和三氧化二铝牺牲层中的一种。
4.如权利要求1所述的结构,其特征在于,所述化合物半导体晶圆包括砷化镓晶圆、氮化镓晶圆和碳化硅晶圆中的一种。
5.如权利要求1所述的结构,其特征在于,所述金属层M1或金属层M 2包括锡、钨、锡铅合金、锡锑合金、锡铋合金、锡铁合金、锡镉合金、锡铝合金、钨钼合金和铜钨合金中的一种。
6.如权利要求1所述的结构,其特征在于,所述金属层M1和金属层M 2为同一金属层。
7.一种如权利要求1-6中任一项所述的结构的制备方法,其特征在于,包括:
在所述化合物半导体晶圆上沉积一层牺牲层;
通过所述牺牲层向所述化合物半导体晶圆中注入离子;
注入完毕后,对所述牺牲层进行抛光,去除或者部分去除所述牺牲层;
在所述化合物半导体晶圆或所述化合物半导体晶圆上剩余的牺牲层上蒸镀所述金属层M1;
对所述硅片进行清洗、烘干;
在所述硅片上蒸镀所述金属层M2;
将所述化合物半导体晶圆上的金属层M1和所述硅片上的金属层M2进行键合;键合完毕后,对复合晶圆进行退火,在注入离子位置处剥离出多余的化合物半导体晶圆。
8.如权利要求7所述的制备方法,其特征在于,向所述化合物半导体晶圆中注入的离子为氢离子或氢离子与氦离子的混合物;
当注入的离子为氢离子时,注入的能量为20keV~700keV,注入的剂量为4×1016H+/cm2~2×1017H+/cm2,注入温度为室温;
当注入的离子为氢离子与氦离子的混合物时,氢离子的注入剂量为1×1016H+/cm2~1×1017H+/cm2、注入能量为20keV~400keV,氦离子的注入剂量为1×1015He+/cm2~1×1017He+/cm2、注入能量为40keV~700keV,注入温度为室温。
9.如权利要求7所述的制备方法,其特征在于,金属蒸发源的底座是安装在滑槽上的,可以左右移动金属蒸发源的位置保证硅片上的不同位置受到的蒸发厚度均匀。
10.如权利要求7所述的制备方法,其特征在于,所述蒸镀包括电阻蒸发源蒸镀法、电子束蒸发源蒸镀法、高频感应蒸发源蒸镀法和激光束蒸发源蒸镀法。
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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