CN108447913A - 一种集成肖特基二极管的ldmos器件 - Google Patents
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Abstract
本发明提供一种集成肖特基二极管的LDMOS器件，包括第一导电类型半导体衬底、第一导电类型半导体埋层、第二导电类型半导体漂移区、第一导电类型半导体重掺杂区、第一导电类型半导体体区、第二导电类型半导体缓冲层、栅氧化层、多晶硅栅、金属化源极和金属化漏极；通过在第二导电类型半导体漂移区内设置相互独立的第一沟槽隔离结构和第二沟槽隔离结构，其深度可调节，进而增大器件耐压调节的灵活性；并通过在第一沟槽隔离结构和第二沟槽隔离结构之间设置相互分离的第一第一导电类型半导体屏蔽区和第二第一导电类型半导体屏蔽区，其与肖特基电极形成反向并联的肖特基二极管，将传统结构的寄生体二极管续流模式转变为肖特基二极管续流模式。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种集成肖特基二极管的LDMOS器件。
背景技术
功率器件是电力控制电路和电源开关电路中必不可少的电子元器件。自上世纪50年代问世以来，功率器件经过了可控硅、晶闸管、功率MOSFET、绝缘栅场效应晶体管(IGBT)四个发展阶段，其中MOSFET和IGBT具有高频、高压、大电流的特点，使功器件的应用从单一的电力领域迅速渗透到消费电子、汽车电子、新能源等各大领域。随着设计规则的不断完善和工艺制备技术的日益成熟，功率MOSFET凭借其优良性能一直在功率半导体器件市场占据主导地位。
横向双扩散金属-氧化物-半导体场效应晶体管(LDMOS)是功率集成电路中经常使用的一类功率器件，其制作工艺与CMOS工艺兼容，具有易于驱动、控制简单、便于集成、热稳定好、耐久力高等优点，在汽车电子、电源管理、马达传动及各种驱动电路等高压大功率系统中得到广泛应用。具体的，LDMOS作为功率开关器件常用于电能转换应用的半桥电路中。该类电路中，两个功率LDMOS以图腾柱的形式连接，并且分别由反相的栅极控制信号来控制两个管子的开启和关断，实现交替导通，以中间点作为输出端，对负载实现功率传输。由于开关延时的存在，当其中的一个功率管栅极信号变为低时，它并不会立刻关断，若另一个功率管在此时导通，则会因为两个管子均导通而产生很大的电流对器件造成损坏。因此必须留有足够的时间使一个MOS管完全关断后另一个MOS管才可开启，这个时间称为死区时间(dead time)。死区时间内，感性负载上的电流需要续流，电流从下管MOSFET的寄生体二极管流过。由于体二极管的正向导通压降较大，则死区时间内由该寄生二极管产生的导通损耗也较大。另外，因为功率MOSFET的体二极管是双极型器件，在正向导通过程中会引入过多的非平衡载流子，使体二极管的反向恢复时间增加，影响器件的开关速度，同时使反向恢复过程中的损耗增加。
在现有技术中，通常将一个肖特基二极管与下管MOSFET反并联，利用肖特基二极管的单极导通特性和较低的导通压降来降低死区时间内的功率损耗、提高器件的开关速度。反并联肖特基二极管通常有两种形式：其一为在下管MOSFET的外部反向并联一个肖特基二极管，但会使器件数目和金属布线增多，带来可靠性问题；其二为直接利用MOSFET的轻掺杂外延层与源区金属接触，在器件内部形成肖特基二极管，这种方法大多用在TrenchMOSFET中，在横向MOSFET中使用较少，该方法会影响器件耐压，使漏电流增大、可靠性降低。
发明内容
为克服上述问题，本发明提出一种集成肖特基二极管的LDMOS器件，通过在传统LDMOS内部设置肖特基接触区和第一导电类型半导体屏蔽区，实现降低功率器件开关损耗的同时不影响器件耐压，提高开关速度，且集成后的器件降低了系统成本，减少了版图面积和金属连线带来的可靠性问题。
为实现上述目的，本发明提出如下技术方案：
一种集成肖特基二极管的LDMOS器件，包括第一导电类型半导体衬底1、第一导电类型半导体埋层2、第二导电类型半导体漂移区3、第一导电类型半导体重掺杂区4、第一导电类型半导体体区5、第二导电类型半导体缓冲层7、栅氧化层9、多晶硅栅10、金属化源极11和金属化漏极12；所述第一导电类型半导体埋层2位于第一导电类型半导体衬底1上表面，所述第二导电类型半导体漂移区3位于第一导电类型半导体埋层2上表面；所述第二导电类型半导体漂移区3两侧分别具有第一导电类型半导体重掺杂区4和第二导电类型半导体缓冲层7，所述第一导电类型半导体重掺杂区4底部与第一导电类型半导体埋层2相接触；所述第一导电类型半导体体区5与第一导电类型半导体重掺杂区4侧面相接触，所述第一导电类型半导体体区5上层具有第二导电类型半导体源接触区6，所述第二导电类型半导体源接触区6与第一导电类型半导体重掺杂区4侧面相接触；所述第一导电类型半导体体区5和第二导电类型半导体漂移区3上表面具有栅氧化层9，所述栅氧化层9上表面具有多晶硅栅10；栅氧化层9和多晶硅栅10覆盖第二导电类型半导体源接触区6的部分右端，所述金属化源极11位于器件表面且与部分第一导电类型半导体重掺杂区4和部分第二导电类型半导体源接触区6接触；所述第二导电类型半导体缓冲层7上层具有第二导电类型半导体漏接触区8；所述金属化漏极12位于器件表面且与第二导电类型半导体漏接触区8相接触；所述第二导电类型半导体漂移区3内部上层还具有沟槽隔离结构，所述沟槽隔离结构由相互独立的第一沟槽隔离结构14a和第二沟槽隔离结构14b构成，所述第一沟槽隔离结构14a顶部与部分栅氧化层9相接触，所述第二沟槽隔离结构14b在靠近第二导电类型半导体缓冲层7一侧与第二导电类型半导体漏接触区8和部分第二导电类型半导体缓冲层7相接触；所述第一沟槽隔离结构14a和第二沟槽隔离结构14b之间具有第一导电类型半导体屏蔽区，所述第一导电类型半导体屏蔽区由相互分离的第一第一导电类型半导体屏蔽区15a和第二第一导电类型半导体屏蔽区15b构成，所述第一第一导电类型半导体屏蔽区15a和第二第一导电类型半导体屏蔽区15b为重掺杂区域，所述第一第一导电类型半导体屏蔽区15a与第一沟槽隔离结构14a侧面相接触，所述第二第一导电类型半导体屏蔽区15b与第二沟槽隔离结构14b侧面相接触；所述第二导电类型半导体漂移区3上表面还具有肖特基电极13，所述肖特基电极13与第一第一导电类型半导体屏蔽区15a、第二第一导电类型半导体屏蔽区15b和部分第二导电类型半导体漂移区3相接触，形成一个肖特基二极管，所述肖特基电极13与金属化源极11连接同一电位。
作为优选方式，所述第一沟槽隔离结构14a和第二沟槽隔离结构14b的深度可调节。进而增大器件耐压调节的灵活性。
作为优选方式，所述第一沟槽隔离结构14a与第二沟槽隔离结构14b为二氧化硅、氮化硅、氮氧化硅、二氧化铪、三氧化二铝或者由这些材料构成的复合介质层。
作为优选方式，所述第一第一导电类型半导体屏蔽区15a、第二第一导电类型半导体屏蔽区15b为宽禁带半导体材料，与第二导电类型半导体漂移区3形成异质结。减小器件关态漏电流。
作为优选方式，所述器件制作在硅、绝缘体上的硅(SOI、PSOI)、碳化硅、氮化镓、砷化镓、磷化铟或锗硅半导体材料中。
进一步地，所述集成肖特基二极管的LDMOS器件制作在绝缘体上的硅(SOI或PSOI)材料中，所用光刻掩膜版与硅基器件一致，进而实现集成电路元器件间的介质隔离，减小器件漏电流，有效消除寄生闩锁效应。
上述技术方案，当所述第一导电类型半导体为P型半导体、第二导电类型半导体为N型半导体时，所述集成肖特基二极管的LDMOS器件为N沟道器件；当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述集成肖特基二极管的LDMOS器件为P沟道器件。
本发明的有益效果为：通过在第二导电类型半导体漂移区3内设置相互独立的第一沟槽隔离结构14a和第二沟槽隔离结构14b，且其深度可调节，进而增大器件耐压调节的灵活性；并通过在第一沟槽隔离结构14a和第二沟槽隔离结构14b之间设置相互分离的第一第一导电类型半导体屏蔽区15a和第二第一导电类型半导体屏蔽区15b，其与肖特基电极13形成反向并联的肖特基二极管，将传统结构的寄生体二极管续流模式转变为肖特基二极管续流模式，由于肖特基二极管的单极导电模式以及低的导通压降，避免了器件内部因引入大量过剩载流子而导致的开关损耗增大、开关速度减小等问题。另外，第一导电类型半导体屏蔽区的引入可以屏蔽漏极电压对肖特基结的影响，第一导电类型半导体屏蔽区与第二导电类型半导体漂移区3形成的P+N结在阻断状态时形成的耗尽区将肖特基结与漏极隔离，能够承担部分耐压并减小泄漏电流，使器件电压阻断能力得到提升。本发明提出的一种集成肖特基二极管的LDMOS器件，在不影响LDMOS器件耐压的情况下，减小了器件的开关损耗，提高了器件的开关速度及可靠性。
附图说明
图1是传统的LDMOS器件结构示意图；
图2是本发明提供的集成肖特基二极管的LDMOS器件结构示意图；
图3是电能转换应用中的半桥电路示意图；
图4为本发明提供的集成肖特基二极管的LDMOS器件的工艺流程图。
图5是本发明提供的集成肖特基二极管的SOI-LDMOS器件结构示意图；
图6为本发明提供的集成肖特基二极管的PSOI-LDMOS器件结构示意图。
1为第一导电类型半导体衬底，2为第一导电类型半导体埋层，3为第二导电类型半导体漂移区，4为第一导电类型半导体重掺杂区，5为第一导电类型半导体体区，6为第二导电类型半导体源接触区，7为第二导电类型半导体缓冲层，8为第二导电类型半导体漏接触区，9为栅氧化层，10为多晶硅栅，11为金属化源极，12为金属化漏极，13为肖特基电极，14a为第一沟槽隔离结构，14b为第二沟槽隔离结构，15a为第一第一导电类型半导体屏蔽区，15b为第二第一导电类型半导体屏蔽区；16为High-side器件，17为Low-side器件，18为High-side器件的体二极管，19为Low-side器件的体二极管，20为集成的肖特基二极管，21为感性负载，22为容性负载，23为阻性负载，24为绝缘介质层，25为不完整绝缘介质层。
具体实施方式
为了使本发明的内容清晰易懂，下面结合附图和具体实施例，对本发明的技术方案进行详细描述。本发明的内容并不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1
本发明提供的一种集成肖特基二极管的LDMOS器件，如图2所示，一种集成肖特基二极管的LDMOS器件，包括第一导电类型半导体衬底1、第一导电类型半导体埋层2、第二导电类型半导体漂移区3、第一导电类型半导体重掺杂区4、第一导电类型半导体体区5、第二导电类型半导体缓冲层7、栅氧化层9、多晶硅栅10、金属化源极11和金属化漏极12；所述第一导电类型半导体埋层2位于第一导电类型半导体衬底1上表面，所述第二导电类型半导体漂移区3位于第一导电类型半导体埋层2上表面；所述第二导电类型半导体漂移区3两侧分别具有第一导电类型半导体重掺杂区4和第二导电类型半导体缓冲层7，所述第一导电类型半导体重掺杂区4底部与第一导电类型半导体埋层2相接触；所述第一导电类型半导体体区5与第一导电类型半导体重掺杂区4侧面相接触，所述第一导电类型半导体体区5上层具有第二导电类型半导体源接触区6，所述第二导电类型半导体源接触区6与第一导电类型半导体重掺杂区4侧面相接触；所述第一导电类型半导体体区5和第二导电类型半导体漂移区3上表面具有栅氧化层9，所述栅氧化层9上表面具有多晶硅栅10；栅氧化层9和多晶硅栅10覆盖第二导电类型半导体源接触区6的部分右端，所述金属化源极11位于器件表面且与部分第一导电类型半导体重掺杂区4和部分第二导电类型半导体源接触区6接触；所述第二导电类型半导体缓冲层7上层具有第二导电类型半导体漏接触区8；所述金属化漏极12位于器件表面且与第二导电类型半导体漏接触区8相接触；所述第二导电类型半导体漂移区3内部上层还具有沟槽隔离结构，所述沟槽隔离结构由相互独立的第一沟槽隔离结构14a和第二沟槽隔离结构14b构成，所述第一沟槽隔离结构14a顶部与部分栅氧化层9相接触，所述第二沟槽隔离结构14b在靠近第二导电类型半导体缓冲层7一侧与第二导电类型半导体漏接触区8和部分第二导电类型半导体缓冲层7相接触；所述第一沟槽隔离结构14a和第二沟槽隔离结构14b之间具有第一导电类型半导体屏蔽区，所述第一导电类型半导体屏蔽区由相互分离的第一第一导电类型半导体屏蔽区15a和第二第一导电类型半导体屏蔽区15b构成，所述第一第一导电类型半导体屏蔽区15a和第二第一导电类型半导体屏蔽区15b为重掺杂区域，所述第一第一导电类型半导体屏蔽区15a与第一沟槽隔离结构14a侧面相接触，所述第二第一导电类型半导体屏蔽区15b与第二沟槽隔离结构14b侧面相接触；所述第二导电类型半导体漂移区3上表面还具有肖特基电极13，所述肖特基电极13与第一第一导电类型半导体屏蔽区15a、第二第一导电类型半导体屏蔽区15b和部分第二导电类型半导体漂移区3相接触，形成一个肖特基二极管，所述肖特基电极13与金属化源极11连接同一电位。
作为优选方式，所述第一沟槽隔离结构14a和第二沟槽隔离结构14b的深度可调节。进而增大器件耐压调节的灵活性。
作为优选方式，所述第一沟槽隔离结构14a与第二沟槽隔离结构14b为二氧化硅、氮化硅、氮氧化硅、二氧化铪、三氧化二铝或者由这些材料构成的复合介质层。
作为优选方式，所述第一第一导电类型半导体屏蔽区15a、第二第一导电类型半导体屏蔽区15b为宽禁带半导体材料，与第二导电类型半导体漂移区3形成异质结。减小器件关态漏电流。
以实施例1说明本发明的工作原理(以N沟道器件为例)：
半桥电路示意图如图3所示，包括High-side器件16、Low-side器件17和负载(包括感性、容性、阻性负载)。在电路正常工作情况下，上下两个功率管交替导通对负载进行功率传输，电流流过感性负载21。对于传统LDMOS器件，在High-side器件关断而Low-side器件尚未导通的死区时间(dead time)内，感性负载21的电流需要通过Low-side MOSFET中的二极管续流。图3中的low-side器件17即用本发明提供的结构代替，二极管20等效为本发明提出的结构中肖特基电极13与N型漂移区3形成的肖特基二极管。
在High-side器件正向导通时，Low-side器件处于关断状态，电流从High-side器件流向感性负载；在High-side器件关断而Low-side器件尚未开启的死区时间内，由于肖特基二极管具有更低的压降，先于体二极管开启，电流从肖特基电极13经N型漂移区3流向漏极进行续流；当Low-side器件导通后，High-side器件处于关断状态，此时Low-side的LDMOS漏极正向偏置，栅极为高电位，表面沟道开启，电流从漏极经沟道流到源极，对负载进行功率传输，与其他功率MOSFET作用无异。当处于阻断状态时，第一P型屏蔽区15a和第二P型屏蔽区15b与N型漂移区3形成的P+N结的耗尽区向N型漂移区3一侧扩展，当两侧P+N结的耗尽区不断扩展并合并在一起时，就形成一个完整的空间电荷区，将肖特基结与漏极完全隔离。由于肖特基二极管正向导通时只有一种载流子参与导电(本实施例为电子)且导通压降很小，续流阶段的导电模式从传统的双极导电转换成单极导电，因此具有好的反向恢复特性、快的开关速度和低的开关损耗。另外，本发明提出的结构中设置了P型屏蔽区，由于阻断电压大部分降落在P+N结的空间电荷区上，而不会影响肖特基结，从而避免肖特基结泄漏电流增大，使器件在应用时不会因为肖特基结的存在而使器件耐压受到影响。本发明提出的一种集成肖特基二极管的LDMOS器件，在不影响LDMOS器件耐压的情况下，减小了器件的开关损耗，提高了器件的开关速度及可靠性。
以实施例1说明本发明的器件的工艺制作方法(以N沟道器件为例)，工艺流程图如图4所示，器件结构参考图2。主要工艺过程如下：在P型衬底1表面离子注入P型杂质，然后生长N型外延层，退火后形成N型漂移区3和P型埋层2；光刻并注入中等剂量的P型杂质，退火后形成P型体区5；光刻并注入P型杂质，退火后形成P型重掺杂区4，并使P型重掺杂区4底部与P型埋层2接触；进一步光刻并低能注入P型杂质，形成P型屏蔽区15a、15b；继续光刻并注入N型杂质，退火后形成N型缓冲层7；光刻、刻蚀并淀积二氧化硅，形成沟槽隔离结构。之后将硅片表面进行预处理，生长栅氧化层9，淀积多晶硅并掺杂，然后光刻、刻蚀多晶硅和栅氧化层，定义出栅极结构。光刻、注入大量的N型杂质形成N+源接触区6和N+漏接触区8，退火激活杂质，随之淀积BPSG，光刻并刻蚀出接触孔，淀积金属Al；最后光刻形成金属化源极11、金属化漏极12以及肖特基电极13。本实施例提供的器件结构的工艺水平与现有工艺兼容，且具有易于制作的优势。
实施例2
在实施例1的基础上，本发明提供一种集成肖特基二极管的SOI-LDMOS器件，如图5所示，所述集成肖特基二极管的LDMOS器件制作在绝缘体上的硅(SOI)材料中，所用光刻掩膜版与硅基器件一致。本实施例在第一导电类型半导体衬底1与第一导电类型半导体埋层2之间设置了绝缘介质层24，其余结构均与实施例1一致。所述绝缘介质层24为埋氧化层，其工艺制作方法通常有三种：其一是注氧隔离技术(SIMOX)，将氧离子高能量、大剂量地注入硅中，然后高温退火形成埋氧化层，要求氧离子的剂量在1.8×1018cm-2左右，远高于一般集成电路加工过程中的离子注入剂量；其二是键合减薄技术(BE)，把两个生长了氧化层的硅片键合在一起，两个氧化层通过键合粘在一起成为埋氧化层；其三是智能剥离技术(SmartCut)，先在硅片表面形成一定厚度的氧化层，然后在硅中注入氢离子，将硅片与另一个进行键合，进行低温退火使氢处产生内部压强而发泡，使硅片在此处剥离。由于绝缘介质层24使衬底与器件完全隔离，且具有较大的临界击穿电场、较小的寄生电容，因此本实施例提供的器件结构具有高的击穿电压、低的泄漏电流、小的寄生电容、快的开关速度、高的可靠性等特点，且有效消除寄生闩锁效应。
实施例3
在实施例1和实施例2的基础上，本发明提供一种集成肖特基二极管的PSOI-LDMOS器件，如图6所示。本实施例与实施例2的不同之处在于在第一导电类型半导体衬底1和第一导电类型半导体埋层2之间具有不完整绝缘介质层25，不完整绝缘介质层25的宽度小于第一导电类型半导体衬底1，所述不完整绝缘介质层25为埋氧化层，其工艺制作方法与实施例2一致。因此本实施例提供的器件结构具有击穿电压高、泄漏电流小、寄生电容小、开关速度快、可靠性高等优点。与实施例2相比，本实施例具有更好的散热效果。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (5)
1.一种集成肖特基二极管的LDMOS器件，其特征在于：包括第一导电类型半导体衬底(1)、第一导电类型半导体埋层(2)、第二导电类型半导体漂移区(3)、第一导电类型半导体重掺杂区(4)、第一导电类型半导体体区(5)、第二导电类型半导体缓冲层(7)、栅氧化层(9)、多晶硅栅(10)、金属化源极(11)和金属化漏极(12)；所述第一导电类型半导体埋层(2)位于第一导电类型半导体衬底(1)上表面，所述第二导电类型半导体漂移区(3)位于第一导电类型半导体埋层(2)上表面；所述第二导电类型半导体漂移区(3)两侧分别具有第一导电类型半导体重掺杂区(4)和第二导电类型半导体缓冲层(7)，所述第一导电类型半导体重掺杂区(4)底部与第一导电类型半导体埋层(2)相接触；所述第一导电类型半导体体区(5)与第一导电类型半导体重掺杂区(4)侧面相接触，所述第一导电类型半导体体区(5)上层具有第二导电类型半导体源接触区(6)，所述第二导电类型半导体源接触区(6)与第一导电类型半导体重掺杂区(4)侧面相接触；所述第一导电类型半导体体区(5)和第二导电类型半导体漂移区(3)上表面具有栅氧化层(9)，所述栅氧化层(9)上表面具有多晶硅栅(10)；栅氧化层(9)和多晶硅栅(10)覆盖第二导电类型半导体源接触区(6)的部分右端，所述金属化源极(11)位于器件表面且与部分第一导电类型半导体重掺杂区(4)和部分第二导电类型半导体源接触区(6)接触；所述第二导电类型半导体缓冲层(7)上层具有第二导电类型半导体漏接触区(8)；所述金属化漏极(12)位于器件表面且与第二导电类型半导体漏接触区(8)相接触；所述第二导电类型半导体漂移区(3)内部上层还具有沟槽隔离结构，所述沟槽隔离结构由相互独立的第一沟槽隔离结构(14a)和第二沟槽隔离结构(14b)构成，所述第一沟槽隔离结构(14a)顶部与部分栅氧化层(9)相接触，所述第二沟槽隔离结构(14b)在靠近第二导电类型半导体缓冲层(7)一侧与第二导电类型半导体漏接触区(8)和部分第二导电类型半导体缓冲层(7)相接触；所述第一沟槽隔离结构(14a)和第二沟槽隔离结构(14b)之间具有第一导电类型半导体屏蔽区，所述第一导电类型半导体屏蔽区由相互分离的第一第一导电类型半导体屏蔽区(15a)和第二第一导电类型半导体屏蔽区(15b)构成，所述第一第一导电类型半导体屏蔽区(15a)和第二第一导电类型半导体屏蔽区(15b)为重掺杂区域，所述第一第一导电类型半导体屏蔽区(15a)与第一沟槽隔离结构(14a)侧面相接触，所述第二第一导电类型半导体屏蔽区(15b)与第二沟槽隔离结构(14b)侧面相接触；所述第二导电类型半导体漂移区(3)上表面还具有肖特基电极(13)，所述肖特基电极(13)与第一第一导电类型半导体屏蔽区(15a)、第二第一导电类型半导体屏蔽区(15b)和部分第二导电类型半导体漂移区(3)相接触，形成一个肖特基二极管，所述肖特基电极(13)与金属化源极(11)连接同一电位。
2.根据权利要求1所述的一种集成肖特基二极管的LDMOS器件，其特征在于：所述第一沟槽隔离结构(14a)和第二沟槽隔离结构(14b)的深度可调节。
3.根据权利要求1所述的一种集成肖特基二极管的LDMOS器件，其特征在于：所述第一沟槽隔离结构(14a)与第二沟槽隔离结构(14b)为二氧化硅、氮化硅、氮氧化硅、二氧化铪、三氧化二铝或者由这些材料构成的复合介质层。
4.根据权利要求1所述的一种集成肖特基二极管的LDMOS器件，其特征在于：所述第一第一导电类型半导体屏蔽区(15a)、第二第一导电类型半导体屏蔽区(15b)为宽禁带半导体材料，与第二导电类型半导体漂移区(3)形成异质结。
5.根据权利要求1所述的一种集成肖特基二极管的LDMOS器件，其特征在于：所述器件制作在硅、绝缘体上的硅、碳化硅、氮化镓、砷化镓、磷化铟或锗硅半导体材料中。
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