JP7190245B2 - 垂直窒化ガリウムショットキーダイオード - Google Patents

垂直窒化ガリウムショットキーダイオード Download PDF

Info

Publication number
JP7190245B2
JP7190245B2 JP2019553299A JP2019553299A JP7190245B2 JP 7190245 B2 JP7190245 B2 JP 7190245B2 JP 2019553299 A JP2019553299 A JP 2019553299A JP 2019553299 A JP2019553299 A JP 2019553299A JP 7190245 B2 JP7190245 B2 JP 7190245B2
Authority
JP
Japan
Prior art keywords
layer
epitaxial
gallium nitride
type gallium
nitride layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019553299A
Other languages
English (en)
Other versions
JP2020512698A (ja
Inventor
オドノブリュードフ，ウラジミール
アクタス，オズギュル
Original Assignee
クロミス，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クロミス，インコーポレイテッド filed Critical クロミス，インコーポレイテッド
Publication of JP2020512698A publication Critical patent/JP2020512698A/ja
Application granted granted Critical
Publication of JP7190245B2 publication Critical patent/JP7190245B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Description

[0001]本出願は、２０１７年３月２９日に出願された米国仮特許出願第６２／４７８，４８３号および２０１８年３月２６日に出願された米国特許出願第１５／９３６，３０５号の利益を主張し、その内容はその全体が参照により組み込まれる。
[0002]窒化ガリウムベースのパワーデバイスは、シリコン基板上にエピタキシャル成長させることができる。シリコン基板上での窒化ガリウムベースのパワーデバイスの成長は、基板とエピタキシャル層が異なる材料で構成されているため、ヘテロエピタキシャル成長プロセスである。ヘテロエピタキシャル成長プロセスにより、エピタキシャル成長した材料は、均一性の低下や、エピタキシャル層の電子／光学特性に関連するメトリックの低下など、様々な悪影響を示す場合がある。したがって、エピタキシャル成長プロセスおよび基板構造に関連する改良された方法およびシステムに対する技術的な必要性がある。
[0003]本発明のいくつかの実施形態によれば、垂直ショットキーダイオードは、オーミック接点と、オーミック接点に物理的に接触し第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層と、第１のエピタキシャルＮ型窒化ガリウム層に物理的に接触し第１のドーピング濃度よりも低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層とを含む。垂直ショットキーダイオードは、第２のエピタキシャルＮ型窒化ガリウム層に結合され、第２のエピタキシャルＮ型窒化ガリウム層の一部によって互いに分離された第１のエッジ終端領域および第２のエッジ終端領域と、第２のエピタキシャルＮ型窒化ガリウム層の前記一部、ならびに第１のエッジ終端領域および第２のエッジ終端領域に結合されたショットキー接点とをさらに含む。
[0004]本発明のいくつかの他の実施形態によれば、垂直ショットキーダイオードを形成する方法は、加工基板を提供することを含む。加工基板は、多結晶セラミックコア、多結晶セラミックコアをカプセル化するバリア層、バリア層に結合された接合層、および接合層に結合された実質的に単結晶のシリコン層を含んでもよい。本方法は、実質的に単結晶のシリコン層に結合され第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層を形成することと、第１のエピタキシャルＮ型窒化ガリウム層に結合され第１のドーピング濃度よりも低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層を形成することとをさらに含むことができる。本方法は、第２のエピタキシャルＮ型窒化ガリウム層に結合され第２のエピタキシャルＮ型窒化ガリウム層の一部によって互いに分離された第１のエッジ終端領域および第２のエッジ終端領域を形成することと、第２のエピタキシャルＮ型窒化ガリウム層の一部ならびに第１のエッジ終端領域および第２のエッジ終端領域とに結合されたショットキー接点を形成することとをさらに含むことができる。本方法は、加工基板を除去して第１のエピタキシャルＮ型窒化ガリウム層の裏面を露出させることと、第１のエピタキシャルＮ型窒化ガリウム層の裏面に結合されたオーミック接点を形成することとをさらに含むことができる。
[0005]本発明のいくつかのさらなる実施形態によれば、垂直ショットキーダイオードは、金属タブと、金属タブに結合されたオーミック接点と、オーミック接点に電気的に接触し第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層と、第１のエピタキシャルＮ型窒化ガリウム層に物理的に接触し第１のドーピング濃度よりも低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層とを有する。垂直ショットキーダイオードは、第２のエピタキシャルＮ型窒化ガリウム層の一部に結合されたショットキー接点をさらに含む。ショットキー接点は、ショットキー接点の断面が、第２のエピタキシャルＮ型窒化ガリウム層に近い領域で狭く、第２のエピタキシャルＮ型窒化ガリウム層から遠い第２の領域で広くなるような階段状構造を有する。
本発明のいくつかの実施形態による加工基板構造を示す簡略化した概略断面図である。 本発明のいくつかの実施形態によるショットキーバリアダイオード（ＳＢＤ）を形成する方法を示す簡略化したフローチャートを示す。 本発明のいくつかの実施形態による図２に示した方法の中間ステップを示す概略断面図を示す。 本発明のいくつかの実施形態による図２に示した方法の中間ステップを示す概略断面図を示す。 本発明のいくつかの実施形態による図２に示した方法の中間ステップを示す概略断面図を示す。 本発明のいくつかの実施形態による図２に示した方法の中間ステップを示す概略断面図を示す。 本発明のいくつかの実施形態による図２に示した方法の中間ステップを示す概略断面図を示す。 本発明のいくつかの実施形態による図２に示した方法の中間ステップを示す概略断面図を示す。 本発明のいくつかの実施形態による図２に示した方法の中間ステップを示す概略断面図を示す。 本発明のいくつかの実施形態による図２に示した方法の中間ステップを示す概略断面図を示す。 本発明のいくつかの実施形態によるショットキーダイオードの斜視図を概略的に示す。 本発明のいくつかの実施形態による垂直ショットキーダイオードの断面図を概略的に示す。 本発明のいくつかの実施形態による垂直接合障壁ショットキー（ＪＢＳ）ダイオードの断面図を概略的に示す。 本発明のいくつかの他の実施形態による垂直ショットキーダイオードの断面図を概略的に示す。 本発明のいくつかの実施形態によるショットキーダイオードのドーピング濃度のプロットを示す。 本発明のいくつかの他の実施形態によるショットキーダイオードのドーピング濃度のプロットを示す。 本発明のいくつかの実施形態による垂直ショットキーダイオードを形成する方法を示す簡略化したフローチャートを示す。 本発明のいくつかの実施形態による垂直ショットキーダイオードの断面図を概略的に示す。 本発明のいくつかの実施形態による加工基板構造を示す簡略化した概略図である。 本発明のいくつかの他の実施形態による加工基板構造を示す簡略化した簡略図である。 本発明のいくつかのさらなる実施形態による加工基板構造を示す簡略化した簡略図である。 本発明のいくつかの実施形態による加工基板を製造する方法を示す簡略化したフローチャートである。
[0021]本発明は、一般に、垂直ショットキーダイオードに関する。より具体的には、本発明は、エピタキシャル成長プロセスを使用して垂直ショットキーダイオードを製造するのに適した方法およびシステムに関する。単に例として、本発明は、エピタキシャル成長により基板上に垂直ショットキーダイオードを製造する方法およびシステムに適用され、基板は、垂直ショットキーダイオードを形成するエピタキシャル層に実質的に一致する熱膨張係数（ＣＴＥ）によって特徴付けられる。本方法および技術は、様々な半導体処理操作に適用され得る。
[0022]図１は、本発明のいくつかの実施形態による加工基板構造を示す簡略化された概略図である。図１に示されるように、加工基板構造は、様々な電子的用途および光学的用途に適している可能性がある。加工基板構造は、加工基板構造上、例えば、剥離シリコン（１１１）層１２５上に成長するエピタキシャル材料の熱膨張係数（ＣＴＥ）に実質的に一致するＣＴＥを有し得るコア１１０（例えば、ＡｌＮ）を含む。
[0023]窒化ガリウム（ＧａＮ）ベースの材料（ＧａＮベースの層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、例えば、イットリウム酸化物などの結合材料を含むことができる多結晶窒化アルミニウム（ＡｌＮ）であってもよい。コアには、多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化ケイ素（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料を使用できる。
[0024]コア１１０の厚さは、１００～１５００μｍ程度、例えば７５０μｍであってもよい。コア１１０は、接着層１１２にカプセル化され、これはシェルまたはカプセル化シェルと呼ばれることがある。一実施形態では、接着層１１２は、厚さが１０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層１１２の厚さは、例えば、１００Åから２，０００Åまで変化する。いくつかの実施形態では、接着層１１２にＴＥＯＳ酸化物が利用されるが、本発明の一実施形態によれば、後に堆積される層と下部の層または材料（例えば、セラミック、特に多結晶セラミック）との間の接着を提供する他の材料を利用してもよい。例えば、ＳｉＯ２または他の酸化ケイ素（ＳｉｘＯｙ）は、セラミック材料によく接着し、そして、例えば、後続の導電性材料の堆積に適した表面を提供する。いくつかの実施形態では、接着層１１２は、コア１１０を完全に取り囲んで完全にカプセル化されたコア１１０を形成し、ＬＰＣＶＤプロセスまたは他の適切な堆積プロセスを使用して形成することができ、これは半導体処理、特に、多結晶または複合の基板および層と互換性がある可能性がある。接着層１１２は表面を提供し、その上に後続の層が接着されて加工基板構造の要素を形成する。
[0025]カプセル化接着層を形成するためのＬＰＣＶＤプロセス、スピンオンガラス／誘電体、炉ベースのプロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コア１１０の一部を被覆する堆積プロセスを利用することができ、コア１１０を裏返しにすることができ、堆積プロセスを繰り返してコア１１０の追加部分を被覆することができる。したがって、一部の実施形態では完全にカプセル化された構造を提供するためにＬＰＣＶＤ技術が利用されるが、特定の用途に応じて他の膜形成技術を利用してもよい。
[0026]導電層１１４は、接着層１１２を取り囲むように形成される。一実施形態において、導電層１１４は、ポリシリコン（すなわち、多結晶シリコン）のシェルであり、ポリシリコンはセラミック材料に対して不十分な接着性を示すことがあるため、接着層１１２を取り囲むように形成される。導電層１１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００～５，０００Å程度、例えば２，５００Åであってもよい。いくつかの実施形態において、ポリシリコン層は、接着層１１２（例えば、ＴＥＯＳ酸化物層）を完全に取り囲むシェルとして形成され、それにより完全にカプセル化された接着層１１２が形成され、そしてＬＰＣＶＤプロセスを使用して形成されてもよい。他の実施形態では、以下で説明するように、導電性材料は、接着層１１２の一部、例えば基板構造の下半分に形成されてもよい。いくつかの実施形態では、導電性材料は、完全にカプセル化層として形成され、その後、基板構造の片側で除去されてもよい。
[0027]一実施形態では、導電層１１４は、高導電性材料を提供するためにドープされたポリシリコン層、例えば、ｐ型ポリシリコン層を提供するためにホウ素がドープされたポリシリコン層とすることができる。いくつかの実施形態において、ホウ素によるドーピングは、高い導電性を提供するために１×１０１９ｃｍ－３～１×１０２０ｃｍ－３のレベルである。異なるドーパント濃度の他のドーパント（例えば、１ｘ１０１６ｃｍ－３～５ｘ１０１８ｃｍ－３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）を使用して、導電層１１４での使用に適したｎ型またはｐ型のいずれかの半導体材料を提供できる。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0028]導電層１１４の存在は、加工基板を半導体処理ツール、例えば静電チャック（ＥＳＣまたはｅチャック）を備えたツールに静電チャックする間、有用である。導電層は、半導体処理ツール内での処理後の迅速なチャッキング解除を可能にする。本発明の実施形態では、導電層１１４は、ボンディングを含む将来の処理中に、チャックとの電気的接触またはｅチャックへの容量結合を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハで利用される方法で処理され得る基板構造を提供する。当業者は、多くの変形、修正、および代替案を認識するであろう。加えて、静電チャックと組み合わせて高い熱伝導率を有する基板構造を有することは、後続の設計層およびエピタキシャル層の形成のために、ならびに後続のデバイス製造工程のために、より良い堆積条件を提供することができる。例えば、それは、より低い応力、より均一な堆積厚さ、および後続の層形成を通してのより良好な化学量論制御をもたらすことのできる望ましい熱プロファイルを提供し得る。
[0029]第２の接着層１１６（例えば、厚さが１０００Å程度のＴＥＯＳ酸化物層）が導電層１１４を取り囲むように形成される。いくつかの実施形態では、第２の接着層１１６は導電層１１４を完全に取り囲んで完全にカプセル化された構造を形成し、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む他の適切な堆積プロセスを使用して形成することができる。
[0030]バリア層１１８、例えば、窒化シリコン層が、第２の接着層１１６を取り囲むように形成される。一実施形態では、バリア層１１８は、厚さが２０００Å～５０００Å程度の窒化ケイ素層である。バリア層１１８は、いくつかの実施形態では第２の接着層１１６を完全に囲んで完全にカプセル化された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。窒化ケイ素層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含むアモルファス材料をバリア層１１８として利用してもよい。いくつかの実施態様では、バリア層１１８は、バリア層１１８を形成するために構築されたいくつかの副層からなる。したがって、バリア層という用語は、単層または単一材料を意味するのではなく、複合的に積層された１つ以上の材料を包含することを意図している。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0031]いくつかの実施形態では、バリア層１１８、例えば、窒化ケイ素層により、コア内に存在する元素、例えば、イットリウム（元素）、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素等が、例えば、高温（例えば、１０００℃）のエピタキシャル成長プロセス中に、加工基板が存在する可能性がある半導体処理チャンバ環境中へ拡散および／またはガス放出することが防止される。本明細書に記載のカプセル化層を利用して、非クリーンルーム環境向けに設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0032]通常、コアを形成するのに利用されるセラミック材料は１，８００℃の範囲の温度で焼成される。このプロセスはセラミック材料中に存在するかなりの量の不純物を放出するであろうと予想されるであろう。これらの不純物には、焼結剤としてイットリアを使用した結果であるイットリウム、カルシウム、その他の元素および化合物が含まれる。続いて、８００℃～１１００℃の範囲のはるかに低い温度で行われるエピタキシャル成長プロセスの間、これらの不純物のその後の拡散は重要ではないと予期されるであろう。しかしながら、従来の予想に反して、本発明者らは、セラミック材料の焼成温度よりもはるかに低い温度でのエピタキシャル成長プロセスの間でさえも、加工基板の層を通しての元素の有意な拡散が存在することを突き止めた。したがって、本発明の実施形態は、この望ましくない拡散を防ぐためにバリア層１１８を加工基板構造に一体化する。
[0033]接合層１２０（例えば、酸化ケイ素層）は、バリア層１１８の一部、例えば、バリア層１１８の上面に堆積され、その後、実質的に単結晶の層１２５（例えば、図１に示す剥離シリコン（１１１）層などの単結晶シリコン層）の結合中に使用される。いくつかの実施形態では、接合層１２０の厚さは約１．５μｍであってもよい。いくつかの実施形態では、接合層１２０の厚さは、結合誘起ボイドの軽減のために２０ｎｍ以上である。いくつかの実施形態では、接合層１２０の厚さは０．７５～１．５μｍの範囲内にある。
[0034]実質的に単結晶の層１２５（例えば、剥離したＳｉ（１１１））は、エピタキシャル材料を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。いくつかの実施形態では、エピタキシャル材料は、厚さが２μｍ～１０μｍのＧａＮ層を含むことができ、オプトエレクトロニクス、ＲＦ、およびパワーデバイスで利用される複数の層の１つとして利用することができる。一実施形態では、実質的に単結晶の層１２５は、層転写プロセスを使用して接合層１２０に取り付けられている単結晶シリコン層を含む。
[0035]加工基板構造に関するさらなる説明は、２０１７年６月１３日に出願された米国特許出願第１５／６２１，３３５号、および２０１７年６月１３日に出願された米国特許出願第１５／６２１，２３５号に提供されており、その開示は、あらゆる目的に対して、全体として、参照により組み込まれる。
[0036]図２は、本発明のいくつかの実施形態によるショットキーバリアダイオード（ＳＢＤ）を形成する方法２００を示す簡略化されたフローチャートを示す。図３Ａ～３Ｈは、本発明のいくつかの実施形態による方法２００の中間ステップを示す概略断面図を示す。
[0037]図２および図３Ａを参照すると、方法２００は、２０２で、加工基板（ＥＳ）３０２を提供することを含む。いくつかの実施形態によれば、加工基板３０２は、多結晶セラミックコア、多結晶セラミックコアをカプセル化するバリア層、バリア層に結合された接合層、および接合層に結合された実質的に単結晶のシリコン層を含んでもよい。
[0038]いくつかの実施形態では、加工基板の多結晶セラミックコアは、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウム（ＡｌＮ）、多結晶炭化ケイ素（ＳｉＣ）、またはそれらの組合せを含んでもよい。いくつかの実施形態において、バリア層は、ＳｉｘＯｙ、ＳｉｘＮｙ、ＳｉｘＯｙＮｚ、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣ、またはそれらの組合せを含んでもよい。いくつかの実施形態において、接合層は、酸化シリコン層などの酸化物層を含んでもよい。一実施形態では、単結晶シリコン層は、後述するように、エピタキシャル材料の形成のためのエピタキシャル成長プロセス中に、成長層としての使用に適している可能性があるシリコン（１１１）層を含む。
[0039]いくつかの実施形態では、図１を参照して上述したように、加工基板３０２は、多結晶セラミックコアに結合された第１の接着層、第１の接着層に結合された導電層、および導電層に結合された第２の接着層をさらに含むことができ、第１の接着層、導電層、および第２の接着層は、多結晶セラミックコアとバリア層との間に配置される。いくつかの実施形態では、第１の接着層は第１のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含み、第２の接着層は第２のＴＥＯＳ酸化物層を含んでもよい。導電層はポリシリコン層を含んでもよい。いくつかの実施形態では、加工基板３０２は、エピタキシャルデバイス層の形成を促進するために、実質的に単結晶シリコン層に結合された核生成層をさらに含んでもよい。
[0040]図２および図３Ａ～３Ｂを参照すると、方法２００は、２０４で、実質的に単結晶シリコン層に結合された第１のエピタキシャルＮ型窒化ガリウム（ＧａＮ）層３１２（「Ｎ＋ＧａＮ」層と呼ばれる）を形成することをさらに含む。第１のエピタキシャルＮ型ＧａＮ層３１２は、裏面および前面を有する。裏面は、加工基板３０２に結合される。方法２００は、２０６で、第１のエピタキシャルＮ型ＧａＮ層３１２の前面に結合された第２のエピタキシャルＮ型ＧａＮ層３１４（「Ｎ－ＧａＮ」層と呼ばれることもある）を形成することをさらに含む。
[0041]第１のＮ型ＧａＮ層３１２は、オーミック接点の形成を促進することができ、例えば、約１×１０１８ｃｍ－３程度の比較的高いＮ型ドーピング濃度を有してもよい。第２のＮ型ＧａＮ層３１４は、ドリフト領域として機能することができ、例えば、約１×１０１６ｃｍ－３程度の比較的低いドーピング濃度を有してもよい。いくつかの実施形態では、第２のＮ型ＧａＮ層３１４は、約２０μｍより厚い厚さを有してもよい。ＣＴＥが一致した加工基板３０２を使用することにより、低転位密度の比較的厚いドリフト領域のエピタキシャル成長が可能になる場合がある。厚いドリフト領域により、ショットキーダイオードに、より低いリーク電流およびはるかに高い破壊電圧、ならびに他の多くの利点が与えられる。
[0042]いくつかの実施形態によれば、方法２００は、第１のエピタキシャルＮ型ＧａＮ層３１２および第２のエピタキシャルＮ型ＧａＮ層３１４を形成する前に、実質的に単結晶層に結合されるバッファ層３１６を形成することをさらに含んでもよい。その後、第１のエピタキシャルＮ型ＧａＮ層３１２および第２のエピタキシャルＮ型ＧａＮ層３１４がバッファ層３１６上に形成される。いくつかの実施形態では、バッファ層３１６は、複数の層を含む超格子を含んでもよい。例えば、バッファ層３１６は、単結晶シリコン層に結合された窒化アルミニウム層、窒化アルミニウム層に結合された窒化アルミニウムガリウム層、および窒化アルミニウムガリウム層に結合された窒化ガリウム層を含んでもよい。別の実施形態では、バッファ層３１６は、窒化アルミニウムガリウムの単一層を含んでもよい。バッファ層３１６、第１のエピタキシャルＮ型ＧａＮ層３１２、および第２のエピタキシャルＮ型ＧａＮ層３１４を含むエピタキシャル層３１０全体は、図３Ｂに示すように、ＧａＮエピタキシャル層３１０と呼ばれる場合がある。
[0043]いくつかの実施形態によれば、第１のエピタキシャルＮ型ＧａＮ層３１２、第２のエピタキシャルＮ型ＧａＮ層３１４、およびバッファ層３１６は、化学蒸着ＣＶＤ（有機金属ＣＶＤ（ＭＯＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層ＣＶＤ（ＡＬＣＶＤ）を含む）、ハイドライド気相成長（ＨＶＰＥ）、原子層堆積（ＡＬＤ）、分子線エピタキシー（ＭＢＥ）、またはそれらの組合せなどの薄膜堆積技術によって形成され得る。
[0044]図２および３Ｃを参照すると、方法２００は、２０８で、第２のエピタキシャルＮ型ＧａＮ層３１４に結合された１つ以上のショットキー接点３２０を形成することをさらに含む。ショットキー接点３２０は、適切なメタライゼーションプロセスによって形成されてもよい。いくつかの実施形態では、ショットキー接点３２０は、ニッケル白金（Ｎｉ／Ｐｔ）合金、ニッケル金（Ｎｉ／Ａｕ）合金などを含んでもよい。図３Ｄを参照すると、ショットキー接点３２０が形成された後、方法２００は、複数のデバイス分離領域３３０を形成することをさらに含んでもよい。デバイス分離領域３３０を隣接するデバイス間の領域内のＧａＮエピタキシャル層３１０の部分をエッチング除去することにより形成してもよい。
[0045]図２および３Ｅを参照すると、方法２００は、２１０で、１つ以上のショットキー接点上に金属めっきメッシュ３４０を形成することをさらに含む。いくつかの実施形態では、金属めっきメッシュ３４０は、銅（Ｃｕ）または他の適切な金属を含んでもよい。いくつかの実施形態では、金属めっきメッシュ３４０は、約５０μｍ～約１００μｍの範囲の厚さを有してもよい。
[0046]図２および３Ｆを参照すると、方法２００は、２１２で、第１のエピタキシャルＮ型ＧａＮ層３１２の裏面を露出させるために加工基板３０２を除去することをさらに含む。加工基板３０２は、例えば、機械的研磨、ドライエッチング、ウェットエッチング、またはフッ化水素酸（ＨＦ）または硫酸（Ｈ２ＳＯ４）などのエッチング化学物質を使用するリフトオフプロセスによって除去することができる。エピタキシャル窒化ガリウム層３１０は、実質的にＣＴＥが一致した加工基板３０２上に形成されるため、加工基板３０２が除去された後、ＧａＮエピタキシャル層３１０は応力下でカールしない場合がある。
[0047]図３Ｆに示すように、加工基板３０２が除去された後、デバイス構造が反転され、エポキシを使用して任意のキャリア基板３０４が金属めっきメッシュ３４０に一時的に結合されてもよい。図２および３Ｇを参照すると、方法２００は、バッファ層３１６を除去して第１のエピタキシャルＮ型ＧａＮ層３１２にアクセスすることを含むことができる。図２および図３Ｈを参照すると、方法２００は、２１４で、第１のエピタキシャルＮ型ＧａＮ層３１２の裏面上に１つ以上のオーミック接点３５０を形成することをさらに含む。
[0048]一実施形態によれば、キャリア基板３０４を除去し、デバイス構造をダイシングして、１つ以上のチップスケールパッケージ（ＣＳＰ）ショットキーダイオードを生成することができる。図４は、本発明の一実施形態による、上述の方法２００を使用して作製することができるショットキーダイオード４００の斜視図を概略的に示す。ショットキーダイオード４００は、カソード電極としてオーミック接点３５０に電気的に結合されたボンドパッド３５２を含んでもよい。一部の実施形態では、ショットキーダイオード４００は、約２０μｍより厚い厚さを有するＧａＮドリフト領域３１４（すなわち、第２のＮ型ＧａＮ層）を有してもよい。低転位密度で比較的厚いドリフト領域３１４を堆積する能力により、ショットキーダイオード４００に、低リーク電流およびはるかに高い破壊電圧、ならびに他の多くの利点が与えられる。
[0049]いくつかの他の実施形態では、複数のデバイス分離領域３３０を形成するステップは省略されてもよい。加工基板３０２を除去した後、オーミック接点３５０が第１のエピタキシャルＮ型ＧａＮ層３１２の裏面に形成される。次に、デバイス構造を裏面からダイシングして、１つ以上のショットキーダイオードを作成する。
[0050]図２に示す特定のステップは、本発明の実施形態による特定の方法２００を提供することを理解されたい。代替の実施形態によれば、ステップの他のシーケンスも実行することができる。例えば、本発明の代替実施形態は、上記で概説したステップを異なる順序で実行してもよい。さらに、図２に示される個々のステップは、個々のステップに適切な様々なシーケンスで実行され得る複数のサブステップを含んでもよい。さらに、特定の用途に応じて追加のステップを追加または削除してもよい。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0051]本発明のいくつかの実施形態によれば、垂直ショットキーダイオードは、電界集中の大きさを低減するために周辺領域に電界制御構造を組み込むことができる。接合終端構造（ＪＴＥ）は、接合部から横方向に延びて電界をより広い領域に広げることができるため、破壊電圧が上昇し、電流リークが減少する。
[0052]図５は、本発明のいくつかの実施形態による垂直ショットキーダイオード５００の断面図を概略的に示す。垂直ショットキーダイオード５００は、オーミック接点５０６を含んでもよい。例えば、オーミック接点５０６は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、またはそれらの組合せを含んでもよい。垂直ショットキーダイオード５００は、オーミック接点５０６に物理的に接触する第１のエピタキシャルＮ型窒化ガリウム層５０８（ｎ＋ＧａＮ層）をさらに含んでもよい。第１のエピタキシャルＮ型窒化ガリウム層５０８は、オーミック接点５０６の形成を促進するために高濃度にドープされてもよい。例えば、第１のエピタキシャルＮ型窒化ガリウム層５０８は、１×１０１８ｃｍ－３程度の第１のドーピング濃度を有してもよい。垂直ショットキーダイオード５００は、第１のエピタキシャルＮ型窒化ガリウム層５０８に結合された第２のエピタキシャルＮ型窒化ガリウム層（ｎ－ＧａＮ層）５１０をさらに含んでもよい。第２のエピタキシャルＮ型窒化ガリウム層５１０は、意図せずにドープされたＧａＮ層であってもよく、ドリフト領域として機能してもよい。第２のエピタキシャルＮ型窒化ガリウム層５１０は、約２×１０１５ｃｍ－３～約１×１０１６ｃｍ－３の範囲の第２のドーピング濃度を有してもよい。いくつかの実施形態では、第２のエピタキシャルＮ型窒化ガリウム層５１０は、第１のエピタキシャルＮ型窒化ガリウム層５０８との界面に界面層を含むことができる。界面層は、窒化アルミニウムガリウム、窒化インジウムガリウムなどを含んでもよい。
[0053]いくつかの実施形態を層に関して説明したが、層という用語は、層が関心のある層を形成するために構築されるいくつかの副層を含むことができるように理解されるべきである。したがって、層という用語は、単一材料からなる単一層を意味するのではなく、所望の構造を形成するために複合的に積層された１つ以上の材料を包含することを意図している。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0054]いくつかの実施形態では、第１のエピタキシャルＮ型窒化ガリウム層５０８および第２のエピタキシャルＮ型窒化ガリウム層５１０を、上記で説明し図１に示すように加工基板上に形成することができる。加工基板は、第１のエピタキシャルＮ型窒化ガリウム層５０８および第２のエピタキシャルＮ型窒化ガリウム層５１０の熱膨張係数（ＣＴＥ）に実質的に一致するＣＴＥを有することができるコア１１０（例えば、ＡｌＮ）を含むため、比較的厚い第２のエピタキシャルＮ型窒化ガリウム層を成長させ、それでもなお良好な結晶品質を維持することが可能であり得る。いくつかの実施形態では、第２のエピタキシャルＮ型窒化ガリウム層５１０は、約１０μｍ～約２５μｍの範囲の厚さを有してもよい。加工基板上でのエピタキシャル成長による比較的厚いドリフト領域を堆積する能力により、ショットキーダイオード５００に、低リーク電流およびより高い破壊電圧、ならびに他の多くの利点が与えられる。その後、加工基板を除去して、第１のエピタキシャルＮ型窒化ガリウム層５０８の裏面を露出させ、オーミック接点５０６の形成を促進することができる。
[0055]一方、バルク単結晶ＧａＮ基板は、通常、比較的厚く除去できないため、第２のエピタキシャルＮ型窒化ガリウム層５１０は、バルク単結晶ＧａＮ基板上に形成されたＧａＮベースのデバイスよりも低い熱抵抗を有するように、依然として比較的薄くてもよい。電流が垂直ショットキーダイオード５００を垂直に流れると熱が発生するため、熱管理には熱抵抗が低い方が有利である。
[0056]いくつかの実施形態では、垂直ショットキーダイオード５００は、第２のエピタキシャルＮ型窒化ガリウム層５１０に結合された第１のエッジ終端領域５１２および第２のエッジ終端領域５１４をさらに含んでもよい。第１のエッジ終端領域５１２および第２のエッジ終端領域５１４は、第２のエピタキシャルＮ型窒化ガリウム層５１０の一部５１０－１によって互いに分離されてもよい。垂直ショットキーダイオード５００は、第２のエピタキシャルＮ型窒化ガリウム層５１０の一部５１０－１に結合されたショットキー接点５１６をさらに含んでもよい。ショットキー接点５１６は、例えば、ＴａＮ、ＷＮ、または他の金属および合金を含んでもよい。ショットキー接点５１６は、第１のエッジ終端領域５１２および第２のエッジ終端領域５１４と重なってもよい。
[0057]いくつかの実施形態によれば、第１のエッジ終端領域５１２および第２のエッジ終端領域５１４は、マグネシウム（Ｍｇ）イオン注入により第２のエピタキシャルＮ型窒化ガリウム層５１０の第１の部分および第２の部分をドープすることにより形成され得る。したがって、第１のエッジ終端領域５１２および第２のエッジ終端領域５１４をＰ型ドープ領域とすることができる。第１のエッジ終端領域５１２および第２のエッジ終端領域５１４は、ショットキー接合からダイのエッジまで横方向に延びることができ、それにより、より広い領域に電界を広げることができる。したがって、垂直ショットキーダイオード５００の破壊電圧は上昇することができる。
[0058]垂直ショットキーダイオード５００は、ショットキー接点５１６に結合されたパッド金属５１８と、パッド金属５１８に電気的に接続されたボンドワイヤ５２０とをさらに含んでもよい。パッド金属５１８は、例えば、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、または他の金属、またはそれらの組合せ、または金属合金を含んでもよい。垂直ショットキーダイオード５００は、ダイ取付けはんだ５０４を介してダイを支持するための金属タブ５０２をさらに含んでもよい。金属タブ５０２は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、白金（Ｐｔ）、または他の金属および金属合金を含んでもよい。垂直ショットキーダイオード５００は、成形化合物５２２によってカプセル化することもできる。
[0059]図６は、本発明のいくつかの実施形態による垂直接合障壁ショットキー（ＪＢＳ）ダイオード６００の断面図を概略的に示す。垂直ＪＢＳダイオード６００は、第２のエピタキシャルＮ型窒化ガリウム層５１０の一部５１０－１内に複数のグリッド領域６１０を含むことを除いて、図５に示す垂直ショットキーダイオード５００と同様であってもよい。複数のグリッド領域６１０は、ショットキー接点５１６に結合される。いくつかの実施形態では、複数のグリッド領域６１０は、マグネシウム（Ｍｇ）イオン注入によって第２のエピタキシャルＮ型窒化ガリウム層５１０の一部５１０－１を選択的領域ドーピングにより形成することができる。
[0060]図７は、本発明のいくつかの他の実施形態による垂直ショットキーダイオード７００の断面図を概略的に示す。垂直ショットキーダイオード７００は、第１のエッジ終端領域５１２と第２のエッジ終端領域５１４との間の第２のエピタキシャルＮ型窒化ガリウム層５１０の一部５１０－１が第２のエピタキシャルＮ型窒化ガリウム層５１０の残りから突出するメサを形成することを除いて、図５に示す垂直ショットキーダイオード５００と同様であってもよい。第１のエッジ終端領域５１２および第２のエッジ終端領域５１４は、メサの側壁に適合してもよい。垂直ショットキーダイオード７００は、デバイスをパッケージングするための充填材料７１０をさらに含んでもよい。充填材料７１０は、第１のエッジ終端領域５１２、第２のエッジ終端領域５１４、ショットキー接点５１６、およびパッド金属５１８を覆うことができる。
[0061]いくつかの実施形態によれば、図５～図７に示すように、垂直ショットキーダイオードの第１のエッジ終端領域５１２および第２のエッジ終端領域５１４の各々は、均一なドーピング濃度を有する単一ゾーンを含んでもよい。図８は、本発明のいくつかの実施形態によるショットキーダイオードのドーピング濃度のグレースケールプロットを示す。例えば、第１のエッジ終端領域５１２および第２のエッジ終端領域５１４のドーピング濃度は、約２×１０１５ｃｍ－３～約５×１０１６ｃｍ－３の範囲であってもよい。
[0062]いくつかの他の実施形態によれば、図５～図７に示すように、垂直ショットキーダイオードの第１のエッジ終端領域５１２および第２のエッジ終端領域５１４の各々は、異なるドーピング濃度を有する２つの横方向ゾーンを含んでもよい。図９は、本発明のいくつかの他の実施形態によるショットキーダイオードのドーピング濃度のグレースケールプロットを示す。第１のエッジ終端領域５１２および第２のエッジ終端領域５１４の各々は、第１の横方向ゾーン５１２－１／５１４－１および第２の横方向ゾーン５１２－２／５１４－２を含んでもよい。第２の横方向ゾーン５１２－２／５１４－２は、第１の横方向ゾーン５１２－１／５１４－１のドーピング濃度よりも高いドーピング濃度を有することができるので、段階的ＪＴＥを提供する。例えば、第１の横方向ゾーン５１２－１／５１４－１は、約２×１０１５ｃｍ－３～約５×１０１６ｃｍ－３の範囲のドーピング濃度を有してもよい。第２の横方向ゾーン５１２－２／５１４－２は、約５×１０１６ｃｍ－３～約５×１０１７ｃｍ－３の範囲のドーピング濃度を有してもよい。
[0063]図１０は、本発明のいくつかの実施形態による垂直ショットキーダイオードを形成する方法１０００を示す簡略化されたフローチャートを示す。方法１０００は、加工基板を提供することを含むことができる（１００２）。加工基板は、多結晶セラミックコア、多結晶セラミックコアをカプセル化するバリア層、バリア層に結合された接合層、および接合層に結合された実質的に単結晶のシリコン層を含んでもよい。方法１０００は、実質的に単結晶シリコン層に結合された第１のエピタキシャルＮ型窒化ガリウム層を形成することをさらに含むことができる（１００４）。第１のエピタキシャルＮ型窒化ガリウム層は、第１のドーピング濃度を有してもよい。方法１０００は、第１のエピタキシャルＮ型窒化ガリウム層に結合された第２のエピタキシャルＮ型窒化ガリウム層を形成することをさらに含むことができる（１００６）。第２のエピタキシャルＮ型窒化ガリウム層は、第１のドーピング濃度よりも低い第２のドーピング濃度を有してもよい。
[0064]方法１０００は、第１のエッジ終端領域および第２のエッジ終端領域を形成することをさらに含むことができる（１００８）。第１のエッジ終端領域および第２のエッジ終端領域は、第２のエピタキシャルＮ型窒化ガリウム層に結合され、第２のエピタキシャルＮ型窒化ガリウム層の一部によって互いに分離されている。方法１０００は、第２のエピタキシャルＮ型窒化ガリウム層の一部と、第１のエッジ終端領域および第２のエッジ終端領域とに結合されたショットキー接点を形成することをさらに含むことができる（１０１０）。方法１０００は、第１のエピタキシャルＮ型窒化ガリウム層の裏面を露出するように加工基板を除去すること（１０１２）、および第１のエピタキシャルＮ型窒化ガリウム層の裏面に結合されたオーミック接点を形成すること（１０１４）をさらに含む。
[0065]図１０に示す特定のステップは、本発明の一実施形態による垂直ショットキーダイオードを形成する特定の方法を提供することであることを理解すべきである。代替の実施形態によれば、ステップの他のシーケンスも実行することができる。例えば、本発明の代替実施形態は、上記で概説したステップを異なる順序で実行してもよい。さらに、図１０に示される個々のステップは、個々のステップに適切な様々なシーケンスで実行され得る複数のサブステップを含んでもよい。さらに、特定の用途に応じて追加のステップを追加または削除してもよい。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0066]いくつかの他の実施形態では、垂直ショットキーダイオードの周辺領域で電界を制御するためにフィールドプレートが使用されてもよい。図１１は、本発明のいくつかの実施形態による垂直ショットキーダイオード１１００の断面図を概略的に示す。垂直ショットキーダイオード１１００は、金属タブ１１０２、金属タブ１１０２に結合されたオーミック接点１１０４、およびオーミック接点１１０４に結合された第１のエピタキシャルＮ型窒化ガリウム層１１０６を含んでもよい。第１のエピタキシャルＮ型窒化ガリウム層１１０６は、オーミック接点１１０４の形成を促進するために高濃度ドープされてもよい。例えば、第１のエピタキシャルＮ型窒化ガリウム層１１０６は、１×１０１８ｃｍ－３程度の第１のドーピング濃度を有してもよい。垂直ショットキーダイオード１１００は、第１のエピタキシャルＮ型窒化ガリウム層１１０６に結合された第２のエピタキシャルＮ型窒化ガリウム層１１０８をさらに含んでもよい。第２のエピタキシャルＮ型窒化ガリウム層１１０８は、意図せずにドープされたＧａＮ層であってもよく、ドリフト領域として機能してもよい。いくつかの実施形態では、第２のエピタキシャルＮ型窒化ガリウム層１１０８は、約１０μｍ～約２５μｍの範囲の厚さを有してもよい。第２のエピタキシャルＮ型窒化ガリウム層１１０８は、約２×１０１５ｃｍ－３～約１×１０１６ｃｍ－３の範囲の第２のドーピング濃度を有してもよい。いくつかの実施形態では、第２のエピタキシャルＮ型窒化ガリウム層１１０８は、第１のエピタキシャルＮ型窒化ガリウム層１１０６への界面に界面層を含んでもよい。界面層は、窒化アルミニウムガリウム、窒化インジウムガリウムなどを含んでもよい。
[0067]垂直ショットキーダイオード１１００は、第２のエピタキシャルＮ型窒化ガリウム層１１０８の一部に結合されたショットキー接点１１１０をさらに含んでもよい。いくつかの実施形態では、ショットキー接点１１１０は、第２のエピタキシャルＮ型窒化ガリウム層１１０８の近位側で狭い断面積を、第２のエピタキシャルＮ型窒化ガリウム層１１０８の遠位側で広い断面積を有するように、ショットキー接点１１１０は階段状構造を有してもよい。垂直ショットキーダイオード１１００は、第２のエピタキシャルＮ型窒化ガリウム層１１０８の残りの部分を覆うパッシベーション層１１１４、ショットキー接点１１１０に結合されたパッド金属１１１２、およびカプセル化層１１１６をさらに含んでもよい。
[0068]本発明のいくつかの実施形態によれば、図５～７および１１に示す垂直ショットキーダイオードは、後に除去される加工基板上でのエピタキシャル成長によって製造されてもよい。図１２は、本発明のいくつかの実施形態による加工基板１２００を示す簡略化された概略断面図である。図１２に示す加工基板１２００は、様々な電子用途および光学用途に適している。加工基板１２００は、加工基板１２００上で成長するエピタキシャル材料の熱膨張係数（ＣＴＥ）に実質的に一致するＣＴＥを有し得るコア１２１０を含む。エピタキシャル材料１２３０は、加工基板１２００の要素として必要とされないが、通常、加工基板１２００上で成長されるので、オプションとして示される。
[0069]窒化ガリウム（ＧａＮ）ベースの材料（ＧａＮベースの層を含むエピタキシャル層）の成長を含む用途では、コア１２１０は、多結晶窒化アルミニウム（ＡｌＮ）などの多結晶セラミック材料であってもよく、これはイットリウム酸化物などの結合材料を含んでもよい。コア１２１０には、多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化ケイ素（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料を利用してもよい。
[0070]コア１２１０の厚さは、１００μｍ～１５００μｍ程度、例えば７２５μｍであってもよい。コア１２１０は、シェルまたはカプセル化シェルと呼ばれることがある接着層１２１２内にカプセル化される。一実施形態では、接着層１２１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）酸化物層を含む。他の実施形態では、接着層の厚さは、例えば、１００Åから２，０００Åまで変化する。いくつかの実施形態では、接着層にＴＥＯＳ酸化物が利用されるが、本発明の実施形態によれば、後に堆積される層と下部の層または材料（例えば、セラミック、特に多結晶セラミック）との間の接着を提供する他の材料を利用してもよい。例えば、ＳｉＯ２または他の酸化ケイ素（ＳｉｘＯｙ）は、セラミック材料によく接着し、そして、例えば、後続の導電性材料の堆積に適した表面を提供する。いくつかの実施形態において、接着層１２１２はコア１２１０を完全に囲み、完全にカプセル化されたコアを形成する。接着層１２１２は、低圧化学蒸着（ＬＰＣＶＤ）プロセスを使用して形成されてもよい。接着層１２１２は、その上に後続の層が接着して加工基板１２００構造の要素を形成する表面を提供する。
[0071]カプセル化する第１の接着層１２１２を形成するためのＬＰＣＶＤプロセス、炉ベースプロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用してもよい。一例として、コアの一部を被覆する堆積プロセスを利用することができ、コア１２１０を裏返しにすることができ、堆積プロセスを繰り返してコアの追加部分を被覆することができる。したがって、一部の実施形態では完全にカプセル化された構造を提供するためにＬＰＣＶＤ技術が利用されるが、特定の用途に応じて他の膜形成技術を利用してもよい。
[0072]接着層１２１２を取り囲むように導電層１２１４が形成される。一実施形態では、導電層１２１４はポリシリコン（すなわち、多結晶シリコン）のシェルであり、ポリシリコンはセラミック材料に対する接着性が不十分であるため、当該シェルは第１の接着層１２１２を取り囲むように形成される。導電層１２１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００～５，０００Å程度、例えば２，５００Åであってもよい。いくつかの実施形態では、ポリシリコン層は、第１の接着層１２１２（例えば、ＴＥＯＳ酸化物層）を完全に取り囲むシェルとして形成され、それにより完全にカプセル化された第１の接着層１２１２を形成し、ＬＰＣＶＤプロセスを使用して形成されてもよい。他の実施形態では、以下で説明するように、導電性材料は、接着層の一部、例えば、基板構造の下半分に形成されてもよい。いくつかの実施形態では、導電性材料は、完全にカプセル化層として形成され、その後、基板構造の片側で除去されてもよい。
[0073]一実施形態において、導電層１２１４は、高導電性材料を提供するためにドープされたポリシリコン層、例えば、Ｐ型ポリシリコン層を提供するためにホウ素がドープされたポリシリコン層であってもよい。いくつかの実施形態において、ホウ素によるドーピングは、高い導電性を提供するために１×１０１９ｃｍ－３～１×１０２０ｃｍ－３のレベルである。異なるドーパント濃度の他のドーパント（例えば、ドーパント濃度が１ｘ１０１６ｃｍ－３～５ｘ１０１８ｃｍ－３の範囲のリン、ヒ素、ビスマスなど）を使用して、導電層１２１４での使用に適したＮ型またはＰ型の半導体材料を提供することができる。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0074]導電層１２１４の存在は、半導体処理ツール、例えば、静電放電チャック（ＥＳＣ）を有するツールへの加工基板１２００の静電チャック中に有用である。導電層１２１４は、半導体処理ツール内での処理後の迅速なチャッキング解除を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハで利用される方法で処理され得る基板構造を提供する。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0075]第２の接着層１２１６（例えば、厚さが１０００Å程度のＴＥＯＳ酸化物層）が、導電層１２１４を取り囲むように形成される。いくつかの実施形態において、第２の接着層１２１６は、導電層１２１４を完全に取り囲み、完全にカプセル化された構造を形成する。第２の接着層１２１６は、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む他の適切な堆積プロセスを使用して形成してもよい。
[0076]バリア層１２１８、例えば、窒化ケイ素層が、第２の接着層１２１６を取り囲むように形成される。一実施形態では、バリア層１２１８は、厚さが約４，０００Å～５，０００Å程度の窒化ケイ素層である。バリア層１２１８は、いくつかの実施形態では第２の接着層１２１６を完全に囲んで完全にカプセル化された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。窒化ケイ素層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含むアモルファス材料をバリア層として利用してもよい。いくつかの実施態様では、バリア層は、バリア層を形成するために構築されるいくつかの副層からなる。したがって、バリア層という用語は、単層または単一材料を意味するのではなく、複合的に積層された１つ以上の材料を包含することを意図している。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0077]いくつかの実施形態では、バリア層１２１８、例えば、窒化ケイ素層により、コア１２１０内に存在する元素が、例えば、高温（例えば、１０００℃）のエピタキシャル成長プロセス中に、加工基板１２００が存在する可能性がある半導体処理チャンバ環境中へ拡散および／またはガス放出することが防止される。コア１２１０に存在する元素には、例えば、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素などが含まれ得る。コア１２１０から拡散した元素は、設計層１２２０／１２２２内に意図しないドーピングを引き起こす可能性がある。コア１２１０から放出された元素は、チャンバを通って移動し、ウェハ上の他の場所で吸着して、設計層１２２０／１２２２およびエピタキシャル材料１２３０内に不純物を生じさせる可能性がある。本明細書に記載のカプセル化層を利用して、非クリーンルーム環境向けに設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0078]接合層１２２０（例えば、酸化ケイ素層）は、バリア層１２１８の一部、例えば、バリア層の上面に堆積され、その後、単結晶層１２２２の結合中に使用される。接合層１２２０は、いくつかの実施形態では、厚さが約１．５μｍであってもよい。単結晶層１２２２は、例えば、Ｓｉ、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、および／またはＺｎＯを含んでもよい。いくつかの実施形態において、単結晶層１２２２は、０～０．５μｍの厚さを有してもよい。単結晶層１２２２は、エピタキシャル材料１２３０を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。エピタキシャル材料１２３０の結晶層は、単結晶層１２２２に関連する下層の半導体格子の延長部である。加工基板１２００の特有のＣＴＥ整合特性は、既存の技術よりも厚いエピタキシャル材料１２３０の成長を可能にする。いくつかの実施形態では、エピタキシャル材料１２３０は、厚さが２μｍ～１０μｍの窒化ガリウム層を含み、オプトエレクトロニクスデバイス、パワーデバイスなどで利用される複数の層の１つとして利用してもよい。一実施形態では、接合層１２２０は、層転写プロセスを使用して酸化シリコンバリア層１２１８に取り付けられる単結晶シリコン層を含む。
[0079]図１３は、本発明の一実施形態による加工基板構造１３００を示す簡略化された概略図である。図１３に示す加工基板１３００は、様々な電子用途および光学用途に適している。加工基板１３００は、加工基板１３００上で成長するエピタキシャル材料１２３０の熱膨張係数（ＣＴＥ）に実質的に一致するＣＴＥを有し得るコア１３１０を含む。エピタキシャル材料１２３０は、加工基板構造の要素として必要ではないが、通常、加工基板構造上に成長するので、オプションとして示されている。
[0080]窒化ガリウム（ＧａＮ）ベースの材料（ＧａＮベースの層を含むエピタキシャル層）の成長を含む用途の場合、コア１３１０は、多結晶窒化アルミニウム（ＡｌＮ）などの多結晶セラミック材料であってもよい。コア１３１０の厚さは、１００～１５００μｍ程度、例えば７２５μｍであってもよい。コア１３１０は、シェルまたはカプセル化シェルと呼ばれることがある第１の接着層１３１２内にカプセル化される。この実施態様では、第１の接着層１３１２はコアを完全にカプセル化するが、図１４に関してさらに詳細に論じるように、本発明はこれを必要としない。
[0081]一実施形態では、第１の接着層１３１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）層を含む。他の実施形態では、第１の接着層１３１２の厚さは、例えば、１００Åから２，０００Åまで変化する。いくつかの実施形態では、接着層にＴＥＯＳが利用されるが、本発明の実施形態によれば、後に堆積される層と下部の層または材料との間の接着を提供する他の材料を利用してもよい。例えば、ＳｉＯ２、ＳｉＯＮ等はセラミック材料によく接着し、そして、例えば、後続の導電性材料の堆積に適した表面を提供する。第１の接着層１３１２は、いくつかの実施形態ではコア１３１０を完全に取り囲んで完全にカプセル化されたコアを形成し、ＬＰＣＶＤプロセスを使用して形成することができる。接着層１３１２は、その上に後続の層が接着して加工基板構造の要素を形成する表面を提供する。
[0082]カプセル化接着層１３１２を形成するためのＬＰＣＶＤプロセス、炉ベースのプロセスなどの使用に加えて、本発明の実施形態による他の半導体プロセスを利用することができる。一例として、コア１３１０の一部を被覆する堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤなどが利用され、コア１３１０を裏返しにすることができ、堆積プロセスを繰り返してコアの追加部分を被覆することができる。
[0083]第１の接着層１３１２の少なくとも一部の上に導電層１３１４が形成される。一実施形態において、導電層１３１４は、コア／接着層構造の下部（例えば、下半分または裏面）上に堆積プロセスによって形成されるポリシリコン（すなわち、多結晶シリコン）を含む。導電層１３１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、数千オングストローム程度、例えば３０００Åであってもよい。いくつかの実施形態では、ポリシリコン層はＬＰＣＶＤプロセスを使用して形成されてもよい。
[0084]一実施形態では、導電層１３１４は、高導電性材料を提供するためにドープされたポリシリコン層であり、例えば、導電層１３１４はホウ素でドープされてｐ型ポリシリコン層を提供する。いくつかの実施形態において、ホウ素によるドーピングは、高い導電性を提供するために約１×１０１９ｃｍ－３～１×１０２０ｃｍ－３の範囲のレベルである。導電層１３１４の存在は、加工基板を半導体処理ツール、例えば静電チャック（ＥＳＣ）を有するツールに静電チャックする際に有用である。導電層１３１４は、処理後の迅速なチャッキング解除を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハで利用される方法で処理され得る基板構造を提供する。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0085]第２の接着層１３１６（例えば、第２のＴＥＯＳ層）は、導電層１３１４（例えば、ポリシリコン層）を取り囲むように形成される。第２の接着層１３１６の厚さは１０００Å程度である。第２の接着層１３１６は、いくつかの実施形態において、導電層１３１４および第１の接着層１３１２を完全に取り囲んで、完全にカプセル化された構造を形成してもよく、そしてＬＰＣＶＤプロセスを使用して形成してもよい。他の実施形態では、第２の接着層１３１６は、導電層１３１４を部分的にのみ取り囲み、例えば、導電層１３１４の上面と位置合わせされ得る平面１３１７によって示される位置で終端する。この例では、導電層１３１４の上面はバリア層１３１８の一部と接触することになる。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0086]第２の接着層１３１６を取り囲むようにバリア層１３１８（例えば、窒化ケイ素層）が形成される。いくつかの実施形態では、バリア層１３１８の厚さは４，０００Å～５，０００Å程度である。いくつかの実施形態では、バリア層１３１８は、第２の接着層１３１６を完全に取り囲んで完全にカプセル化された構造を形成し、そしてＬＰＣＶＤプロセスを使用して形成してもよい。
[0087]いくつかの実施形態では、窒化ケイ素バリア層の使用により、コア１３１０内に存在する元素、例えば、酸化イットリウム（すなわち、イットリア）、酸素、金属不純物、他の微量元素などが、例えば、高温（例えば、１０００℃）エピタキシャル成長プロセス中に、加工基板が存在する可能性のある半導体処理チャンバ環境中へ拡散および／またはガス放出することが防止される。本明細書に記載のカプセル化層を利用して、非クリーンルーム環境向けに設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0088]図１４は、本発明の別の実施形態による加工基板構造を示す簡略化された概略図である。図１４に示す実施形態では、第１の接着層１４１２がコア１４１０の少なくとも一部の上に形成されているが、コア１４１０をカプセル化していない。この実施態様において、第１の接着層１４１２は、以下により完全に説明されるように、後に形成される導電層１４１４の接着を強化するために、コア１４１０の下面（コア１４１０の裏側）に形成される。接着層１４１２は図１４のコア１４１０の下面にのみ示されているが、コア１４１０の他の部分への接着層材料の堆積は、加工基板構造の性能に悪影響を与えず、様々な実施形態において存在し得ることが理解されるであろう。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0089]導電層１４１４は、第１の接着層１４１２およびコア１４１０をカプセル化しないが、第１の接着層１４１２と実質的に整列している。導電層１４１４は、第１の接着層１４１２の底部または裏面に沿って、そして側面の一部に沿って延びるように示されているが、本発明は、垂直方向に沿った延長部分を必要としない。したがって、実施形態は、基板構造の片側への堆積、基板構造の片側のマスキングなどを利用してもよい。導電層１４１４は、第１の接着層１４１２の片側、例えば底部／裏面の一部に形成されてもよい。導電層１４１４は、加工基板構造の片側に電気伝導を提供し、これは、ＲＦ用途および高電力用途で有利であり得る。導電層１４１４は、図１３の導電層１３１４に関連して説明したように、ドープされたポリシリコンを含むことができる。
[0090]コア１４１０の一部、第１の接着層１４１２の一部、および導電層１４１４は第２の接着層１４１６で覆われ、下部の材料に対するバリア層１４１８の接着を強化する。バリア層１４１８は、上述のように、下層からの拡散を防ぐためにカプセル化構造を形成する。
[0091]半導体ベースの導電層に加えて、他の実施形態では、導電層１４１４は金属層、例えば５００Åのチタンなどである。
[0092]再度、図１４を参照すると、実施態様に応じて、１つ以上の層を除去することができる。例えば、層１４１２および１４１４は、単一の接着シェル１４１６およびバリア層１４１８のみを残して除去されてもよい。別の実施形態では、層１４１４のみが除去されてもよい。この実施形態では、層１４１２はまた、層１４１８の頂部に堆積された、層１２２０によって引き起こされる応力とウェハの反りとのバランスをとることができる。コア１４１０の上面に絶縁層を有する（例えば、コア１４１０と層１２２０との間に絶縁層のみを有する）基板構造の構成は、電力用途／ＲＦ用途に利益をもたらすであろうし、高絶縁基板が望ましい。
[0093]別の実施形態では、バリア層１４１８はコア１４１０を直接にカプセル化し、その後に導電層１４１４および後続の接着層１４１６が続いてもよい。この実施形態では、層１２２０は上面から接着層１４１６上に直接堆積してもよい。さらに別の実施形態では、接着層１４１６をコア１４１０上に堆積し、続いてバリア層１４１８を堆積し、次に導電層１４１４、および別の接着層１４１２を堆積してもよい。
[0094]図１５は、本発明の実施形態による垂直ショットキーダイオードを形成する方法１５００を示す簡略化されたフローチャートである。方法１５００を利用して、基板上に成長したエピタキシャル層の１つ以上にＣＴＥが適合した基板を製造することができる。方法１５００は、多結晶セラミックコア（１５１０）を提供することにより支持構造を形成すること、多結晶セラミックコアをシェル（１５１２）（例えば、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物シェル）を形成する第１の接着層内にカプセル化すること、第１の接着層を導電性シェル（１５１４）（例えば、ポリシリコンシェル）内にカプセル化することを含む。第１の接着層は、ＴＥＯＳ酸化物の単一層として形成されてもよい。導電性シェルは、ポリシリコンの単一層として形成されてもよい。
[0095]方法１５００はまた、導電性シェルを第２の接着層（１５１６）内にカプセル化すること（例えば、第２のＴＥＯＳ酸化物シェル）および第２の接着層をバリア層シェル内にカプセル化すること（１５１８）を含む。第２の接着層は、ＴＥＯＳ酸化物の単一層として形成されてもよい。バリア層シェルは、窒化ケイ素の単一層として形成されてもよい。
[0096]一旦、支持構造がプロセス１５１０～１５１８によって形成されると、方法１５００はさらに、接合層（例えば、酸化シリコン層）を支持構造に接合すること（１５２０）、および実質的に単結晶の層、例えば単結晶シリコン層を酸化シリコン層（１５２２）へ接合することを含む。本発明の実施形態によれば、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＺｎＯなどを含む他の実質的に単結晶の層を使用してもよい。接合層の接合は、結合材料の堆積と、それに続く本明細書に記載の平坦化プロセスを含んでもよい。後述する実施形態では、実質的に単結晶の層（例えば、単結晶シリコン層）を接合層に接合することは、層がシリコンウェハから転写される単結晶シリコン層である層転写プロセスを利用する。
[0097]図１２を参照すると、接合層１２２０は、厚い（例えば、厚さ４μｍ）酸化物層の堆積、それに続いて、酸化物を約１．５μｍの厚さまで薄くするための化学機械研磨（ＣＭＰ）プロセスによって形成される。
初期の厚い酸化物は、多結晶コアの製造後に存在することがあり、図１２に示すカプセル化層が形成されるときに存在し続けることがある、支持構造上に存在するボイドおよび表面フィーチャを埋めるのに役立つ。酸化物層はまた、デバイスの誘電体層としても機能する。ＣＭＰプロセスは、ボイド、パーティクル、または他のフィーチャがない実質的に平坦な表面を提供し、次いで、単結晶層１２２２（例えば、単結晶シリコン層）を接合層１２２０に結合するために、ウェハ移送プロセス中に使用され得る。接合層は、原子的に平坦な表面によって特徴付けられる必要はないが、所望の信頼性を有する単結晶層（例えば、単結晶シリコン層）の結合を支持するであろう実質的に平坦な表面を提供すべきである。
[0098]単結晶層１２２２（例えば、単結晶シリコン層）を接合層１２２０に接合するために、層転写プロセスが使用される。いくつかの実施形態において、実質的に単結晶の層１２２２（例えば、単結晶シリコン層）を含むシリコンウェハが、劈開面を形成するために注入される。この実施形態では、ウェハ結合後、シリコン基板は、劈開面より下の単結晶シリコン層の一部とともに除去され、剥離した単結晶シリコン層が得られる。単結晶層１２２２の厚さは、様々な用途の仕様を満たすように変えてもよい。さらに、単結晶層１２２２の結晶方位は、用途の仕様を満たすように変えてもよい。さらに、単結晶層のドーピングレベルとプロファイルは、特定の用途の仕様を満たすように変えてもよい。いくつかの実施形態では、注入の深さは、単結晶層１２２２の所望の最終厚さよりも厚くなるように調整してもよい。追加の厚さにより、損傷を受けている転写された実質的に単結晶の層の薄い部分の除去が可能になり、所望の最終厚さの無損傷部分が残る。いくつかの実施形態では、高品質のエピタキシャル成長のために表面粗さを修正することができる。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0099]いくつかの実施形態では、単結晶層１２２２は、後続の１つ以上のエピタキシャル層の成長のために高品質の格子テンプレートを提供するのに十分な厚さであるが、高度に適合するのに十分な薄さである。単結晶層１２２２が比較的薄く、その物理的特性があまり制約されず、結晶欠陥を発生させる傾向がより低く、それを取り囲む材料の特性を模倣することができる場合に、単結晶層１２２２は、「適合する」と言える。単結晶層１２２２の適合性は、単結晶層１２２２の厚さに反比例する可能性がある。適合性が高いと、テンプレート上で成長したエピタキシャル層の欠陥密度が低くなり、エピタキシャル層をより厚く成長させることができる。いくつかの実施形態において、単結晶層１２２２の厚さは、剥離されたシリコン層上にシリコンをエピタキシャル成長させることによって増加させることができる。
[0100]いくつかの実施形態では、単結晶層１２２２の最終的な厚さの調整については、剥離シリコン層の上部の熱酸化、それに続くフッ化水素（ＨＦ）酸による酸化物層ストリップを介して実現することができる。例えば、０．５μｍの初期厚さを有する剥離シリコン層を熱酸化して、厚さ約４２０ｎｍの二酸化シリコン層を形成することができる。成長した熱酸化物を除去した後、転写層の残りのシリコンの厚さは約５３ｎｍであってもよい。熱酸化中に、注入された水素は表面に向かって移動することがある。したがって、後続の酸化物層ストリップはいくらかの損傷を除去することができる。また、熱酸化は、通常、１０００℃以上の温度で行われる。高温はまた、格子損傷を修復することもある。
[0101]熱酸化中に単結晶層の上部に形成された酸化ケイ素層は、ＨＦ酸エッチングを使用して剥離することができる。ＨＦ酸による酸化ケイ素とケイ素（ＳｉＯ２：Ｓｉ）との間のエッチング選択性は、ＨＦ溶液の温度および濃度ならびに酸化ケイ素の化学量論および密度を調整することによって調整することができる。エッチング選択性は、ある材料の他の材料に対するエッチング速度を指す。ＨＦ溶液の選択性は、（ＳｉＯ２：Ｓｉ）に対して約１０：１～約１００：１の範囲であり得る。高いエッチング選択性は、初期の表面粗さから同様の要因で表面粗さを減少させる可能性がある。しかしながら、結果として得られる単結晶層１５２の表面粗さは、依然として所望よりも大きい場合がある。例えば、バルクＳｉ（１１１）表面は、追加処理の前に２μｍ×２μｍ原子間力顕微鏡（ＡＦＭ）スキャンによって決定されるように、二乗平均平方根（ＲＭＳ）表面粗さが０．１ｎｍ未満であってもよい。いくつかの実施形態では、Ｓｉ（１１１）上に窒化ガリウム材料をエピタキシャル成長させるための所望の表面粗さは、例えば、３０μｍ×３０μｍのＡＦＭスキャン領域上で１ｎｍ未満、０．５ｎｍ未満、または０．２ｎｍ未満であってもよい。
[0102]熱酸化および酸化物層剥離後の単結晶層１２２２の表面粗さが所望の表面粗さを超える場合、追加の表面平滑化を実施してもよい。シリコン表面を平滑化する方法はいくつかある。これらの方法は、水素アニーリング、レーザトリミング、プラズマ平滑化、およびタッチポリッシュ（例えば、ＣＭＰ）を含んでもよい。これらの方法は、高アスペクト比の表面ピークの優先的攻撃を含む可能性がある。したがって、表面上の高アスペクト比のフィーチャは、低アスペクト比のフィーチャよりも迅速に除去される可能性があり、したがってより滑らかな表面が得られる。
[0103]図１５に示す特定のステップは、本発明の実施形態による垂直ショットキーダイオードを形成する特定の方法を提供することを理解すべきである。代替の実施形態によれば、ステップの他のシーケンスも実行することができる。例えば、本発明の代替実施形態は、上記で概説したステップを異なる順序で実行してもよい。さらに、図１５に示される個々のステップは、個々のステップに適切な様々なシーケンスで実行され得る複数のサブステップを含んでもよい。さらに、特定の用途に応じて追加のステップを追加または削除してもよい。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0104]いくつかの実施形態を層に関して説明したが、層という用語は、層が関心のある層を形成するために構築されるいくつかの副層を含むことができるように理解されるべきである。したがって、層という用語は、単一材料からなる単一層を意味するのではなく、所望の構造を形成するために複合的に積層された１つ以上の材料を包含することを意図している。当業者は、多くの変形、修正、および代替案を認識するであろう。
[0105]また、本明細書に記載の実施例および実施形態は例示のみを目的とするものであり、しかも、その観点から様々な修正または変更は、当業者に示唆され、本出願および添付の特許請求の範囲の精神および範囲内に含まれるということも理解される。以下に、発明の例を示す。
[例１]
垂直ショットキーダイオードであって、
オーミック接点と、
前記オーミック接点に物理的に接触し、第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層と、
前記第１のエピタキシャルＮ型窒化ガリウム層に物理的に接触し、前記第１のドーピング濃度よりも低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層と、
前記第２のエピタキシャルＮ型窒化ガリウム層に結合され、前記第２のエピタキシャルＮ型窒化ガリウム層の一部によって互いに分離された第１のエッジ終端領域および第２のエッジ終端領域と、
前記第２のエピタキシャルＮ型窒化ガリウム層の前記一部と、前記第１のエッジ終端領域および前記第２のエッジ終端領域に結合されたショットキー接点とを
備える垂直ショットキーダイオード。
[例２]
はんだを介して前記オーミック接点に取り付けられた金属タブをさらに備える、例１に記載の垂直ショットキーダイオード。
[例３]
前記第２のエピタキシャルＮ型窒化ガリウム層は、約１０μｍ～約２５μｍの範囲の厚さを有する、例１に記載の垂直ショットキーダイオード。
[例４]
前記第２のエピタキシャルＮ型窒化ガリウム層は、前記第１のエピタキシャルＮ型窒化ガリウム層との界面にエピタキシャル界面層を備える、例１に記載の垂直ショットキーダイオード。
[例５]
前記第１のドーピング濃度が約１×１０ １８ ｃｍ －３ ～約５×１０ １８ ｃｍ －３ の範囲である、例１に記載の垂直ショットキーダイオード。
[例６]
前記第２のドーピング濃度が約２×１０ １５ ｃｍ －３ ～約１×１０ １６ ｃｍ －３ の範囲である、例５に記載の垂直ショットキーダイオード。
[例７]
前記第１のエッジ終端領域および前記第２のエッジ終端領域の各々は、マグネシウム（Ｍｇ）でドープされた窒化ガリウムを含む、例１に記載の垂直ショットキーダイオード。
[例８]
前記第１のエッジ終端領域と前記第２のエッジ終端領域との間の前記第２のエピタキシャルＮ型窒化ガリウム層の前記一部内に複数の接合障壁ショットキー（ＪＢＳ）グリッド領域をさらに備え、前記複数のＪＢＳグリッド領域は前記ショットキー接点に結合される、例１に記載の垂直ショットキーダイオード。
[例９]
前記複数のＪＢＳグリッド領域の各々は、マグネシウム（Ｍｇ）がドープされた窒化ガリウムを含む、例８に記載の垂直ショットキーダイオード。
[例１０]
前記第１のエッジ終端領域および前記第２のエッジ終端領域の各々は、約２×１０ １５ ｃｍ －３ ～約５×１０ １６ ｃｍ －３ の範囲の第３のドーピング濃度を有する単一ゾーンを備える、例１に記載の垂直ショットキーダイオード。
[例１１]
前記第１のエッジ終端領域および前記第２のエッジ終端領域の各々は、第１のゾーンおよび第２のゾーンを含み、前記第１のゾーンは、約２×１０ １５ ｃｍ －３ ～約５×１０ １６ ｃｍ －３ の範囲の第３のドーピング濃度を有し、前記第２のゾーンは、約５×１０ １６ ｃｍ －３ ～約５×１０ １７ ｃｍ －３ の範囲の第４のドーピング濃度を有する、例１に記載の垂直ショットキーダイオード。
[例１２]
垂直ショットキーダイオードを形成する方法であって、
多結晶セラミックコアと、
前記多結晶セラミックコアをカプセル化するバリア層と、
前記バリア層に結合された接合層と、
前記接合層に結合された実質的に単結晶のシリコン層とを備える加工基板を提供するステップと、
前記実質的に単結晶のシリコン層に結合され、第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層を形成するステップと、
前記第１のエピタキシャルＮ型窒化ガリウム層に結合され、前記第１のドーピング濃度よりも低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層を形成するステップと、
前記第２のエピタキシャルＮ型窒化ガリウム層に結合され、前記第２のエピタキシャルＮ型窒化ガリウム層の一部によって互いに分離された第１のエッジ終端領域および第２のエッジ終端領域を形成するステップと、
前記第２のエピタキシャルＮ型窒化ガリウム層の前記一部と、前記第１のエッジ終端領域および前記第２のエッジ終端領域とに結合されたショットキー接点を形成するステップと、
前記加工基板を除去し、前記第１のエピタキシャルＮ型窒化ガリウム層の裏面を露出させるステップと、
前記第１のエピタキシャルＮ型窒化ガリウム層の前記裏面に結合されたオーミック接点を形成するステップとを含む、方法。
[例１３]
はんだを介して前記オーミック接点に取り付けられた金属タブを形成するステップをさらに含む、例１２に記載の方法。
[例１４]
前記第２のエピタキシャルＮ型窒化ガリウム層は、約１０μｍ～約２５μｍの範囲の厚さを有する、例１２に記載の方法。
[例１５]
前記第１のエッジ終端領域および前記第２のエッジ終端領域を形成するステップは、前記第２のエピタキシャルＮ型窒化ガリウム層の第１の部分および第２の部分にマグネシウム（Ｍｇ）をイオン注入するステップを含む、例１２に記載の方法。
[例１６]
前記第１のエッジ終端領域と前記第２のエッジ終端領域との間の前記第２のエピタキシャルＮ型窒化ガリウム層の前記一部に複数の接合障壁ショットキー（ＪＢＳ）グリッド領域を形成するステップをさらに含み、前記複数のＪＢＳグリッド領域は前記ショットキー接点に結合される、例１２に記載の方法。
[例１７]
前記複数のＪＢＳグリッド領域を形成するステップは、マグネシウム（Ｍｇ）イオン注入により前記第２のエピタキシャルＮ型窒化ガリウム層の前記一部を選択的領域ドーピングするステップを含む、例１６に記載の方法。
[例１８]
垂直ショットキーダイオードであって、
金属タブと、
前記金属タブに結合されたオーミック接点と、
前記オーミック接点に電気的に接触し、第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層と、
前記第１のエピタキシャルＮ型窒化ガリウム層に物理的に接触し、前記第１のドーピング濃度よりも低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層と、
前記第２のエピタキシャルＮ型窒化ガリウム層の一部に結合されたショットキー接点であって、前記ショットキー接点の断面が、前記第２のエピタキシャルＮ型窒化ガリウム層に近い領域で狭く、前記第２のエピタキシャルＮ型窒化ガリウム層から遠い第２の領域で広くなるような階段状構造を有するショットキー接点とを
備える、垂直ショットキーダイオード。
[例１９]
前記第２のエピタキシャルＮ型窒化ガリウム層は、約１０μｍ～約２５μｍの範囲の厚さを有する、例１８に記載の垂直ショットキーダイオード。
[例２０]
前記第１のドーピング濃度が約１×１０ １８ ～約５×１０ １８ の範囲である、例１８に記載の垂直ショットキーダイオード。
[例２１]
前記第２のドーピング濃度が約２×１０ １５ ～約１×１０ １６ の範囲である、例２０に記載の垂直ショットキーダイオード。

Claims (6)

  1. 垂直ショットキーダイオードを形成する方法であって、
    多結晶セラミックコアと、
    前記多結晶セラミックコアをカプセル化するバリア層と、
    前記バリア層に結合された接合層と、
    前記接合層に結合された単結晶のシリコン層とを備える加工基板を提供するステップと、
    前記単結晶のシリコン層に結合され、第１のドーピング濃度を有する第１のエピタキシャルＮ型窒化ガリウム層を形成するステップと、
    前記第１のエピタキシャルＮ型窒化ガリウム層に結合され、前記第１のドーピング濃度よりも低い第２のドーピング濃度を有する第２のエピタキシャルＮ型窒化ガリウム層を形成するステップと、
    前記第２のエピタキシャルＮ型窒化ガリウム層に結合され、前記第２のエピタキシャルＮ型窒化ガリウム層の一部によって互いに分離された第１のエッジ終端領域および第２のエッジ終端領域を形成するステップと、
    前記第２のエピタキシャルＮ型窒化ガリウム層の前記一部と、前記第１のエッジ終端領域および前記第２のエッジ終端領域とに結合されたショットキー接点を形成するステップと、
    前記加工基板を除去し、前記第１のエピタキシャルＮ型窒化ガリウム層の裏面を露出させるステップと、
    前記第１のエピタキシャルＮ型窒化ガリウム層の前記裏面に結合されたオーミック接点を形成するステップとを含む、方法。
  2. はんだを介して前記オーミック接点に取り付けられた金属タブを形成するステップをさらに含む、請求項１に記載の方法。
  3. 前記第２のエピタキシャルＮ型窒化ガリウム層は、１０μｍ～２５μｍの範囲の厚さを有する、請求項１に記載の方法。
  4. 前記第１のエッジ終端領域および前記第２のエッジ終端領域を形成するステップは、前記第２のエピタキシャルＮ型窒化ガリウム層の第１の部分および第２の部分にマグネシウム（Ｍｇ）をイオン注入するステップを含む、請求項１に記載の方法。
  5. 前記第１のエッジ終端領域と前記第２のエッジ終端領域との間の前記第２のエピタキシャルＮ型窒化ガリウム層の前記一部に複数の接合障壁ショットキー（ＪＢＳ）グリッド領域を形成するステップをさらに含み、前記複数のＪＢＳグリッド領域は前記ショットキー接点に結合される、請求項１に記載の方法。
  6. 前記複数のＪＢＳグリッド領域を形成するステップは、マグネシウム（Ｍｇ）イオン注入により前記第２のエピタキシャルＮ型窒化ガリウム層の前記一部を選択的領域ドーピングするステップを含む、請求項５に記載の方法。
JP2019553299A 2017-03-29 2018-03-27 垂直窒化ガリウムショットキーダイオード Active JP7190245B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762478483P 2017-03-29 2017-03-29
US62/478,483 2017-03-29
US15/936,305 US10411108B2 (en) 2017-03-29 2018-03-26 Vertical gallium nitride Schottky diode
US15/936,305 2018-03-26
PCT/US2018/024629 WO2018183374A1 (en) 2017-03-29 2018-03-27 Vertical gallium nitride schottky diode

Publications (2)

Publication Number Publication Date
JP2020512698A JP2020512698A (ja) 2020-04-23
JP7190245B2 true JP7190245B2 (ja) 2022-12-15

Family

ID=63670882

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019553299A Active JP7190245B2 (ja) 2017-03-29 2018-03-27 垂直窒化ガリウムショットキーダイオード

Country Status (8)

Country Link
US (2) US10411108B2 (ja)
EP (1) EP3602635A4 (ja)
JP (1) JP7190245B2 (ja)
KR (1) KR20190133232A (ja)
CN (1) CN110582852B (ja)
SG (1) SG11201908769TA (ja)
TW (1) TWI803485B (ja)
WO (1) WO2018183374A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102275146B1 (ko) * 2019-05-20 2021-07-08 파워큐브세미 (주) 쇼트키 다이오드 및 그의 제조방법
CN110676308B (zh) * 2019-10-12 2022-12-20 中国电子科技集团公司第十三研究所 肖特基二极管的制备方法
CN111146294B (zh) * 2019-12-05 2023-11-07 中国电子科技集团公司第十三研究所 肖特基二极管及其制备方法
CN114864760A (zh) * 2021-02-03 2022-08-05 厦门三安光电有限公司 微型发光二极管和显示面板
CN114141884A (zh) * 2021-12-14 2022-03-04 上海集成电路制造创新中心有限公司 可重构肖特基二极管
WO2024137722A2 (en) * 2022-12-19 2024-06-27 Peiching Ling Semiconductor structures and memory devices and methods for manufacturing the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020096106A1 (en) 2001-01-19 2002-07-25 Kub Francis J. Electronic device with composite substrate
JP2010087483A (ja) 2008-09-08 2010-04-15 Mitsubishi Electric Corp 半導体装置
JP2013232564A (ja) 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
WO2014080820A1 (ja) 2012-11-26 2014-05-30 住友電気工業株式会社 ショットキーバリアダイオードおよびその製造方法
US20140183543A1 (en) 2012-12-28 2014-07-03 Avogy, Inc. Method and system for co-packaging gallium nitride electronics
US20140183442A1 (en) 2013-01-02 2014-07-03 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
JP2014527707A (ja) 2011-06-30 2014-10-16 ソイテック シリコンまたは類似の基板上に窒化ガリウムの厚いエピタキシャル層を形成するための方法、およびこの方法を使用して得られる層
JP2015026669A (ja) 2013-07-25 2015-02-05 住友電気工業株式会社 窒化物半導体装置
JP2016502763A (ja) 2012-11-27 2016-01-28 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． ショットキーダイオード及びショットキーダイオードの製造方法
JP2016502761A (ja) 2012-11-20 2016-01-28 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． ショットキーダイオード及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002305309A (ja) 2001-02-01 2002-10-18 Hitachi Ltd 半導体装置およびその製造方法
JP5037003B2 (ja) * 2005-11-25 2012-09-26 一般財団法人電力中央研究所 ショットキーバリアダイオードおよびその使用方法
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
US7595241B2 (en) 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
TW200921776A (en) * 2007-11-09 2009-05-16 Powertech Technology Inc Wafer cutting method, die structure and its multi-die package method
US9099547B2 (en) * 2011-10-04 2015-08-04 Infineon Technologies Ag Testing process for semiconductor devices
US8772901B2 (en) * 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Termination structure for gallium nitride schottky diode
US8927999B2 (en) 2011-11-21 2015-01-06 Avogy, Inc. Edge termination by ion implantation in GaN
US8716716B2 (en) * 2011-12-22 2014-05-06 Avogy, Inc. Method and system for junction termination in GaN materials using conductivity modulation
JP5973470B2 (ja) * 2012-01-30 2016-08-23 パナソニック株式会社 半導体装置
US8981432B2 (en) * 2012-08-10 2015-03-17 Avogy, Inc. Method and system for gallium nitride electronic devices using engineered substrates
US20140048903A1 (en) * 2012-08-15 2014-02-20 Avogy, Inc. Method and system for edge termination in gan materials by selective area implantation doping
JP5818853B2 (ja) * 2013-10-15 2015-11-18 株式会社トクヤマ ｎ型窒化アルミニウム単結晶基板を用いた縦型窒化物半導体デバイス
DE112015003542B4 (de) * 2014-08-01 2022-09-15 Tokuyama Corporation n-Aluminiumnitrid-Einkristallsubstrat und dessen Verwendung für vertikale Nitrid-Halbleiterbauelemente
US10153276B2 (en) * 2014-12-17 2018-12-11 Infineon Technologies Austria Ag Group III heterojunction semiconductor device having silicon carbide-containing lateral diode
US9666677B1 (en) * 2014-12-23 2017-05-30 Soraa Laser Diode, Inc. Manufacturable thin film gallium and nitrogen containing devices
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
KR102582390B1 (ko) 2016-06-24 2023-09-25 큐로미스, 인크 다결정성 세라믹 기판 및 그 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020096106A1 (en) 2001-01-19 2002-07-25 Kub Francis J. Electronic device with composite substrate
JP2010087483A (ja) 2008-09-08 2010-04-15 Mitsubishi Electric Corp 半導体装置
JP2014527707A (ja) 2011-06-30 2014-10-16 ソイテック シリコンまたは類似の基板上に窒化ガリウムの厚いエピタキシャル層を形成するための方法、およびこの方法を使用して得られる層
JP2013232564A (ja) 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
JP2016502761A (ja) 2012-11-20 2016-01-28 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． ショットキーダイオード及びその製造方法
WO2014080820A1 (ja) 2012-11-26 2014-05-30 住友電気工業株式会社 ショットキーバリアダイオードおよびその製造方法
JP2016502763A (ja) 2012-11-27 2016-01-28 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． ショットキーダイオード及びショットキーダイオードの製造方法
US20140183543A1 (en) 2012-12-28 2014-07-03 Avogy, Inc. Method and system for co-packaging gallium nitride electronics
US20140183442A1 (en) 2013-01-02 2014-07-03 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
JP2015026669A (ja) 2013-07-25 2015-02-05 住友電気工業株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
US20180286964A1 (en) 2018-10-04
JP2020512698A (ja) 2020-04-23
TWI803485B (zh) 2023-06-01
EP3602635A1 (en) 2020-02-05
SG11201908769TA (en) 2019-10-30
WO2018183374A1 (en) 2018-10-04
TW201838194A (zh) 2018-10-16
KR20190133232A (ko) 2019-12-02
CN110582852B (zh) 2024-05-17
US10411108B2 (en) 2019-09-10
US20190334015A1 (en) 2019-10-31
CN110582852A (zh) 2019-12-17
EP3602635A4 (en) 2020-12-23

Similar Documents

Publication Publication Date Title
JP7416556B2 (ja) 電力およびｒｆ用途用の設計された基板構造
JP7190245B2 (ja) 垂直窒化ガリウムショットキーダイオード
TWI767741B (zh) 與工程基板整合之電力元件
JP7105239B2 (ja) パワーデバイス用の窒化ガリウムエピタキシャル構造
CN110036485B (zh) 具有集成型钳位二极管的横向高电子迁移率的晶体管
JP7328234B2 (ja) 窒化ガリウム材料中の拡散によりドープ領域を形成するための方法およびシステム
JP7314134B2 (ja) 加工基板上の集積デバイスのためのシステムおよび方法
KR102532814B1 (ko) 종형 전력 디바이스를 위한 방법 및 시스템

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221203

R150 Certificate of patent or registration of utility model

Ref document number: 7190245

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150