CN111919281B - 通过扩散来在氮化镓材料中形成掺杂区的方法及系统 - Google Patents

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Abstract

一种通过扩散来在氮化镓材料中形成掺杂区的方法，包括：提供包括氮化镓层的衬底结构以及在所述氮化镓层上形成掩模。所述掩模暴露所述氮化镓层的顶表面的一个或多个部分。该方法还包括：在所述氮化镓层的所述顶表面的所述一个或多个部分上沉积含镁氮化镓层，并且在沉积所述含镁氮化镓层的同时，通过使镁穿过所述一个或多个部分扩散到所述氮化镓层中来在所述氮化镓层中形成一个或多个镁掺杂区。所述含镁氮化镓层提供镁掺杂剂源。该方法还包括去除所述含镁氮化镓层以及除所述掩模。

Description

通过扩散来在氮化镓材料中形成掺杂区的方法及系统
相关申请的交叉引用
本申请要求于2018年2月12日提交的第62/629,588号的美国临时专利申请的优先权，该美国临时专利申请所公开的内容通过引用以其整体并入本文，以用于所有目的。
发明背景
氮化镓基半导体器件，例如p-n型二极管、p-i-n型二极管、肖特基二极管、高电子迁移率晶体管(HEMT)，可以应用到各种功率系统，例如太阳能逆变器、小型电源(例如功率因数校正电路或PFC)、开关模式电源(SMPS)、电机驱动器、RF功率放大器、固态照明(SSL)、智能电网和汽车电机驱动系统。因此，本领域中需要与形成氮化镓基半导体器件有关的改进的方法和系统。
发明内容
本发明的实施例涉及半导体材料。更具体地，由本发明的实施例提供与将掺杂剂扩散到氮化镓材料中相关的方法和系统。
根据本发明的一个实施例，提供了一种通过扩散来在氮化镓材料中形成掺杂区的方法。该方法包括：提供包括氮化镓层的衬底结构以及在所述氮化镓层上形成掩模。所述掩模暴露所述氮化镓层的顶表面的一个或多个部分。该方法还包括：在所述氮化镓层的所述顶表面的所述一个或多个部分上沉积含镁氮化镓层，并且在沉积所述含镁氮化镓层的同时，通过使镁穿过所述一个或多个部分扩散到所述氮化镓层中来在所述氮化镓层中形成一个或多个镁掺杂区。所述含镁氮化镓层提供镁掺杂剂源。该方法还包括：去除所述含镁氮化镓层以及去除所述掩模。
根据本发明的另一实施例，提供了一种在氮化镓材料中形成掺杂区的方法。该方法包括：提供氮化镓衬底结构。所述氮化镓衬底结构包括：形成在衬底上的缓冲层、形成在所述缓冲层上的第一外延氮化镓层、形成在所述第一外延氮化镓层上的第二外延氮化镓层、以及形成在所述第二外延氮化镓层上的外延氮化铝镓层。该方法还包括：在所述外延氮化铝镓层上形成掩模。所述掩模暴露所述外延氮化铝镓层的顶表面的一个或多个部分。该方法还包括：在所述外延氮化铝镓层的所述顶表面的所述一个或多个部分上沉积含镁氮化镓层，并且在沉积所述含镁氮化镓层的同时，通过使镁穿过所述一个或多个部分扩散到所述外延氮化铝镓层中来在所述外延氮化铝镓层中形成一个或多个镁掺杂区。所述含镁氮化镓层提供镁掺杂剂源。另外，该方法包括：去除所述含镁氮化镓层以及去除所述掩模。
根据本发明的另一实施例，提供了一种通过扩散来在氮化镓材料中形成掺杂区的方法。该方法包括：提供包括氮化镓层的衬底结构；在氮化镓层上形成掩模，所述掩模暴露氮化镓层的顶表面的一个或多个部分；以及在氮化镓层的顶表面的一个或多个部分上沉积含镁氮化镓层。该方法还包括：对所述衬底结构进行退火，以通过使镁穿过所述一个或多个部分扩散到所述氮化镓层中来在所述氮化镓层中形成一个或多个镁掺杂区。所述含镁氮化镓层在所述退火过程中提供镁掺杂剂源。该方法还包括：去除所述含镁氮化镓层以及去除所述掩模。
根据本发明的另一实施例，提供了一种在氮化镓材料中形成掺杂区的方法。该方法包括：提供氮化镓衬底结构。所述氮化镓衬底结构包括：形成在衬底上的缓冲层、形成在缓冲层上的第一外延氮化镓层、形成在第一外延氮化镓层上的第二外延氮化镓层，以及形成在第二外延氮化镓层上的外延氮化铝镓层。该方法还包括：在所述外延氮化铝镓层上形成掩模。所述掩模暴露所述外延氮化铝镓层的顶表面的一个或多个部分。该方法还包括：在所述外延氮化铝镓层的所述顶表面的所述一个或多个部分上沉积含镁氮化镓层，并且对所述氮化镓衬底结构进行退火，以通过使镁穿过所述一个或多个部分扩散到所述外延氮化铝镓层中来在所述外延氮化铝镓层中形成一个或多个镁掺杂区。所述含镁氮化镓层在退火过程中提供镁掺杂剂源。该方法还包括：去除所述含镁氮化镓层以及去除所述掩模。
附图说明
图1是示出了根据本发明的一些实施例的工程化衬底结构的简化的示意图。
图2A至图2D是示出了根据本发明的一些实施例的通过扩散来在GaN材料中形成掺杂区的方法中的中间步骤的简化的示意性截面图。
图3A和图3B是示出了根据本发明的一些其它实施例的通过扩散来在GaN材料中形成掺杂区的方法中的中间步骤的简化的示意性截面图。
图4A和4B示出了根据本发明的一些实施例的镁和铝浓度与从二次离子质谱法(SIMS)获得的深度的函数关系的示例性的关系图。
图5A至图5C是示出了根据本发明的一些其它实施例的通过扩散来在GaN材料中形成掺杂区的方法中的中间步骤的简化的示意性截面图。
图6A是示出了根据本发明的一些实施例的通过扩散来在氮化镓材料中形成掺杂区的方法的简化的流程图。
图6B是示出了根据本发明的另一实施例的通过扩散来在氮化镓材料中形成掺杂区的方法的简化的流程图。
图7A是示出了根据本发明的一些其它实施例的通过扩散来在氮化镓材料中形成掺杂区的方法的简化的流程图。
图7B是示出了根据本发明的可替代实施例的通过扩散来在氮化镓材料中形成掺杂区的方法的简化的流程图。
图8是示出了根据本发明的一些实施例的工程化衬底结构的简化的示意图。
图9是示出了根据本发明的实施例的垂直型p-n型二极管的简化的示意性截面图，该垂直型p-n型二极管包括形成在工程化衬底上的扩散掺杂激活区(active region)。
图10是示出了根据本发明的实施例的包括扩散掺杂激活区的混合型p-i-n肖特基(MPS)二极管的简化的示意图。
图11示意性地示出了根据本发明实施例的具有结终端扩展的垂直型MPS二极管的截面图。
具体实施方式
本发明大体上涉及通过扩散来在氮化镓(GaN)材料中形成掺杂区的方法。掺杂是指有意地将杂质引入到半导体材料中以改变其电气性质的工艺。例如可以通过扩散或离子注入来实现掺杂。在扩散工艺中，可以将半导体晶片保持在高温石英管炉中，并且通过适当的气体混合物。掺杂剂源可以是气体源、液体源或固体源。扩散系数可以例如，以的形式指数性地取决于温度，其中k是玻耳兹曼常数，T是温度，并且ED是激活能。
通常认为在GaN材料中难以实现扩散，这可能是由于较强的原子键和由此与这种材料相关的较高的激活能所导致的。因此，已将大量的投资花费在用于将掺杂剂引入到GaN材料中的离子注入设备上。然而，与扩散工艺相比，离子注入工艺将对GaN材料造成更大的损伤，并因此将降低器件性能。在GaN材料中的扩散将在非常高的温度下发生，例如在900℃或更高的温度下发生。在这种高温下，GaN材料将会分解，因此难以获得高质量的器件。
根据本发明的一些实施例，可以通过在生长温度下利用固体源在GaN材料中实现镁(Mg)扩散。例如，可以在MOCVD室中在沉积温度下在外延GaN层或外延AlGaN层上形成含镁GaN层。在沉积含镁GaN层时，含镁GaN层中的镁可以扩散到外延GaN层或外延AlGaN层中。随着镁扩散到外延GaN层或外延AlGaN层中，含镁GaN层可以保护下面的GaN层或AlGaN层免于分解。在实现了扩散之后，可以去除含镁GaN层。下面将更详细地讨论利用镁扩散来形成GaN基器件的一些示例性的工艺。尽管扩散到外延基于III-V族的层(例如GaN外延层或AlGaN外延层)中，但是本发明并不限于扩散到外延层中，而是可以利用本发明的实施例来实施到块体层中的扩散。
图1是示出了根据本发明的实施例的GaN材料中的扩散区的简化的示意性截面图。如本文所述的，本发明的实施例提供了用于制造具有通过扩散所形成的掺杂区的电子器件的方法和系统。在图1中，可以包括一种或多种材料的衬底101，例如GaN衬底、蓝宝石衬底、碳化硅衬底、硅衬底、氧化镓衬底或其组合，被用作用于缓冲层102、掺杂的GaN外延层103和未掺杂的GaN外延层104的外延生长的衬底。可以将掺杂的GaN外延层103和未掺杂的GaN外延层104称作GaN外延层105。
通过将掺杂剂(例如，作为p型掺杂剂的镁)扩散到未掺杂的GaN外延层104中来形成掺杂区106。在所示出的实施例中，掺杂区106的厚度约等于未掺杂的GaN外延层104的厚度，但这不并是本发明所必需的，在其它实施例中，所述掺杂区更薄或更厚(延伸到掺杂的GaN外延层103中)。参照图2A至图2D，提供了与图1所示出的结构的制造有关的更多描述。
图2A至图2D是示出了根据本发明的一些实施例的通过扩散来在GaN材料中形成掺杂区的方法中的中间步骤的简化的示意性截面图。
参考图2A，提供衬底202。衬底202可以是如图8中所示出的工程化衬底结构。如果使用工程化衬底结构，该衬底结构可以包括陶瓷衬底，其中在该陶瓷衬底上形成有薄的硅(Si)层。衬底提供了用于外延生长的表面。
可以在衬底220上外延地形成缓冲层230。缓冲层230可以包括一个或多个层。在一些实施例中，缓冲层230可以相对较薄，例如其厚度小于0.5微米(μm)。例如，缓冲层230可以包括例如厚度约0.2μm的AlN、厚度约0.125μm的Al0.25Ga0.75N、或其组合等。相对薄的含铝缓冲层(例如，0.2μm的AlN/0.125μm的Al0.25Ga0.75N)可以在不能利用硅衬底来制造的大直径衬底上支撑大于8微米的GaN外延生长。
可以在缓冲层230上形成外延GaN层240。在一些实施例中，为了耐高压性，外延GaN层240可以具有大于8μm的厚度。例如，可以在随后形成在外延GaN层240上的功率器件中实现大于500V或600V的击穿电压。如图2A所示，外延GaN层240可以包括掺杂的外延GaN层242和未掺杂的外延GaN层244。掺杂的GaN外延层242可以具有5μm或更大的厚度。在一些实施例中，掺杂的外延GaN层242可以包括掺杂碳(C)或掺杂铁(Fe)的GaN，以提供高电阻。如在本文更充分地讨论的，可以形成低导电率层，例如C-GaN或Fe-GaN层，由于碳或铁补偿了背景杂质或提供了深的中心，因此这些层可以具有大约1×1012cm-3的背景掺杂水平(自由载流子密度)。
尽管本文讨论了GaN层，但是本发明并不限于GaN，也可以使用其它III-V族材料，包括AlGaN、InGaN、InAlGaN、以及它们的组合等。本领域的普通技术人员将认识到许多变化、修改和替代。
由于衬底220可以具有与外延GaN层240的CTE(coefficient of thermalexpansion，热膨胀系数)基本上匹配的CTE，所以相对薄(例如，小于0.5μm)的缓冲层230可以支撑相对厚(例如，大于5μm)的外延GaN层240。
参考图2A，可以在未掺杂的外延GaN层244上形成掩模250。掩模250可以具有这样的图案：该图案包括一个或多个窗口252，该一个或多个窗口暴露了未掺杂的外延GaN层244的顶表面的多个部分。例如，掩模250可以包括光刻胶。
然后可以将该结构放置在薄膜生长室中，例如MOCVD室中。参考图2B，可以在在类似于MOCVD工艺的工艺中，在沉积温度下在未掺杂的外延GaN层244的顶表面的多个暴露部分上形成含镁GaN层260。沉积温度可以在约900℃至约1100℃的范围内。在一些实施例中，含镁氮化镓层260中的镁密度可为大约1×1019cm-3至1×1020cm-3。在这种高温和高镁密度下，镁可以穿过掩模250的窗口252扩散到未掺杂的外延GaN层244中，以在未掺杂的外延GaN层244中形成多个p型掺杂区246，如图2C所示出。这里，含镁GaN层260可以用作镁掺杂剂的固体源，并且可以不是高质量的外延层。存在的含镁GaN层260还在扩散过程期间保护下面的未掺杂的外延GaN层244免于分解。
在实现了扩散之后，可以去除含镁GaN层260和掩模250，如图2D所示出。可利用酸(例如盐酸或硫酸)来去除含镁GaN层260和掩模250。在一些实施例中，镁掺杂剂可以扩散到未掺杂的外延GaN层244与掺杂的外延GaN层242之间的界面中，从而导致了与未掺杂的外延GaN层244一样厚的p型掺杂区246，如图2D所示。p型掺杂区246和掺杂的外延GaN层242之间的界面可以形成功率器件的p-n结。在一些其它实施例中，一个或多个p型掺杂区246可以形成垂直型肖特基二极管中的边缘终端区。在一些进一步的实施例中，一个或多个p型掺杂区246可以形成垂直型MPS二极管的一部分。在一些实施例中，镁可以横向地扩散到掩模250的窗口252之外，从而导致在掩模250的一部分的下方横向地延伸的p型掺杂区246，如图2C所示。在掩模250下方的这种横向延伸通常不会发生在离子注入过程中。尽管在图2A至图2D中示出了未掺杂区域的p型掺杂，但是其它实施例提供了对n型区域进行p型掺杂，以将掺杂水平从第一n型掺杂剂密度减少到降低的掺杂剂密度。此外，尽管在图2A至图2D中示出了利用镁进行p型掺杂，但是也可以应用其它的p型掺杂剂。此外，可以以与本文所示出的p型掺杂工艺类似的方式来利用n型掺杂剂进行n型掺杂。本领域的普通技术人员将认识到许多变化、修改和替代。
图3A和图3B是示出了根据本发明的一些其它实施例的通过扩散来在GaN材料中形成掺杂区的方法中的中间步骤的简化的示意性截面图。
参考图3A，提供工程化衬底结构302。工程化衬底结构302可以包括陶瓷衬底310，其中在陶瓷衬底310上形成有薄的硅(Si)层320。在一些实施例中，工程化衬底结构302可以类似于图8中所示出的工程化衬底结构，如本文所讨论的。在其它实施例中，也可以使用其它类型的衬底。硅层320可以提供用于后续的外延生长的表面。陶瓷衬底310可以具有与一个或多个后续外延层的CTE基本上匹配的CTE。
可以在Si层320上外延地形成缓冲层330。缓冲层330可以包括一个或多个层。在一些实施例中，缓冲层330可以相对较薄，例如其厚度小于0.5微米。例如，缓冲层330可以包括例如厚度约0.2μm的AlN、厚度约0.125μm的Al0.25Ga0.75N、或其组合等。相对薄的含铝缓冲层(例如，0.2μm的AlN/0.125μm的Al0.25Ga0.75N)可以在不能利用硅衬底来制造的大直径衬底上支撑大于8微米的GaN外延生长。
可以在缓冲层330上形成外延GaN层340。在一些实施例中，为了耐高压性，外延GaN层340可以具有大于8μm的厚度。例如，可以在随后形成在外延GaN层340上的功率器件中实现大于500V或600V的击穿电压。如图3A所示，外延GaN层340可以包括掺杂的外延GaN层342、未掺杂的外延GaN层344、和外延AlGaN或InAlN层346。由于异质界面处的极化感应电荷，AlGaN/GaN界面将引起二维电子气体(2DEG)。2DEG可以形成高电子迁移率晶体管(HEMT)功率器件的导电沟道348。在一些实施例中，掺杂的外延GaN层342可以具有5μm或更大的厚度。在一些实施例中，掺杂的外延GaN层342可以包括掺杂C或掺杂Fe的GaN，以提供高电阻。
参考图3A，可以在外延AlGaN或InAlN层346上形成掩模350。掩模350可以具有这样的图案：该图案包括一个或多个窗口352，该一个或多个窗口暴露了外延AlGaN或InAlN层346的顶表面的多个部分。例如，掩模350可以包括光刻胶。
然后可以将该结构放置在薄膜生长室中，例如MOCVD室中。再次参考图3A，可以在类似于MOCVD工艺的工艺中，在沉积温度下，在外延AlGaN或InAlN层346的顶表面的多个暴露部分上沉积含镁GaN层360。沉积温度可以在约900℃至约1100℃的范围内。在一些实施例中，含镁氮化镓层360中的镁密度可为大约1×1019cm-3至1×1020cm-3。在这种高温和高镁密度下，镁可以穿过掩模350的窗口352扩散到外延AlGaN或InAlN层346中，以在外延AlGaN或InAlN层346中形成多个p型掺杂区349，如图3B所示。这里，含镁GaN层360可以用作镁掺杂剂的固体源，并且可以不是高质量的外延层。含镁GaN层360也可以在扩散过程期间保护下面的外延AlGaN或InAlN层346免于分解。
在实现了通过扩散来形成p掺杂区349之后，可以去除含镁GaN层360和掩模350，如图3B所示。在一些实施例中，镁掺杂剂可扩散到外延AlGaN或InAlN层346与未掺杂的外延GaN层344之间的界面中，从而导致了与外延AlGaN或InAlN层346一样厚的p型掺杂区349。作为HEMT功率器件，p型掺杂区349中的镁掺杂剂用于调节2DEG 348的密度，并因此调节HEMT的阈值电压。
图4A和图4B示出了根据本发明的一些实施例的镁和铝浓度与从二次离子质谱法(SIMS)获得的深度的函数关系的示例性的关系图。图4A表示在镁扩散到约10nm厚的外延AlGaN层中之后所采集到的镁和铝浓度的SIMS数据。图4B表示在镁扩散到约20nm厚的外延AlGaN层中之后所采集到的镁和铝浓度的SIMS数据。如所示出的那样，镁显著扩散到外延AlGaN层中，表明形成了如图3B所示出的p掺杂区349。该数据说明了扩散的深度和控制扩散深度的能力以及浓度与深度的函数关系。
图5A至图5C是示出了根据本发明的一些其它实施例的通过扩散来在GaN材料中形成掺杂区的方法中的中间步骤的简化的示意性截面图。
参考图5A，可以在衬底结构(未示出)上形成未掺杂的外延GaN层510。未掺杂的外延GaN层510的一部分可以具有带有侧壁512的台面(mesa)形状。可以在外延GaN层510的顶表面上形成掩模550，同时暴露侧壁512。
然后可以将该结构放置在薄膜生长室中，例如MOCVD室中。参考图5B，可以在类似于MOCVD工艺的工艺中，在沉积温度下，在侧壁512上沉积含镁GaN层560。沉积温度可在约900℃至约1100℃的范围内。在一些实施例中，含镁氮化镓层560中的镁密度可为大约1×1019cm-3至1×1020cm-3。在这种高温和高镁密度下，在进行沉积工艺的同时，镁可以穿过侧壁512侧向地(例如，以箭头方向)扩散到未掺杂的外延GaN层510中，以形成p型掺杂区514。在实现了扩散之后，可以去除含镁GaN层560和掩模550，如图5C所示。
根据一些实施例，GaN材料中的侧壁镁扩散可以用于制造各种垂直型沟道器件，例如垂直型结栅场效应晶体管(JFET)、垂直型混合p-i-n或混合型肖特基二极管等。
根据一些其它实施例，可以利用GaN材料中的镁扩散来制造金属氧化物半导体场效应晶体管(MOSFET)。例如，对于pMOS器件，可以利用镁扩散来实施或调整源极和漏极的分布，和/或修改沟道掺杂分布。对于nMOS器件，可以利用镁扩散来实施或调整沟道掺杂分布。
图6A是示出了根据本发明的一些实施例的通过扩散来在氮化镓材料中形成掺杂区的方法600的简化的流程图。该方法包括：提供包括氮化镓层的衬底结构(610)以及在氮化镓层上形成掩模(612)。所述掩模暴露氮化镓层的顶表面的一个或多个部分。
在一个实施例中，衬底结构包括：形成在衬底上的缓冲层、形成在缓冲层上的第一外延氮化镓层、以及形成在第一外延氮化镓层上的第二外延氮化镓层。在第二外延氮化镓层中形成一个或多个镁掺杂区。在另一实施例中，衬底包括多晶陶瓷芯、封装多晶陶瓷芯的阻挡层、耦合到阻挡层的键合层、以及耦合到键合层的实质单晶层。在沉积含镁氮化镓层之前，第二外延氮化镓层可以是未掺杂的。第一外延氮化镓层可以是N型掺杂的。第二外延氮化镓层中的一个或多个镁掺杂区中的每一个可以在与第一外延氮化镓层的界面处形成p-n结。此外，第二外延氮化镓层中的一个或多个镁掺杂区可以形成混合型p-i-n二极管的一部分。另外，第二外延氮化镓层中的一个或多个镁掺杂区可以形成混合型肖特基二极管的一部分。
在特定实施例中，第二外延氮化镓层中的一个或多个镁掺杂区中的两个镁掺杂区包括由第二外延氮化镓层的一部分彼此隔开的第一边缘终端区和第二边缘终端区。在该特定实施例中，该方法还包括：形成耦合到第二外延氮化镓层的所述部分以及耦合到第一边缘终端区和第二边缘终端区的肖特基接触。
该方法还包括：在氮化镓层的顶表面的一个或多个部分上沉积含镁氮化镓层(614)，以及在沉积含镁氮化镓层的同时，通过使镁穿过一个或多个部分扩散到氮化镓层中来在氮化镓层中形成一个或多个镁掺杂区(616)。含镁氮化镓层为扩散工艺提供镁掺杂剂源。作为示例，含镁氮化镓层可以具有范围在约1×1019cm-3到约1×1020cm-3的镁密度。可以在薄膜沉积室中执行含镁氮化镓层的沉积并且可以在约900℃至约1100℃的温度范围内执行该沉积。该方法还包括：去除含镁氮化镓层(618)以及去除掩模(620)。
尽管在图6A中示出了含镁氮化镓层，但是本发明的实施例并不限于使用含镁氮化镓层，根据本发明也可以应用其它含镁层。作为示例，可以利用一个或多个含镁材料层来代替含镁氮化镓层或者与含镁氮化镓层组合使用，所述含镁材料层包括镁层、氧化镁层、氮化镁层、氟化镁层、或其组合等。因此，各种镁源均包括在本发明的范围内。
应当理解的是，图6A所示出的特定步骤提供了根据本发明的一些实施例的通过扩散来在氮化镓材料中形成掺杂区的特定方法。根据可替代的实施例，也可以执行其它步骤顺序。例如，本发明的可替代实施例可以以不同的次序来执行上面概述的步骤。此外，图6A所示出的各个步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。此外，根据特定的应用，可以增加或去除额外的步骤。本领域的普通技术人员将认识到许多变化、修改和替代。
图6B是示出了根据本发明的另一实施例的通过扩散来在氮化镓材料中形成掺杂区的方法的简化的流程图。在图6B所示出的实施例中，利用退火工艺使镁扩散到衬底结构中以形成一个或多个镁掺杂区。参考图6B，方法650包括：提供包括氮化镓层的衬底结构(652)以及在氮化镓层上形成掩模(654)。所述掩模暴露氮化镓层的顶表面的一个或多个部分。
在一个实施例中，衬底结构包括：形成在衬底上的缓冲层、形成在缓冲层上的第一外延氮化镓层、以及形成在第一外延氮化镓层上的第二外延氮化镓层。在第二外延氮化镓层中形成一个或多个镁掺杂区。在另一实施例中，衬底包括多晶陶瓷芯、封装多晶陶瓷芯的阻挡层、耦合到阻挡层的键合层、以及耦合到键合层的实质单晶层。在沉积含镁氮化镓层之前，第二外延氮化镓层可以是未掺杂的。第一外延氮化镓层可以是N型掺杂的。第二外延氮化镓层中的一个或多个镁掺杂区中的每一个可以在与第一外延氮化镓层的界面处形成p-n结。此外，第二外延氮化镓层中的一个或多个镁掺杂区可以形成混合型p-i-n二极管的一部分。另外，第二外延氮化镓层中的一个或多个镁掺杂区可以形成混合型肖特基二极管的一部分。
在特定实施例中，第二外延氮化镓层中的一个或多个镁掺杂区中的两个镁掺杂区包括由第二外延氮化镓层的一部分彼此隔开的第一边缘终端区和第二边缘终端区。在该特定实施例中，该方法还包括：形成耦合到第二外延氮化镓层的所述部分以及耦合到第一边缘终端区和第二边缘终端区的肖特基接触。
该方法还包括：在氮化镓层的顶表面的一个或多个部分上沉积含镁氮化镓层(656)，以及对衬底结构进行退火以在退火过程期间通过使镁穿过一个或多个部分扩散到氮化镓层中来在氮化镓层中形成一个或多个镁掺杂区(658)。含镁氮化镓层为在退火过程期间发生的扩散工艺提供镁掺杂剂源。作为示例，含镁氮化镓层可以具有范围在约1×1019cm-3到约1×1020cm-3的镁密度。可以在薄膜沉积室中执行含镁氮化镓层的沉积并且可以在约900℃至约1100℃的温度范围内执行该沉积。该方法还包括：去除含镁氮化镓层(660)以及去除掩模(662)。
尽管在图6B中示出了含镁的氮化镓层，但是本发明的实施例并不限于使用含镁氮化镓层，根据本发明也可以应用其它含镁层。作为示例，可以应用一个或多个含镁材料层来代替含镁氮化镓层或者与含镁氮化镓层组合使用，所述含镁氮化镓层包括镁层、氧化镁层、氮化镁层、氟化镁层、或其组合等。因此，各种镁源均包括在本发明的范围内。
可以利用各种退火时间和温度以及适合于特定器件结构的期望的掺杂分布来对衬底结构进行退火。在一些实施例中可以利用多个阶段的退火来获得所需的掺杂分布。作为示例，可以在沉积过程(656)之后利用一个或多个快速热退火(RTA)过程。所述RTA过程可以应用在800℃至1400℃范围内的温度以及在几秒至几小时范围内的时间，例如在1400℃下执行1分钟，在800℃下执行4小时等。在退火过程期间的环境气体可以包括：使用氮气和/或氨气以在退火过程期间提供过压，或者使用惰性气体等。将对于本领域技术人员明了的是，环境气体压力将取决于退火温度和时间。本领域的普通技术人员将认识到许多变化、修改和替代。
应当理解的是，图6B所示出的特定步骤提供了根据本发明的另一实施例的通过扩散来在氮化镓材料中形成掺杂区的特定方法。根据可替代的实施例，也可以执行其它步骤顺序。例如，本发明的可替代实施例可以以不同的次序来执行上面概述的步骤。此外，图6B中所示出的各个步骤可以包括多个子步骤，这些子步骤可以以根据适于单独步骤的各种次序来执行。此外，根据特定的应用，可以增加或去除额外的步骤。本领域的普通技术人员将认识到许多变化、修改和替代。
图7A是示出了根据本发明一些其它实施例的通过扩散来在氮化镓材料中形成掺杂区的方法700的简化的流程图。该方法包括：提供氮化镓衬底结构(710)。该氮化镓衬底结构包括：形成在衬底上的缓冲层、形成在缓冲层上的第一外延氮化镓层、形成在第一外延氮化镓层上的第二外延氮化镓层、以及形成在第二外延氮化镓层上的外延氮化铝镓层。
该方法还包括：在外延氮化铝镓层上形成掩模(712)。所述掩模暴露外延氮化铝镓层的顶表面的一个或多个部分。该方法还包括：在外延氮化铝镓层的顶表面的一个或多个部分上沉积含镁氮化镓层(714)，以及在沉积含镁氮化镓层的同时，通过使镁穿过所述一个或多个部分扩散到外延氮化铝镓层中来在外延氮化铝镓层中形成一个或多个镁掺杂区(716)。含镁氮化镓层为扩散工艺提供镁掺杂剂源，并且可以具有范围在约1×1019cm-3至约1×1019cm-3的镁密度。可以在薄膜沉积室中执行含镁氮化镓层的沉积，例如，在约900℃至约1100℃的温度范围内执行该沉积。该方法还包括：去除含镁氮化镓层(718)以及去除掩模(720)。
尽管在图7A中示出了含镁氮化镓层，但是本发明的实施例并不限于使用含镁氮化镓层，根据本发明也可以使用其它含镁层。作为示例，可以应用一个或多个含镁材料层来代替含镁氮化镓层或者与含镁氮化镓层组合使用，所述含镁氮化镓层包括镁层、氧化镁层、氮化镁层、氟化镁层、或其组合等。因此，各种镁源均包括在本发明的范围内。
在一个实施例中，衬底包括：多晶陶瓷芯、封装多晶陶瓷芯的阻挡层、耦合到阻挡层的键合层、以及耦合到键合层的实质单晶层。第二外延氮化镓层可以是未掺杂的。第一外延氮化镓层可以是N型掺杂的。外延氮化铝镓层中的一个或多个镁掺杂区中的每一个可以与第二外延氮化镓层形成界面，在这种情况下，该界面控制高电子迁移率晶体管(HEMT)功率器件的阈值电压。
应当理解的是，图7A所示出的特定步骤提供了根据本发明的一些实施例的通过扩散来在氮化镓材料中形成掺杂区的特定方法。根据可替代的实施例，也可以执行其它步骤顺序。例如，本发明的可替代实施例可以以不同的顺序来执行上面概述的步骤。此外，图7A所示出的各个步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。此外，根据特定的应用，可以增加或去除额外的步骤。本领域的普通技术人员将认识到许多变化、修改和替代。
图7B是示出了根据本发明的可替代实施例的通过扩散来在氮化镓材料中形成掺杂区的方法的简化的流程图。参考图7B，方法750包括：提供氮化镓衬底结构(752)。所述氮化镓衬底结构包括：形成在衬底上的缓冲层、形成在缓冲层上的第一外延氮化镓层、形成在第一外延氮化镓层上的第二外延氮化镓层、以及形成在第二外延氮化镓层上的外延氮化铝镓层。
该方法还包括：在外延氮化铝镓层上形成掩模(754)。所述掩模暴露外延氮化铝镓层的顶表面的一个或多个部分。该方法还包括：在外延氮化铝镓层的顶表面的一个或多个部分上沉积含镁氮化镓层(756)，以及对衬底结构进行退火以在退火过程期间通过使镁穿过一个或多个部分扩散到外延氮化铝镓层中来在外延氮化铝镓层中形成一个或多个镁掺杂区(758)。含镁氮化镓层为扩散工艺提供镁掺杂剂源，并且可以具有范围在约1×1019cm-3至约1×1019cm-3的镁密度。可以在薄膜沉积室中执行含镁氮化镓层的沉积，例如，在约900℃至约1100℃的温度范围内执行该沉积。该方法还包括：去除含镁氮化镓层(760)以及去除掩模(762)。
尽管在图7B中示出了含镁氮化镓层，但是本发明的实施例并不限于使用含镁氮化镓层，根据本发明也可以使用其它含镁层。作为示例，可以应用一个或多个含镁材料层来代替含镁氮化镓层或与含镁氮化镓层组合使用，所述含镁氮化镓层包括镁层、氧化镁层、氮化镁层、氟化镁层、或其组合等。因此，各种镁源均包括在本发明的范围内。
在一个实施例中，衬底包括：多晶陶瓷芯、封装多晶陶瓷芯的阻挡层、耦合到阻挡层的键合层、以及耦合到键合层的实质单晶层。第二外延氮化镓层可以是未掺杂的。第一外延氮化镓层可以是N型掺杂的。外延氮化铝镓层中的一个或多个镁掺杂区中的每一个可以与第二外延氮化镓层形成界面，在这种情况下，该界面控制高电子迁移率晶体管(HEMT)功率器件的阈值电压。
应当理解的是，图7B中所示出的特定步骤提供了根据本发明的可替代实施例的通过扩散来在氮化镓材料中形成掺杂区的特定方法。根据可替代实施例，也可以执行其它步骤顺序。例如，本发明的可替代实施例可以以不同的顺序来执行上面概述的步骤。此外，图7B所示出的各个步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。此外，根据特定的应用，可以增加或去除额外的步骤。本领域的普通技术人员将认识到许多变化、修改和替代。
图8是示出了根据本发明的一些实施例的工程化衬底结构的简化的示意图。如图8所示出的，所述工程化衬底结构可以适用于各种电子应用和光学应用。该工程化衬底结构包括芯810(例如，AlN衬底)，该芯可以具有与将要生长在工程化衬底结构上(例如，在剥离的硅(111)层825上)的外延材料的热膨胀系数(CTE)基本上匹配的热膨胀系数。
对于包括有基于氮化镓(GaN)的材料(包括基于GaN的层的外延层)的生长的应用，芯810可以为多晶陶瓷材料，例如，多晶氮化铝(AlN)，其可以包括粘结材料，例如氧化钇。其他材料也可以应用到芯中，这些材料包括有：多晶氮化镓(GaN)、多晶氮化铝镓(AlGaN)、多晶碳化硅(SiC)、多晶氧化锌(ZnO)、多晶三氧化二镓(Ga2O3)等。
芯810的厚度可以大约为100μm至1500μm，例如，为750μm。芯810可以封装在粘附层812中，该粘附层812可以被称为壳或者封装壳。在一个实施例中，粘附层812包括正硅酸乙酯(TEOS)氧化层，该氧化层的厚度大约为(埃)。在其它实施例中，粘附层812的厚度是变化的，例如从/>变化到/>虽然在一些实施例中使用TEOS氧化物用于粘附层812，但是根据本发明的实施例，也可以使用在之后沉积的层与下面的层或材料(例如，陶瓷，特别是，多晶陶瓷)之间提供粘附的其它材料。例如，二氧化硅(SiO2)或者其它硅氧化物(SixOy)很好地粘附至陶瓷材料并且提供用于随后的沉积(例如，导电材料的沉积)的合适的表面。在一些实施例中，粘附层812完全地包围芯810，以形成完全封装的芯810，并且可以利用LPCVD工艺或者利用可以与半导体工艺相兼容(并且特别地与多晶硅或者复合衬底和层相兼容)的其它合适的沉积工艺来形成粘附层812。所述粘附层812提供有这样的表面：随后的层粘附在该表面上，以形成工程化衬底结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、在玻璃/电介质上进行旋涂、基于熔炉的工艺等来形成封装的粘附层，也可以使用包括有CVD(chemical vapor deposition，化学汽相沉积)工艺或者类似的沉积工艺的其它半导体工艺。作为示例，可以使用涂覆芯810的一部分的沉积过程，可以翻转芯810，并且可以重复所述沉积过程以涂覆芯810的其它部分。因此，虽然在一些实施例中使用LPCVD技术来提供完全封装的结构，但是也可以根据特殊的应用使用其他膜形成技术。
形成围绕粘附层812的导电层814。在一个实施例中，由于多晶硅表现出对于陶瓷材料的粘附性不佳，导电层814是围绕粘附层812形成的多晶硅(polysilicon)(即，多晶硅(polycrystalline silicon))的壳。在导电层814是多晶硅的实施例中，多晶硅层的厚度可以大约为至/>例如为/>在一些实施例中，所述多晶硅层可以形成为壳以完全地包围粘附层812(例如，TEOS氧化层)，从而形成了完全封装的粘附层812，并且可以利用LPCVD工艺来形成该粘附层812。在其它实施例中，如下面所讨论的，导电材料可以形成在一部分的粘附层812上，例如，形成在衬底结构的下半部分上。在一些实施例中，所述导电材料可以形成为完全封装的层，并且随后在衬底结构的一侧上去除该导电材料。
在一个实施例中，导电层814可以为掺杂的多晶硅层，以提供高导电材料，例如，掺杂有硼以提供p型多晶硅层。在一些实施例中，硼的掺杂在1×1019cm-3到1×1020cm-3的水平，以提供高导电性。可以使用不同的掺杂剂浓度的其它掺杂剂(例如，掺杂剂浓度范围在1×1016cm-3到5×1018cm-3的磷、砷、铋等)来提供适用于在导电层814中使用的n型或p型半导体材料。本领域的普通技术人员可以意识到多种变化、修改和替代。
在将工程化衬底静电吸附到半导体处理工具(例如具有静电吸盘(ESC或电子吸盘)的工具)期间，导电层814的存在是有用的。导电层能够在加工半导体加工工具中进行加工之后实现快速去吸附。在本发明的实施例中，导电层814能够在将来的处理过程(包括键合)期间与吸盘或者耦合至电子吸盘的电容进行电接触。因此，本发明的实施例提供了一种可以用传统的硅晶片所使用的方式来进行处理的衬底结构。本领域的普通技术人员可以意识到多种变化、修改和替代。另外，具有高导热率的衬底结构与静电吸盘结合可以为随后工程化层和外延层的形成以及随后的器件制造步骤提供更好的沉积条件。例如，它可以提供所需的热分布，该热分布在随后层的形成过程中可以导致较小的应力、更均匀的沉积厚度、以及更好的化学计量控制。
围绕所述导电层814形成有第二粘附层816(例如，厚度为大约的TEOS氧化层)。在一些实施例中，第二粘附层816完全包围导电层814，以形成完全封装的结构并且可以使用LPCVD工艺、CVD工艺或者包括旋涂电介质的沉积的任何其它合适的沉积工艺来形成第二粘附层816。
围绕第二粘附层816形成有阻挡层818，例如，氮化硅层。在一个实施例中，阻挡层818为厚度大约为至/>的氮化硅层818。在一些实施例中，阻挡层818完全包围第二粘附层816，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层818。除了氮化硅层，也可以使用非晶态材料(包括碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化铝(AlN)、碳化硅(SiC)等)作为阻挡层818。在一些实施例中，阻挡层818由被构建以形成阻挡层818的多个子层组成。因此，术语“阻挡层”并不旨在意为单层或者单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，阻挡层818(例如氮化硅层)防止(例如在高温(例如，1000℃)外延生长过程期间)存在于芯中的元素(例如，钇(元素)、氧化钇(yttrium oxide，即氧化钇(yttria))、氧、金属杂质、其它痕量元素等)扩散和/或放气进入可能存在工程化衬底的半导体处理室的环境中。通过使用在本文描述的封装层，可以在半导体工艺流和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括被设计用于非洁净的室环境的多晶AlN。
典型地，用于形成芯的陶瓷材料在1800℃的范围内的温度下进行烧制。将预料到该过程可以祛除陶瓷材料中存在的大量的杂质。这些杂质可以包括钇(这是由于使用钇作为烧结剂所产生的)、钙以及其它元素和化合物。随后，在800℃至1100℃范围内的低得多的温度下进行的外延生长过程期间，将预料到这些杂质的后续扩散将是微不足道的。然而，与传统预期相反，发明人已经确定即使在温度远低于陶瓷材料的烧制温度的外延生长过程期间，也存在元素穿过工程化衬底的层的显著扩散。因此，本发明的实施例将阻挡层818集成到工程化衬底结构中以防止这种不希望的扩散。
在阻挡层818的一部分(例如阻挡层的顶表面)上沉积键合层820(例如，氧化硅层)，并且随后在键合实质单晶层825(例如单晶硅层，诸如图1中示出的剥离硅(111)层的单晶硅层)期间使用该键合层820。在一些实施例中，所述键合层820的厚度可以为大约1.5μm。在一些实施例中，键合层820的厚度为20nm或更厚，用于键合诱导的空洞迁移。在一些实施例中，键合层820的厚度在0.75μm至1.5μm的范围内。
实质单晶层825(例如，剥离的硅(111))适合在外延生长过程期间用作用于形成外延材料的生长层。在一些实施例中，外延材料可以包括厚度为2μm至10μm的GaN层，其可以用作光电器件、RF器件和功率器件中使用的多个层中的一个层。在一个实施例中，实质单晶层825包括利用层转移工艺粘附到键合层820的单晶硅层。
在2017年6月9日提交的第15/621,335号的美国专利申请和2017年6月9日提交的第15/621,235号的美国专利申请中提供了与工程化衬底结构有关的更多描述，这些申请所公开的内容通过引用以其整体并入本文，以用于所有目的。尽管图8提供了在一些实施例中可以在外延生长期间使用的工程化衬底的示例，但是应当理解的是，也可以使用如关于图1所讨论的其它衬底。
图9是示出了根据本发明实施例的垂直型p-n型二极管的简化的示意性截面图，该二极管包括形成在工程化衬底上的扩散掺杂激活区。半导体二极管900包括工程化衬底910。在一些实施例中，工程化衬底910可以包括：多晶陶瓷芯、耦合到多晶陶瓷芯的第一粘附层、耦合到第一粘附层的阻挡层、耦合到阻挡层的键合层、以及耦合到键合层的实质单晶层。根据一个实施例，工程化衬底910还可以包括耦合到键合层的实质单晶层912。例如，实质单晶层912可以包括实质单晶硅。在一些实施例中，工程化衬底910还可以包括耦合到实质单晶层912的成核层(未示出)，以便于形成外延器件层。
在一个实施例中，衬底910的多晶陶瓷芯包括氮化铝。在一些实施例中，衬底910还可以包括：耦合到第一粘附层的导电层以及耦合到导电层的第二粘附层，其中导电层和第二粘附层设置在第一粘附层和阻挡层之间。在一些实施例中，第一粘附层可以包括第一正硅酸乙酯(TEOS)氧化物层，并且第二粘附层可以包括第二TEOS氧化物层。阻挡层可以包括氮化硅层。导电层可以包括多晶硅层。
根据一个实施例，半导体二极管900还包括耦合到实质单晶层912的缓冲层920。在一些实施例中，缓冲层920可以是包括多个层的超晶格。例如，缓冲层920可以包括：耦合到单晶硅层的氮化铝层、耦合到氮化铝层的氮化铝镓层、以及耦合到氮化铝镓层的氮化镓层。半导体二极管900还包括耦合到缓冲层920的半绝缘层930。在一个实施例中，半绝缘层930包括氮化镓。
根据一些实施例，半导体二极管900还包括：耦合到半绝缘层930的第一N型氮化镓层942、耦合到第一N型氮化镓层942的第二N型氮化镓层944、以及耦合到第二N型氮化镓层944的P型氮化镓层946。第一N型氮化镓层942可以用作P-N型二极管的N区，并且可以具有相对高的N型掺杂浓度。第二N型氮化镓层944可以用作漂移区，并且可以具有与第一N型氮化镓层942的掺杂浓度相比相对低的掺杂浓度。P型氮化镓层946可以用作P-N型二极管的P区，并且可以具有相对高的P型掺杂浓度。如本文所讨论的，可以利用本文所描述的方法利用镁来掺杂P区。
在一个实施例中，去除第二N型氮化镓层944的一部分和P型氮化镓层946的一部分，以暴露第一N型氮化镓层942的一部分，从而可以在该部分上形成阴极接触970。在一些实施例中，阴极接触970可以包括钛铝(Ti/Al)合金或其它合适的金属材料。可以通过蚀刻或其它合适的技术来去除第二N型氮化镓层944的所述部分和P型氮化镓层946的所述部分。在P型氮化镓层946的剩余部分上形成阳极接触960。在一些实施例中，阳极960可以包括镍铂(Ni/Pt)合金、镍金(Ni/Au)合金等。半导体二极管900还可以包括：耦合到阳极接触960的第一场板982以及耦合到阴极接触970的第二场板984。在一些实施例中，半导体二极管900还可以包括钝化层990，该钝化层990覆盖P型氮化镓层946的暴露表面和第一N型氮化镓层942的暴露表面以及第二N型氮化镓层944。钝化层990可以包括氮化硅或其它绝缘材料。
在一些实施例中，第二N型氮化镓层944可以具有大于约20μm的厚度。工程化衬底910的独特的CTE匹配特性提供了沉积具有低位错密度的相对厚的漂移区的能力，可以为半导体二极管900提供低的漏电流和高得多的击穿电压，以及许多其它优点。
在其它实施例中，可部分或完全去除工程化衬底，从而能够形成耦合到第一N型氮化镓层942的下表面的阴极和流过器件的垂直电流。本领域的普通技术人员将认识到许多变化、修改和替代。
图10是示出了根据本发明的实施例的包括扩散掺杂激活区的混合型p-i-n肖特基(MPS)二极管的简化的示意图。MPS二极管也可以被称为结势垒肖特基(JBS)二极管。如图10所示，本文描述的工程化衬底1000用于支撑将用于形成MPS二极管的肖特基部分的n型GaN漂移层1010和n型GaN层1020的形成(例如通过外延生长形成)。可以在n型GaN层1020上形成掩模(未示出)，并且对该掩模进行图案化(如图2A所示)，以包括暴露n型GaN层1020的顶表面的多个部分的一个或多个窗口。
然后可以将该结构放置在薄膜生长室中，例如MOCVD室中，并且以关于图2B所描述的过程类似的方式，可以在类似于MOCVD工艺的工艺中，在沉积温度下在n型GaN层1020的顶表面的多个暴露部分上形成含镁GaN层。如关于图2C所讨论的，含镁GaN层的形成将导致镁穿过掩模的窗口扩散进入到n型GaN层中并且形成多个p型掺杂区1012a和1012b(即，p型III-N族外延区)，所述多个p型掺杂区1012a和1012b在与n型GaN漂移层1010的界面处形成p-n结，如图10所示。在实现了扩散之后，可以去除含镁GaN层和掩模，以形成到p型III-N族外延区1012a和1012b的欧姆接触1030a和1030b、以及到肖特基二极管区1022a、1022b和1022c的肖特基接触1032。
尽管在图10中未示出，但通过形成如图9所示出的顶侧阴极或者通过部分或完全去除工程化衬底以提供背侧阴极，来形成了与n型GaN漂移层接触的阴极。本领域的普通技术人员将认识到许多变化、修改和替代。
图11示意性地示出了根据本发明实施例的具有结终端扩展的垂直型MPS二极管的截面图。根据本发明的一些实施例，图11所示出的垂直型MPS二极管、p-n型二极管、p-i-n型二极管或肖特基二极管可以在外围区处结合场控制结构，以减小电场集中幅度。结终端扩展(JTE)可以从结处横向地延伸，以在更大的区域上扩展场，并且因此可以增加击穿电压并减少电流泄漏。
参照图11，垂直型MPS二极管1100包括欧姆(ohmic)接触1106。例如，欧姆接触1106可以包括钛(Ti)、铝(Al)、镍(Ni)、金(Au)、银(Ag)或其组合。垂直型MPS二极管1100还可以包括与欧姆接触1106物理地接触的第一外延N型氮化镓层1108(n+GaN层)。第一外延N型氮化镓层1108可以被重掺杂，以促进欧姆接触1106的形成。例如，第一外延N型氮化镓层1108可以具有大约1×1018cm-3的第一掺杂浓度。垂直型MPS二极管1100还可以包括耦合到第一外延N型氮化镓层1108的第二外延N型氮化镓层(n-GaN层)1110。第二外延N型氮化镓层1110可以是非故意掺杂的GaN层，并且可以用作漂移区。第二外延N型氮化镓层1110可以具有范围从约2×1015cm-3到约1×1016cm-3的第二掺杂浓度。在一些实施例中，第二外延N型氮化镓层1110可以在与第一外延N型氮化镓层1108的界面处包括界面层。该界面层可以包括氮化铝镓、氮化铟镓等。
尽管就层而言已讨论了一些实施例，但是术语“层”应当被理解为使得层可以包括多个被构建以形成感兴趣层的子层。因此，术语“层”并不旨在表示由单一材料组成的单一层，而是涵盖了以复合方式进行分层以形成所需结构的一种或多种材料。本领域的普通技术人员将认识到许多变化、修改和替代。
在一些实施例中，可以在如本文所描述的工程化衬底上形成第一外延N型氮化镓层1108和第二外延N型氮化镓层1110。因为工程化衬底包括芯(例如，AlN)，而该芯可以具有与第一外延N型氮化镓层1108和第二外延N型氮化镓层1110的热膨胀系数(CTE)基本上匹配的CTE，因此可以生长相对厚的第二外延N型氮化镓层并且仍然保持良好的晶体质量。在一些实施例中，第二外延N型氮化镓层1110可具有范围在约10μm到约25μm的厚度。通过在工程化衬底上外延生长来沉积相对厚的漂移区的能力可以为垂直型MPS二极管1100提供低的漏电流和更高的击穿电压，以及许多其它优点。随后可以去除工程化衬底，以暴露第一外延N型氮化镓层1108的背表面并且促进欧姆接触1106的形成。
另一方面，第二外延N型氮化镓层1110仍然可以相对的薄，以具有比形成在体(bulk)单晶GaN衬底上的GaN基器件中的热阻更低的热阻，这是因为体单晶GaN衬底通常相对的厚并且不能被去除。由于当电流垂直地流过垂直型MPS二极管1100时产生热量，因此更低的热阻对于热管理而言是有利的。
在一些实施例中，垂直型MPS二极管1100还可以包括第一边缘终端区1112和第二边缘终端区1114，其可以被称为结终端扩展(JTE)区，并且耦合到第二外延N型氮化镓层1110。第一边缘终端区1112和第二边缘终端区1114可以通过第二外延N型氮化镓层1110的一部分1110-1而彼此分开。垂直型MPS二极管600包括在第二外延N型氮化镓层1110的所述部分1110-1中的多个格栅区1105。多个格栅区1105耦合到肖特基接触1116。在一些实施例中，可以通过如本文所描述的镁(Mg)离子扩散对第二外延N型氮化镓层110的所述部分110-1进行选择性区域掺杂来形成多个格栅区1105。肖特基接触1116可以包括例如TaN、WN或其它金属和金属合金。肖特基接触1116可以与第一边缘终端区1112和第二边缘终端区1114重叠。
根据一些实施例，可以通过镁(Mg)离子扩散对第二外延N型氮化镓层1110的第一部分和第二部分进行掺杂来形成第一边缘终端区1112和第二边缘终端区1114以及多个格栅区1105。因此，第一边缘终端区1112和第二边缘终端区1114以及多个格栅区1105可以是P型掺杂区。第一边缘终端区1112和第二边缘终端区1114可以从肖特基结横向地延伸到管芯的边缘，使得它们可以在更大的区域上扩展场。这样，可以增加垂直型MPS二极管1100的击穿电压。
垂直型MPS二极管1100还可以包括耦合到肖特基接触1116的焊盘金属1118，以及电气连接到焊盘金属1118的键合线1120。焊盘金属1118可以包括例如钯(Pd)、金(Au)、银(Ag)、或其它金属、或其组合、或金属合金。垂直型MPS二极管1100还可以包括金属片1102，该金属片用于凭借管芯附着焊料1104来支撑管芯。金属片1102可以包括例如铜(Cu)、铝(Al)、金(Au)、铂(Pt)、或其它金属和金属合金。也可以通过模塑料1122来封装垂直型MPS二极管1100。
尽管就层而言已讨论了一些实施例，但是术语“层”应当被理解为使得层可以包括多个被构建以形成感兴趣层的子层。因此，术语“层”并不旨在表示由单一材料组成的单一层，而是涵盖了以复合方式进行分层以形成所需结构的一种或多种材料。本领域的普通技术人员将认识到许多变化、修改和替代。
还应理解的是，本文所描述的示例和实施例仅用于说明目的，并且将给本领域技术人员启示出根据这些示例和实施例的各种修改或变化，而这些修改或变化将包括在本申请的精神和范围以及所附权利要求的范围内。

Claims (20)

1.一种通过扩散来在氮化镓材料中形成掺杂区的方法，所述方法包括：
提供包括氮化镓层的衬底结构；
在所述氮化镓层上形成掩模，所述掩模暴露所述氮化镓层的顶表面的一个或多个部分；
在所述氮化镓层的所述顶表面的所述一个或多个部分上沉积含镁氮化镓层；
在沉积所述含镁氮化镓层的同时，通过使镁穿过所述一个或多个部分扩散到所述氮化镓层中来在所述氮化镓层中形成一个或多个镁掺杂区，其中所述含镁氮化镓层提供镁掺杂剂源；
去除所述含镁氮化镓层；以及
去除所述掩模。
2.如权利要求1所述的方法，其中，沉积所述含镁氮化镓层是在薄膜沉积室中执行的。
3.如权利要求1所述的方法，其中，沉积所述含镁氮化镓层是在900℃至1100℃的温度范围内进行的。
4.如权利要求1所述的方法，其中，所述含镁氮化镓层具有范围在1×1019cm-3至1×1020cm-3的镁密度。
5.如权利要求1所述的方法，其中，所述衬底结构包括：
形成在衬底上的缓冲层；
形成在所述缓冲层上的第一外延氮化镓层；以及
形成在所述第一外延氮化镓层上的第二外延氮化镓层；
其中所述一个或多个镁掺杂区形成在所述第二外延氮化镓层中。
6.如权利要求5所述的方法，其中，所述衬底包括：
多晶陶瓷芯；
封装所述多晶陶瓷芯的阻挡层；
耦合到所述阻挡层的键合层；以及
耦合到所述键合层的实质单晶层。
7.如权利要求5所述的方法，其中，在沉积所述含镁氮化镓层之前，所述第二外延氮化镓层是未掺杂的。
8.如权利要求7所述的方法，其中，所述第一外延氮化镓层是N型掺杂的。
9.如权利要求8所述的方法，其中，所述第二外延氮化镓层中的所述一个或多个镁掺杂区中的每一个镁掺杂区在与所述第一外延氮化镓层的界面处形成p-n结。
10.如权利要求8所述的方法，其中，所述第二外延氮化镓层中的所述一个或多个镁掺杂区形成混合型p-i-n肖特基MPS二极管的部分。
11.如权利要求10所述的方法，其中，所述第二外延氮化镓层中的所述一个或多个镁掺杂区形成所述MPS二极管的结终端扩展JTE的部分。
12.如权利要求5所述的方法，其中，所述第二外延氮化镓层中的所述一个或多个镁掺杂区中的两个镁掺杂区包括由所述第二外延氮化镓层的一部分彼此隔开的第一边缘终端区和第二边缘终端区，并且所述方法还包括：
形成耦合到所述第二外延氮化镓层的所述部分以及耦合到所述第一边缘终端区和所述第二边缘终端区的肖特基接触。
13.一种在氮化镓材料中形成掺杂区的方法，所述方法包括：
提供氮化镓衬底结构，所述氮化镓衬底结构包括：
形成在衬底上的缓冲层；
形成在所述缓冲层上的第一外延氮化镓层；
形成在所述第一外延氮化镓层上的第二外延氮化镓层；以及
形成在所述第二外延氮化镓层上的外延氮化铝镓层；
在所述外延氮化铝镓层上形成掩模，所述掩模暴露所述外延氮化铝镓层的顶表面的一个或多个部分；
在所述外延氮化铝镓层的所述顶表面的所述一个或多个部分上沉积含镁氮化镓层；
在沉积所述含镁氮化镓层的同时，通过使镁穿过所述一个或多个部分扩散到所述外延氮化铝镓层中来在所述外延氮化铝镓层中形成一个或多个镁掺杂区，其中所述含镁氮化镓层提供镁掺杂剂源；
去除所述含镁氮化镓层；以及
去除所述掩模。
14.如权利要求13所述的方法，其中，沉积所述含镁氮化镓层是在薄膜沉积室中进行的。
15.如权利要求13所述的方法，其中，沉积所述含镁氮化镓层是在900℃至1100℃的温度范围内进行的。
16.如权利要求13所述的方法，其中，所述含镁氮化镓层具有范围在1×1019cm-3至1×1019cm-3的镁密度。
17.如权利要求13所述的方法，其中，所述衬底包括：
多晶陶瓷芯；
封装所述多晶陶瓷芯的阻挡层；
耦合到所述阻挡层的键合层；以及
耦合到所述键合层的实质单晶层。
18.如权利要求13所述的方法，其中，所述第二外延氮化镓层是未掺杂的。
19.如权利要求18所述的方法，其中，所述第一外延氮化镓层是N型掺杂的。
20.如权利要求19所述的方法，其中，所述外延氮化铝镓层中的所述一个或多个镁掺杂区中的每一个镁掺杂区与所述第二外延氮化镓层形成界面，且其中所述界面控制高电子迁移率晶体管HEMT功率器件的阈值电压。
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