JP6706414B2 - Ｇｅ単結晶薄膜の製造方法及び光デバイス - Google Patents

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Description

本発明は、シリコン（Ｓｉ）基板上にゲルマニウム（Ｇｅ）単結晶薄膜を形成するＧｅ単結晶薄膜の製造方法及び当該製造方法で製造したＧｅ単結晶薄膜を備える光デバイスに関する。
近年光半導体デバイスとしてＧｅを利用した光デバイスが開発されている。本明細書ではレーザのような光源、光変調器、及び受光器をまとめて「光デバイス」と称する。図１はＧｅを利用したレーザの構造を説明する図である。図１のレーザは、ｎ型のＳｉ基板上にｎ型のＧｅ薄膜を形成し、さらにｐ型のＳｉ薄膜を積層している。図２は図１のレーザの電気的特性（電流対出力）を説明する図である。図２のように、Ｇｅレーザの閾値電流Ｉｔｈは２８０ｋＡ／ｃｍ２である。ＩＩＩ−Ｖ族半導体レーザの閾値電流が１０ｋＡ／ｃｍ２程度であるから、Ｇｅレーザの閾値電流Ｉｔｈの低減が目下の課題である。さらに、Ｇｅを光変調器および受光器に応用する場合には、暗電流Ｉの低減が同様に課題となっている。
Ｇｅレーザの閾値電流Ｉｔｈおよび光変調器・受光器の暗電流が大きい理由はＧｅ薄膜に発生する結晶の転位である。転位は、半導体のヘテロエピタキシャル成長において異なる格子定数による歪が原因で発生する。例えば、ＳｉとＧｅとの格子定数はそれぞれ５．４３０Åと５．６５８Åで、約４％の差があり、Ｓｉ基板上に成長したＧｅ単結晶には必ず転位が存在することになる。転位密度は、通常は約１×１０８ｃｍ−２程度であり、後述するように熱処理により１×１０６ｃｍ−２程度に低減されている。Ｇｅ光デバイスはＳｉ基板上に成長したＧｅに製作されており、Ｇｅ内に上記密度の転位が存在している。結晶内の転位はキャリアの再結合欠陥や生成欠陥として働くため、Ｇｅレーザは既存のＩＩＩ−Ｖ族レーザに比べて閾値電流が高くなり、また光変調器と受光器もＩＩＩ−Ｖ 族系に比して暗電流が桁違いに高い。従って、Ｇｅ光デバイスの実用化には、Ｇｅ結晶内の転位の低減が不可欠である。
なお、Ｓｉとの界面からＧｅ成長表面まで伸長した転位を「貫通転位」と呼び、ＧｅとＳｉの界面に存在する転位を「界面転位」と呼ぶことがある。
Ｓｉ基板上のＧｅに転位を完全に発生させないことは、格子定数の差が存在する限り、物理的に実現できない。Ｓｉ基板上のＧｅの転位を低減する報告はあるが、これは１０×１０μｍ２の狭い領域でＧｅを選択成長し、かつ高温の熱処理によりその貫通転位をＧｅから除去したことを報告しているに過ぎない。これとても、転位密度に換算すると１０６ｃｍ−２に過ぎず、光デバイスのＳｉ基板上での占有面積を２×５００μｍ２程度と見積もると、その面積に一つ以下の転位が確率的に存在する転位密度は１０５ｃｍ−２となり、報告値の一桁あるいはそれ以上の低転位化が望まれる。さらに、Ｓｉ上でレーザ等光デバイスが単体であれば、熱処理で転位低減を図ることも可能であるが、上記光デバイスは集積化のためＳｉ基板の他の領域に他の回路が形成されており、高温の熱処理ができないため、上記転位密度はＧｅ成長後に実現されていることが望ましい。
このため、Ｇｅ成長時点で転位を低減できる研究もなされている（例えば、非特許文献１及び２を参照。）。
Ｈｙｕｎ−Ｙｏｎｇ Ｙｕ，ｅｔｃ．，"Ｈｉｇｈ ｑｕａｌｉｔｙ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｏｎ ｂｕｌｋ Ｓｉ ｓｕｂｓｔｒａｔｅｓ ｂａｓｅｄ ｏｎ ｍｕｌｔｉｓｔｅｐ ｌａｔｅｒａｌ ｏｖｅｒ−ｇｒｏｗｔｈ ｗｉｔｈ ｈｙｄｒｏｇｅｎ ａｎｎｅａｌｉｎｇ"， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ９７， ０６３５０３ （２０１０） Ｋ． Ｏｄａ， ｅｔｃ．，"Ｃｒｙｓｔａｌｌｉｎｉｔｙ Ｉｍｐｒｏｖｅｍｅｎｔ ｏｆ Ｇｅ Ｗａｖｅｇｕｉｄｅｓ Ｆａｂｒｉｃａｔｅｄ ｂｙ Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ ａｎｄ Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ"， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， Ｓａｐｐｏｒｏ， ２０１５，ｐ６１２−６１３
図３は、非特許文献１で報告されたＳｉ基板上に転位を低減して成長させたＧｅ結晶の断面写真である。非特許文献１では、Ｓｉ基板上に高さ約５００ｎｍのＳｉＯ２のマスクを配置する。ここにＧｅを成長させると、ＳｉＯ２表面にはＧｅは成長せずＳｉ基板上にＧｅが成長する。Ｇｅ成長中に発生した転位はＧｅの結晶方向へ進みＳｉＯ２との界面で終端する（このように薄膜表面でなく横方向へ伸びる転位も「貫通転位」と呼ぶ。）。非特許文献１では、ＳｉＯ２との界面で貫通転位を終端させるため、ＳｉＯ２のマスクの厚さが５００ｎｍほど必要なのである。非特許文献１では、Ｇｅに発生した転位をＳｉＯ２との界面で終端させた後もＧｅを成長させ、ＳｉＯ２のマスクの相対する側から成長してきたＧｅとマスク上で接合させる。さらに厚くＧｅを成長させることでＳｉＯ２のマスクより高い部分（Ｓｉ基板から５００ｎｍ以上離れた部分）で一様で平坦なＧｅ単結晶を得ることができるとしている。
しかし、上述したように、非特許文献１では、貫通転位のないＧｅ単結晶を得るために５００ｎｍもの厚いＳｉＯ２マスク層が必要であり、そのマスクを越えてＧｅを積層しなければならず、時間とコストがかかることが課題となる。
図４は、非特許文献２で報告されたＳｉ基板上に転位を低減して成長させたＧｅ結晶の断面写真である。非特許文献２では、Ｓｉ基板上に薄いＳｉＯ２薄膜を形成し、その一部を除去してＳｉ基板を露出する。Ｓｉ基板が露出する部分を「ｗｉｎｄｏｗ」と称する。このような基板にＧｅを４００℃で成長させると、ＳｉＯ２表面にはＧｅは成長しないのでｗｉｎｄｏｗからＧｅ結晶が成長し始める。そして、成長するＧｅ結晶の厚みがＳｉＯ２薄膜より大きくなると、Ｇｅ結晶は上方（Ｓｉ基板と反対側）だけでなくＳｉＯ２薄膜に沿って横方向（Ｓｉ基板に平行な方向）へも成長する。非特許文献２では、ＳｉＯ２薄膜に沿って横方向へ成長したＧｅ結晶は無転位となることを利用し、Ｇｅを成長し続けて片側に約５μｍの幅で無転位なＧｅ単結晶を得ている。
しかし、非特許文献２の方法は、大きなＧｅ単結晶を得るためには有効であるが、ｗｉｎｄｏｗ上方に高密度の貫通転位が発生していると記述があり、Ｓｉ上に薄膜のＧｅ単結晶を転位なく得ることはできない。また、ＳｉＯ２上に無転位Ｇｅを５μｍ幅に成長するためには、長時間のエピ成長が必要となり、時間とコストがかかることが課題となる。
そこで、本発明は、上記課題を解決すべく、Ｓｉ基板上で貫通転位を低減させたＧｅ単結晶薄膜を熱処理なく形成できるＧｅ単結晶薄膜の製造方法及び当該製造方法で製造したＧｅ単結晶薄膜を備える光デバイスを提供することを目的とする。
上記目的を達成するために、本願発明に係るＧｅ単結晶薄膜の製造方法は、Ｓｉ基板上に短冊状にＳｉ表面を露出させる短冊状の誘電体薄膜のマスクを形成し、その上にＧｅを成長させることとした。本方法は、Ｇｅ空孔の平衡濃度の歪依存性を用いており、上記非特許文献の製造方法と原理的に異なる。これについて以下に誘電体がＳｉＯ２の場合で説明する。
空孔の平衡濃度は一般に結晶に印加される歪の量により変化する。例えば、三次元的（静水圧型）の圧縮歪が加わると結晶中の空孔の平衡濃度は低下する。ここで、Ｓｉ上に形成したＳｉＯ２薄膜（マスク）に短冊状の孔（ウインドウ）を形成し、その短冊状の孔領域に露出するＳｉ上にＧｅを成長することを考える。
この場合のＧｅの成長過程を図１８に示す。以下の説明で結晶表面のファセットを（０００）のように記載している。Ｇｅは、非特許文献１に述べられている通り、ＳｉＯ２上には成長しないため、図１８（Ａ）のように露出したＳｉ上に成長する。Ｇｅ結晶の断面は台形状である。このときＧｅ結晶の表面は（００１）で側面は（３１１）となることはよく知られている。この成長を継続すると成長速度の大きい（００１）は消失し、全体が（３１１）で覆われ、断面は三角形となる。
その後もＧｅは（３１１）面を保持した状態で成長し、図１８（Ｂ）に示すようにＳｉＯ２マスクに接している部分のＧｅ結晶の高さがＳｉＯ２マスクの厚さに達するまで、成長する。Ｇｅ結晶の断面は五角形となる。ここまでＧｅ結晶は圧縮状態で成長し、圧縮歪が最も高まった状態となる。以下、図１８（Ｂ）の状態を「臨界歪構造」と呼ぶことにする。
さらに成長が進むと、ＳｉＯ２上にＧｅは成長しないため、図１８（Ｃ）のようにＳｉＯ２マスクをさけるように、表面に（１１１）と（１１−１）が現れる。Ｇｅ結晶の断面はソロバンの珠状となる。上部のソロバンの珠状の断面形状は応力開放に適した形であるため、成長時に蓄積された圧縮歪が開放され、Ｇｅ結晶は無歪となる（無圧縮状態）。但し、Ｓｉ基板に近い部分（ＳｉＯ２マスク厚と同じ高さを持ち、断面において長方形であるＳｉ上のＧｅ結晶）は依然として圧縮歪を有する。当該圧縮歪を有するＧｅ結晶の上に成長したＧｅ結晶が無歪となる。
まとめると、図１８（Ｂ）に示す臨界歪構造の前には、結晶全てが歪んだ状態（圧縮状態）にあるのに対し、図１８（Ｂ）を越えて成長した結晶は、ＳｉＯ２マスク厚とＳｉ露出層の幅からなる長方形の断面を持つ結晶を除き、歪みが開放され無圧縮の無歪Ｇｅとなる。
ここより、圧縮歪Ｇｅと無歪Ｇｅにおける貫通転位の挙動を説明する。図１９にあるように、ＳｉとＧｅの格子定数の相違に起因する貫通転位は、結晶表面に端を発するハーフループ（ｈａｌｆ ｄｉｓｌｏｃａｔｉｏｎ ｌｏｏｐ）として成長の初期に結晶表面から発生し、歪みを開放する。その様子を図１９（Ａ）に示す。このハーフループはＧｅが欠損している転位で、空孔型のハーフループと呼ばれている。このハーフループは、空孔を取り込むことにより伸長し、最も歪んだＳｉ／Ｇｅの界面にまで伸びて界面の歪を解消する。この部分を「界面転位」とよび、表面から界面にいたる部分を貫通転位と呼ぶことは先に述べたとおりである。
圧縮状態にあるＧｅでは、空孔平衡濃度が低下しているのに対し、歪みが開放されると空孔平衡濃度が無歪のＧｅの空孔平衡濃度に戻ることが系のエネルギーを低下する上で有効であるため、（３１１）の表面から空孔がＧｅ内部に拡散して入ってくる。この空孔は空孔型ハーフループを拡大する（図１９（Ｂ））。このとき、空孔濃度は（３１１）表面近傍ほど高いため、表面側ほど拡大幅は大きくなる。その結果、隣接するハーフループ同士が会合することで、表面から転位が消失する（図１９（Ｃ））。
以上が、本発明で活用する無転位化のメカニズムである。具体的には、図１８（Ｂ）のＳｉＯ２のマスク厚、および短冊状Ｓｉの幅（Ｗｓｉ）をパラメターとして臨界歪構造の高さを計算すると、図２０（Ｃ）のグラフが得られる。以下に述べるように、ＳｉＯ２厚が２０ｎｍでＳｉ短冊の幅が５００ｎｍの場合を“×”としてこの図に示す。Ｇｅの高さが１００ｎｍ程度で臨界歪構造となり、そこからハーフループの会合が始まり、貫通転位が横方向へ移動して表面から貫通転位が消失することになる。これは実験結果と一致する。
具体的には、本願発明に係る製造方法は、
Ｓｉ基板上の誘電体薄膜の一部を短冊状に複数除去してマスクを形成し、複数の短冊状の前記Ｓｉ基板表面を露出させるライン・アンド・スペース形成工程と、
前記マスクに覆われていない前記Ｓｉ基板表面からＧｅを６００℃以上９００℃以下でエピタキシャル成長させ、Ｇｅで前記マスクを覆うＧｅ積層工程と、
を行う。
また、本願発明に係る光デバイスは、
Ｓｉ基板と、
前記Ｓｉ基板上に配置され、誘電体薄膜の一部を短冊状に複数除去し、複数の短冊状の前記Ｓｉ基板表面を露出させるマスクと、
前記マスクから露出する前記Ｓｉ基板に接触し、前記マスクを覆うｎ型又はｐ型のＧｅ単結晶薄膜と、
を備える。
本製造方法で製造したＧｅ単結晶薄膜の貫通転位は、ライン・アンド・スペースとＧｅ膜厚を調整することで１×１０５ｃｍ−２の貫通転位密度を達成でき、貫通転位を大幅に削減することができる。このため、本光デバイスはキャリアの再結合欠陥が低減するため、レーザであれば閾値電流を下げることができる。
従って、本発明は、Ｓｉ基板上で貫通転位を低減させたＧｅ単結晶薄膜を熱処理なく形成できるＧｅ単結晶薄膜の製造方法及び当該製造方法で製造したＧｅ単結晶薄膜を備える光デバイスを提供することができる。
本願発明に係る製造方法において、
前記誘電体薄膜の厚みが１００ｎｍ以下、前記短冊状に除去されない前記誘電体薄膜の幅が５００ｎｍ±１０ｎｍであり、前記短冊状で露出させる前記Ｓｉ基板表面の幅Ｗｓｉが１００ｎｍ以上１０００ｎｍ以下となるように前記ライン・アンド・スペース形成工程で前記マスクを形成し、
前記マスク表面から前記Ｓｉ基板と反対側の表面まで距離である厚みΤが２００ｎｍ以上４００ｎｍ以下となるように前記Ｇｅ積層工程で前記Ｇｅ単結晶薄膜を形成する
を特徴とする。
また、本願発明に係る光デバイスの前記マスクは、図２０（Ｃ）にあるように前記誘電体薄膜の厚みが１００ｎｍ以下、前記短冊状に除去されない前記誘電体薄膜の幅が５００ｎｍ±１０ｎｍであり、前記短冊状で露出させる前記Ｓｉ基板表面の幅Ｗｓｉが１００ｎｍ以上１０００ｎｍ以下であり、前記Ｇｅ単結晶薄膜は、前記マスク表面から前記Ｓｉ基板と反対側の表面までの距離である厚みΤが２００ｎｍ以上４００ｎｍ以下であることが好ましい。
前述のように、マスク層の厚さとＳｉの短冊の幅（Ｗｓｉ）は図２０（Ｃ）の関係を満たす。ここで、臨界歪構造の頂上となる五角形の結晶の厚さは薄いほど結晶の成長に要する時間を短く出来るため、Ｗｓｉは１μｍ以下およびＳｉＯ２マスク厚は１００ｎｍ以下がよい。この厚みでは非特許文献１の転位がＳｉＯ２マスクに衝突することは期待できず、さらに非特許文献２ではＳｉ上に成長したＧｅには高密度の転位があることとも異なる。原理的に異なる方法であることを明瞭に示している。
本願発明に係る製造方法において、
図１７に示すように、座標（Ｗｓｉ，Τ）（単位はｎｍ）としたとき、
Ａ（１００，３５０）
Ｂ（４００，２００）
Ｃ（８００，２００）
Ｄ（６００，２５０）
Ｅ（４００，３５０）
Ｆ（２００，３５０）
Ｇ（２００，４００）
の５点を頂点とする多角形で囲まれる、幅Ｗｓｉと厚みΤの領域にあるように前記ライン・アンド・スペース形成工程で前記マスクを形成し、前記Ｇｅ積層工程で前記Ｇｅ単結晶薄膜を形成する。
また、本願発明に係る光デバイスは、
座標（Ｗｓｉ，Τ）（単位はｎｍ）としたとき、
Ａ（１００，３５０）
Ｂ（４００，２００）
Ｃ（８００，２００）
Ｄ（６００，２５０）
Ｅ（４００，３５０）
Ｆ（２００，３５０）
Ｇ（２００，４００）
の５点を頂点とする多角形で囲まれる、幅Ｗｓｉと厚みΤの領域にあるような前記マスクと前記Ｇｅ単結晶薄膜を備えることが好ましい。
ライン・アンド・スペースとＧｅ膜厚を上記範囲に調整してＧｅ単結晶薄膜を得ることで、単一モードで発光し、伝搬するレーザや光変調器の光デバイスを提供することができる。
本発明は、Ｓｉ基板上で貫通転位を低減させたＧｅ単結晶薄膜を熱処理なく形成できるＧｅ単結晶薄膜の製造方法及び当該製造方法で製造したＧｅ単結晶薄膜を備える光デバイスを提供することができる。
Ｇｅを利用したレーザの構造を説明する図である。 Ｇｅを利用したレーザの電気的特性を説明する図である。 非特許文献１で報告されたＳｉ基板上に成長させたＧｅ結晶の断面写真である。 非特許文献２で報告されたＳｉ基板上に成長させたＧｅ結晶の断面写真である。 本発明に係る製造方法のライン・アンド・スペース形成工程でＳｉ基板上に形成したＳｉＯ２薄膜のラインを説明する図である。 本発明に係る製造方法のＧｅ積層工程におけるＧｅの成長を説明する断面図である。 本発明に係る製造方法のＧｅ積層工程終了後のＧｅ単結晶薄膜を説明する断面ＳＥＭ写真である。 本発明に係る製造方法のＧｅ単結晶薄膜を説明する断面ＴＥＭ写真である。 本発明に係る製造方法のＧｅ単結晶薄膜を説明する断面ＴＥＭ写真である。 本発明に係る製造方法のＧｅ単結晶薄膜を説明する断面ＴＥＭ写真である。 本発明に係る製造方法で製造したＧｅ単結晶薄膜の表面欠陥評価の結果を説明するＡＦＭ（原子間力顕微鏡）像写真である。 本発明に係る製造方法で製造したＧｅ単結晶薄膜の表面欠陥評価の結果を説明するＡＦＭ（原子間力顕微鏡）像写真である。 本発明に係る製造方法で製造したＧｅ単結晶薄膜のうちＢｌａｎｋｅｔ Ｇｅで貫通転位を撮影した断面ＳＥＭ写真である。 本発明に係る製造方法で製造したＧｅ単結晶薄膜のうちＳｉＯ２のライン・アンド・スペース上に成長中のＧｅに発生した貫通転位の動向を説明する模式図である。 本発明に係る光デバイスを説明する図である。 本発明に係る光デバイスのＳｉＯ２ライン間（Ｗｓｉ）とＧｅ結晶の厚み（Τ）に基づく光の伝搬モードを説明する図である。 本発明に係る光デバイスで光がシングルモードで伝搬する範囲を説明する図である。 本発明に係る製造方法のＧｅ積層工程におけるＧｅの成長を説明する断面図である。 本発明に係る製造方法のＧｅ積層工程におけるＧｅの成長を説明する断面図である。 本発明に係る製造方法のＧｅ積層工程におけるＧｅの成長を説明する断面図である。 本発明に係る製造方法のＧｅ積層工程におけるＧｅの成長を説明する断面図である。 本発明に係る光デバイスを説明する図である。 本発明に係る光デバイスを説明する図である。
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。また、本明細書では、Ｓｉ基板表面に対してＧｅを積層させる方向を「上」として説明している。
［実施形態１］
本実施形態で説明するＧｅ単結晶薄膜の製造方法は、Ｓｉ基板上に薄いＳｉＯ２層でＬｉｎｅ＆Ｓｐａｃｅを形成し、そのＳｉ基板のＳｉＯ２のラインをマスクとしてスペース部分のＳｉ表面からＧｅを成長させる。スペース部分のＳｉ表面のことをウインド（Ｗｉｎｄｏｗ）と呼ぶこともある。
具体的には、本製造方法は、
Ｓｉ基板上の誘電体薄膜の一部を短冊状に複数除去してマスクを形成し、複数の短冊状の前記Ｓｉ基板表面を露出させるライン・アンド・スペース形成工程と、
前記マスクに覆われていない前記Ｓｉ基板表面からＧｅを６００℃以上９００℃以下でエピタキシャル成長させ、Ｇｅで前記マスクを覆うＧｅ積層工程と、
を行う。
図５は、ライン・アンド・スペース形成工程で形成したＳｉＯ２薄膜のマスクを説明する図である。
以下で説明するマスクは次の通りである。
ＳｉＯ２厚：２０ｎｍ
ＳｉＯ２マスク幅Ｄ：５００ｎｍ
ＳｉＯ２マスク間（スペース、ウインド）Ｗｓｉ：６００ｎｍ
ＳｉＯ２マスク長：３０μｍ
ＳｉＯ２マスク数：２６本
Ｓｉ基板に２０ｎｍ以下の酸化膜を形成し、リソグラフとエッチングで上記設計値のＳｉＯ２のマスクを形成する。なお、後述するように、上記値は一例であって、他の値であってもよい。なお、マスクや膜厚に関する数値は設計値であって、１０％程度の製造誤差があっても以下で説明する内容に乖離しない。
そして、Ｇｅ積層工程で上記マスクを形成したＳｉ基板にＧｅを積層する。Ｇｅ積層工程はＧｅＨ４ガスを用いた超高真空化学的気相成長（ＵＨＶ／ＣＶＤ）方法で行った。ＵＨＶ／ＣＶＤでのＧｅ成長温度は６００℃から９００℃である。Ｇｅ層の厚みはＵＨＶ／ＣＶＤの時間で調整することができる。例えば、Ｇｅ薄膜の膜厚Ｔは２００ｎｍ以上４００ｎｍ以下とすることができる。なお、膜厚Ｔとは、ＳｉＯ２ラインの表面からＧｅ薄膜表面までの厚みである。
本実施形態では、上記マスクを形成した位置と異なる位置に基板のＳｉ面が広く露出した領域を設け、当該領域にもＧｅを積層している。当該領域に成長したＧｅを「Ｂｌａｎｋｅｔ Ｇｅ」と称する。
図６は、Ｇｅ積層工程におけるＧｅの成長を説明する断面図である。
図６（Ａ）はＧｅ積層工程の初期段階を説明する図である。Ｇｅは、Ｇｅ積層工程の初期段階ではＳｉＯ２のマスク上には全く堆積せず、ウインドウのみに成長する。この段階では（００１）ファセットが優先成長し、ＳｉＯ２マスクとの境界部で（３１１）ファセットが出現する。
図６（Ｂ）は、ウインドウに成長するＧｅの膜厚が大きくなり、ＳｉＯ２のマスクの厚みを超えた段階を説明する図である。Ｇｅの（３１１）ファセットはさらに成長の遅い（１１１）と（１１−１）ファセットとなる。（１１１）と（１１−１）ファセットはＳｉ基板方向ではなくＳｉＯ２のマスク上方へ向けて成長し、マスク上で隣のウインドウから成長してきたＧｅの（１１１）と（１１−１）ファセットと接触する。
図６（Ｃ）は、マスク上で積層Ｇｅが接触した後の段階を説明する図である。成長が進行すると、Ｇｅの（１１１）と（１１−１）ファセットの接触部分は他の部分より低く、窪みとなっている。この窪みには成長の速いＧｅの（００１）ファセットが現れ、窪みを埋めるように成長が進行する。一方、マスク上（前記窪みの下部分）はＧｅＨ４の供給がないため反応が起こらずＧｅが成長しない。このためマスク上にはドーム状の空間が残る。
図６（Ｄ）は、Ｇｅ積層工程終了時のＧｅ薄膜の状態を説明する図である。また、図７は、Ｇｅ積層工程終了後のＧｅ単結晶薄膜を説明する断面ＳＥＭ写真である。マスク上の窪みは成長の速いＧｅの（００１）ファセットで埋められ、平坦なＧｅ薄膜が得られている。また、マスク上には空間があることがわかる。図６では２つの積層Ｇｅ（ウインドウが２つ）で説明したが、ウインドウが３つ以上でも同様である。
図８から図１０は、Ｇｅ積層工程終了後のＧｅ単結晶薄膜を説明する断面ＴＥＭ写真である。本写真のマスクは、ライン厚みが１５ｎｍ、ライン幅Ｄが５００ｎｍ、ウインドＷｓｉが６００ｎｍである。図９はＳｉＯ２のライン付近を拡大した写真、図１０はウインドウを拡大した写真である。特に図１０から、Ｇｅ積層工程の初期段階ではＧｅ結晶に転位が発生していることがわかる。しかし、発生した転位は上方へは成長せず、途中でＳｉ基板方向へ進みＳｉ基板との界面で終了、あるいは隣接する貫通転位と会合して終了している。このように、断面ＴＥＭ写真では、本製造方法で製造したＧｅ単結晶薄膜の転位は、マスク上に発生したドーム状の空間より低い位置（ドーム状の空間の高さよりＳｉ基板側）には存在するが、ドーム状の空間より高い位置にはほとんど存在しないことがわかる。例えば、図１０に示す貫通転位はＳｉ基板表面から約１００ｎｍの高さでＳｉ基板表面へ戻されている。
続いて、Ｇｅの貫通転位密度を確認するため、広範囲での欠陥評価を行った。図１１と図１２は、本製造方法で製造したＧｅ単結晶薄膜の表面欠陥評価の結果を説明するＡＦＭ（原子間力顕微鏡）像写真である。薄膜表面の貫通転位はピットとして現れる。化学エッチングをするとピット部分は他の部分よりエッチング速度が速く、窪みとなりＡＦＭで観察することができる。前述のように本実施形態ではマスク形成領域以外の領域にＢｌａｎｋｅｔ Ｇｅを成長させている。図１１（Ａ）はマスク形成のＡＴＭ像（１０μｍ×１０μｍ）であり、図１１（Ｂ）はＢｌａｎｋｅｔ ＧｅのＡＴＭ像（１０μｍ×１０μｍ）である。ＡＴＭ像においてピットは黒点となって見える。図１１（Ａ）と（Ｂ）を比較すれば、Ｂｌａｎｋｅｔ Ｇｅ表面には多くのピット（貫通転位）が存在するが、マスク形成に成長させたＧｅにはピット（貫通転位）が存在しないことがわかる。なお、図１１（Ａ）の左側に黒く見える領域があるが、これはＧｅの膜厚が薄くなっている部分でピットではない。
図１２は、観察領域を拡大させたＡＴＭ像（３０μｍ×３０μｍ）である。ここまで観察領域を広げると１点のみピットを見つけることができた。この結果から次のことがわかる。
・Ｂｌａｎｋｅｔ Ｇｅには多数のピットが存在する。つまり貫通転位の密度は７×１０７ｃｍ−２である。
・マスク上に成長させたＧｅの貫通転位の密度は１×１０５ｃｍ−２である。
・本製造方法で製造したＧｅ単結晶薄膜は、Ｂｌａｎｋｅｔ Ｇｅより貫通転位の密度を三桁近く減少させることができた。
ここで、ＳｉＯ２のマスクを形成したＳｉ基板でＧｅ結晶の貫通転位密度を低減できた理由を図１３と図１４を用いて以下に考察する。
図１３はＢｌａｎｋｅｔ Ｇｅで貫通転位を撮影した断面ＳＥＭ写真である。図１４はＳｉＯ２のライン・アンド・スペース上に成長中のＧｅに発生した貫通転位の動向を説明する模式図である。
上述したようにＢｌａｎｋｅｔ Ｇｅでは貫通転位の密度は１×１０８ｃｍ−２であった。従って、図１３のように１×１μｍ２の領域に貫通転位は一つあることになる。ここで、ＳｉＯ２のマスクは、ライン幅が５００ｎｍ、ウインドウ幅が６００ｎｍなので、ウインドウのＳｉ上に成長するＧｅには貫通転位が統計的に一本入ることになる。
このスペース部分にＧｅが成長する極めて初期に転位が発生し（図１４（ａ））、マスク側面とＧｅとの界面に向かって生じる歪みによりこの転位はＧｅ層内で曲げられるか、マスク側面との層界面へ移動することになる（図１４（ｂ））。そして、この貫通転位はＧｅの成長中にＳｉ基板方向にもどされる（図１０参照）、あるいはマスクの側面に到達しマスク側面とＧｅとの界面で固定された状態（図９参照）になる。つまり、ウインドウの上方に成長する貫通転位は極めて少ない。この現象は、厚み１００ｎｍ以下の薄マスクでのみ生じる。
つまり、本製造方法は、薄ＳｉＯ２ライン・アンド・スペースを使用する点で非特許文献１の製造方法と異なり、ウインドウの上方の貫通転位が極めて少ない点で非特許文献２の製造方法とも異なる。
［実施形態２］
図１５は、本実施形態の光デバイス３０１を説明する断面図である。光デバイス３０１は、
Ｓｉ基板１１と、
Ｓｉ基板１１上に配置され、誘電体薄膜の一部を短冊状に複数除去し、複数の短冊状の前記Ｓｉ基板表面を露出させるマスク１２と、
マスク１２から露出するＳｉ基板１１に接触し、マスク１２を覆うｎ型又はｐ型のＧｅ単結晶薄膜１３と、
を備える。
符号１４は、Ｇｅ単結晶薄膜１３のＳｉ基板１１と反対側に形成した、Ｇｅ単結晶薄膜１３と極性の異なるＧｅ単結晶薄膜である。つまり、Ｇｅ単結晶薄膜１３とＧｅ単結晶薄膜１４との間でｐｎ接合が形成される。
符号１５は電極である。
光デバイス３０１のマスク１２は、誘電体薄膜の厚みが１００ｎｍ以下、前記短冊状に除去されない誘電体薄膜の幅が５００ｎｍ±１０ｎｍであり、前記短冊状で露出させるＳｉ基板１１表面の幅Ｗｓｉが１００ｎｍ以上１０００ｎｍ以下であり、
Ｇｅ単結晶薄膜１３は、マスク１２表面から前記Ｓｉ基板と反対側の表面までの距離である厚みΤが２００ｎｍ以上４００ｎｍ以下であることが好ましい。
光デバイス３０１は、実施形態１で説明した製造方法のライン・アンド・スペース形成工程形成したＳｉＯ２薄膜のマスク１２が並列するＳｉ基板１１にＧｅ積層工程で積層したＧｅ単結晶薄膜１３を備える。実施形態１で説明したように、Ｇｅ単結晶薄膜１３はＳｉ基板１１との界面やＳｉＯ２マスク１２との界面に転位が存在し、光が伝搬する領域及びＧｅのｐｎ接合部分には転位の存在が極めて少ない。このため、半導体レーザを光デバイス３０１で製造すればキャリアの再結合欠陥を低減でき、閾値電流を下げることができる（Ｓｉ基板とＧｅ結晶との界面に転位が存在してもｎ型同士あるいはｐ型同士の接合なので影響がない。）。
光デバイス３０１を単一モードの光変調器として利用する場合、座標（Ｗｓｉ，Τ）（単位はｎｍ）としたとき、
Ａ（１００，３５０）
Ｂ（４００，２００）
Ｃ（８００，２００）
Ｄ（６００，２５０）
Ｅ（４００，３５０）
Ｆ（２００，３５０）
Ｇ（２００，４００）
の５点を頂点とする多角形で囲まれる、幅Ｗｓｉと厚みΤの領域にあるようなマスク１２とＧｅ単結晶薄膜１３を備える。
図１６は、ウインドウ（Ｗｓｉ）とＧｅ結晶の厚み（Τ）を変えて光デバイスを作成し、伝搬する光のモードの状態を観察した結果である。なお、Τはマスク表面からの厚みである。図１６において、“Ｓ”は光がシングルモードで伝搬できる範囲、“Ｍ”は光がマルチモードで伝搬する範囲、無表記は光が伝搬できない範囲である。このうち、光がシングルモードで伝搬できる範囲を特定した図を図１７に示す。
以上のように、本製造方法で製造する際にウインドウ（Ｗｓｉ）とＧｅ結晶の厚み（Τ）を調整することで光源、光変調器、受光器として使用できる光デバイスを製造することができる。
本発明に係る光デバイスは図１５のような構造に限定されない。例えば、図２２と図２３に説明する光デバイスの構造であってもよい。光デバイス３０２は、Ｇｅ単結晶薄膜１３の側面にＧｅ単結晶薄膜１４が形成される構造である。また光デバイス３０３は、Ｇｅ単結晶薄膜１３の上面の一部にイオン注入を行い極性を変更させた構造である。
なお、本実施形態ではＳｉ基板１１の極性とＧｅ単結晶薄膜１３の極性が同じである場合で説明したが、本発明に係る光デバイスはＳｉ基板１１の極性とＧｅ単結晶薄膜１３の極性が異なる構造を排除するものではない。
［実施形態３］
ウインドウ（Ｗｓｉ）が１μｍ以上であるライン・アンド・スペースをＳｉ基板に形成し、Ｇｅ成長させるＧｅ単結晶薄膜の製造方法を説明する。マスク幅Ｄは実施形態１と同じである。実施形態１で説明したようにライン・アンド・スペース形成工程でＳｉ基板上にライン・アンド・スペースを形成する。そして、実施形態１で説明したようにＧｅ単結晶薄膜をＧｅ積層工程でエピタキシャル成長させる。この場合の貫通転位が減少するメカニズムを図６、図１８から図２１を用いて説明する。なお、いずれの図もマスクに対して垂直な面でＳｉ基板を切断した断面図である。
［ケース１］
まず、ウインドウ（Ｗｓｉ）にＳｉＯ２が残存する場合を説明する。ライン・アンド・スペース形成工程のエッチングでウインドウのＳｉＯ２を完全に除去できていない場合がある。この場合のＧｅ積層工程でのＧｅエピタキシャル成長を図６を用いて説明する。
この場合、図６に記載されるＳｉＯ２は残留ＳｉＯ２である。図６（Ａ）及び図（Ｂ）は実施形態１で説明した通りである。ただし、残留ＳｉＯ２は線状ではない。そして、成長するＧｅの中にはソロバンの珠形状の結晶となるものが存在する。このようなソロバンの珠形状の結晶は、外周に転位が存在するが、成長が進み隣接するソロバンの珠形状の結晶と接触すると転位同士が反応して消滅する（図６（Ｃ））。図６（Ｄ）は、さらにＧｅの成長が進んだ状態であるが、図６（Ｃ）で転位が消滅した後（上方）の結晶には転位が存在しない。Ｇｅ積層工程の時間にもよるが、ソロバンの珠形状の結晶と接触する位置はＧｅ単結晶薄膜表面から３００〜４００ｎｍの深さ（表面からＳｉ基板方向）である。
［ケース２］
続いて、ウインドウ（Ｗｓｉ）にＳｉＯ２が残存しない場合を図１８で説明する。図１８は、断面図である。
図１８（Ａ）は成長開始時のＧｅ単結晶の状態である。スペースＷｓｉにメサ状のＧｅが成長し、（１００）と（３１１）ファセットができる。ファセットの線膨張係数の違いから、Ｇｅ単結晶内に圧縮歪が発生する。
（１００）ファセット成長は（３１１）ファセット成長より速い。このため、図１８（Ｂ）のようにＧｅメサは三角形となる。この三角形のＧｅ単結晶のエッジはマスクと接しており最大の圧縮歪が発生している。
さらにＧｅが成長すると、図１８（Ｃ）のように（３１１）ファセット面から（１１１）ファセット面が生じ、Ｇｅ単結晶はソロバンの珠状のようになる。このような形状になるとＧｅ単結晶に発生した圧縮歪が減少する（仮に「無歪Ｇｅ」と呼ぶ。）。但し、単結晶両側のマスクとＳｉ基板に接するＧｅ層（長方形の部分）は依然として圧縮歪が残る（仮に「圧縮歪Ｇｅ」と呼ぶ。）。
図１８（Ｃ）の無歪Ｇｅは、圧縮歪Ｇｅに比して空孔の平衡濃度が増加する。このため、圧縮歪Ｇｅから無歪Ｇｅへ変化することで空孔濃度は未飽和となり、これを平衡濃度に保とうとし、表面から空孔が拡散で入ってくる。
［Ｖ］ｅｑ （圧縮歪） ＜＜ ［Ｖ］ｅｑ （無歪）
拡散で無歪Ｇｅに取り込まれた空孔の効果を図１９を用いて説明する。
図１９（Ａ）は図１８（Ｂ）の状態であって、発生している歪を追記した図である。図１９（Ａ）のように転位はＳｉ基板からＧｅ表面に到達し、貫通転位と界面転位となっている。
Ｇｅ結晶の無歪化により生じた空孔の未飽和を補うため、表面から拡散してくる空孔は、図１９（Ｂ）のように貫通転位の上昇運動を誘起し、貫通転位を表面近傍で曲げる。
さらに、Ｇｅも成長し続けており、空孔の拡散流により近接する転位同士が反応する。この結果、図１９（Ｃ）のように表面近傍は無転位となる。
図１８（Ｂ）の状態で圧縮歪Ｇｅが無歪Ｇｅへ転じるが、圧縮歪Ｇｅから無歪Ｇｅへ転じる変換点はマスクの厚みとウインドウ（Ｗｓｉ）幅で定まる。図２０は変換点、マスクの厚み、ウインドウ（Ｗｓｉ）幅との関係を説明する図である。横軸はマスク厚み（μｍ）、縦軸は変換点（ｎｍ）とし、ウインドウ（Ｗｓｉ）幅毎にプロットしている。
図２０（Ａ）はＧｅ単結晶全体が圧縮歪Ｇｅの状態、図２０（Ｂ）は変換点を経過し、Ｇｅ単結晶の上方が無歪Ｇｅとなった状態である。変換点はＧｅ単結晶の最も高い部分の高さ（ＳｉＯ２表面からの高さ）で表している。図２０（Ｃ）はウインドウ（Ｗｓｉ）幅毎に変換点とマスクの厚みとの関係を示した図である。例えば、マスク厚みが１５ｎｍ、ウインドウ（Ｗｓｉ）幅が５００ｎｍの時、変換点は１００ｎｍである。ウインドウ（Ｗｓｉ）それぞれの曲線の右下は圧縮歪Ｇｅの状態（図２０（Ａ））であり、左上が無歪Ｇｅの状態（図２０（Ａ））である。図２０（Ｃ）のようにウインドウ（Ｗｓｉ）が狭いほど、マスクの厚みが薄いほど変換点が早いことがわかる。
図２１は、図２０（Ａ）の状態から図２０（Ｂ）の状態へ変換した時（変換点）の、断面における圧縮歪Ｇｅに対する無歪Ｇｅの面積比を説明する図である。横軸はマスクの厚み（μｍ）、縦軸は面積比（無歪Ｇｅ／圧縮歪Ｇｅ）であり、ウインドウ（Ｗｓｉ）毎にプロットしている。
図２１のようにマスクの厚みが小さいほど、ウインドウ（Ｗｓｉ）幅が小さいほど無歪Ｇｅの面積比が大きくなることがわかる。
［他の実施形態］
上記実施形態では「誘電体」がＳｉＯ２の場合で説明した。しかし、誘電体はＳｉＯ２に限らず、ＳｉＮ、ＳｉＯＮ、ＴａＯ、又はＴｉＯであってもよい。また、上記実施形態では「Ｇｅ単結晶薄膜」をＳｉ基板上に成長させる場合を説明したが、ＳｉＧｅやＳｉＧｅＳｎ等のＩＶ族結晶薄膜をＳｉ基板上に成長させる場合も上記マスクを利用することができる。
本発明の製造方法はＧｅ単結晶薄膜を利用する光デバイスの製造全般に適用することができる。
１１：Ｓｉ基板
１２：ＳｉＯ２マスク
１３：Ｇｅ単結晶薄膜（ｎ型）
１４：Ｇｅ単結晶薄膜（ｐ型）
１５：電極
３０１、３０２、３０３：光デバイス

Claims (4)

  1. Ｓｉ基板上の誘電体薄膜の一部を短冊状に複数除去してマスクを形成し、複数の短冊状の前記Ｓｉ基板表面を露出させるライン・アンド・スペース形成工程と、
    前記マスクに覆われていない前記Ｓｉ基板表面からＧｅを６００℃以上９００℃以下でエピタキシャル成長させ、Ｇｅで前記マスクを覆うＧｅ積層工程と、
    を行うＧｅ単結晶薄膜の製造方法であって、
    前記誘電体薄膜の厚みが１００ｎｍ以下、前記短冊状に除去されない前記誘電体薄膜の幅が５００ｎｍ±１０ｎｍであり、前記短冊状で露出させる前記Ｓｉ基板表面の幅Ｗｓｉが１００ｎｍ以上１０００ｎｍ以下となるように前記ライン・アンド・スペース形成工程で前記マスクを形成し、
    前記マスク表面から前記Ｓｉ基板と反対側の表面まで距離である厚みΤが２００ｎｍ以上４００ｎｍ以下となるように前記Ｇｅ積層工程で前記Ｇｅ単結晶薄膜を形成すること
    を特徴とするＧｅ単結晶薄膜の製造方法。
  2. 座標（Ｗｓｉ，Τ）（単位はｎｍ）としたとき、
    Ａ（１００，３５０）
    Ｂ（４００，２００）
    Ｃ（８００，２００）
    Ｄ（６００，２５０）
    Ｅ（４００，３５０）
    Ｆ（２００，３５０）
    Ｇ（２００，４００）
    の７点を頂点とする多角形で囲まれる、幅Ｗｓｉと厚みΤの領域にあるように前記ライン・アンド・スペース形成工程で前記マスクを形成し、前記Ｇｅ積層工程で前記Ｇｅ単結晶薄膜を形成すること
    を特徴とする請求項１に記載のＧｅ単結晶薄膜の製造方法。
  3. Ｓｉ基板と、
    前記Ｓｉ基板上に配置され、誘電体薄膜の一部を短冊状に複数除去し、複数の短冊状の前記Ｓｉ基板表面を露出させるマスクと、
    前記マスクから露出する前記Ｓｉ基板に接触し、前記マスクを覆うｎ型又はｐ型のＧｅ単結晶薄膜と、
    を備える光デバイスであって、
    前記マスクは、前記誘電体薄膜の厚みが１００ｎｍ以下、前記短冊状に除去されない前記誘電体薄膜の幅が５００ｎｍ±１０ｎｍであり、前記短冊状で露出させる前記Ｓｉ基板表面の幅Ｗｓｉが１００ｎｍ以上１０００ｎｍ以下であり、
    前記Ｇｅ単結晶薄膜は、前記マスク表面から前記Ｓｉ基板と反対側の表面までの距離である厚みΤが２００ｎｍ以上４００ｎｍ以下であること
    を特徴とする光デバイス。
  4. 座標（Ｗｓｉ，Τ）（単位はｎｍ）としたとき、
    Ａ（１００，３５０）
    Ｂ（４００，２００）
    Ｃ（８００，２００）
    Ｄ（６００，２５０）
    Ｅ（４００，３５０）
    Ｆ（２００，３５０）
    Ｇ（２００，４００）
    の７点を頂点とする多角形で囲まれる、幅Ｗｓｉと厚みΤの領域にあるような前記マスクと前記Ｇｅ単結晶薄膜を備えることを特徴とする請求項３に記載の光デバイス。
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GB0220438D0 (en) * 2002-09-03 2002-10-09 Univ Warwick Formation of lattice-turning semiconductor substrates
FR2896337A1 (fr) * 2006-01-17 2007-07-20 St Microelectronics Crolles 2 Procede de realisation d'une couche monocristalline sur une couche dielectrique
WO2007112066A2 (en) * 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
WO2008030574A1 (en) * 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
US8304805B2 (en) * 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8119494B1 (en) * 2010-07-29 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free hetero-epitaxy of lattice mismatched semiconductors
US8937366B1 (en) * 2011-04-26 2015-01-20 Stc.Unm Selective epitaxial overgrowth comprising air gaps
US9177967B2 (en) * 2013-12-24 2015-11-03 Intel Corporation Heterogeneous semiconductor material integration techniques

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