JP2008066326A - 半導体光素子を作製する方法 - Google Patents

Abstract

【課題】製造の過程において臨界膜を越えることを避けることが可能な、半導体光素子を作製する方法を提供する。
【解決手段】第１の領域１１ａ上の半導体メサ１１ｄ上および第２の領域１１ｂ上のそれぞれに、クラッドおよび歪み量子井戸構造のための複数の半導体膜２１ａ、２３ａ、２５ａ、２７ａを成長するので、第１の領域１１ａ上に成長される半導体膜２１ａ、２３ａ、２５ａ、２７ａは、第２の領域１１ｂ上に成長される複数の半導体膜から実質的に分離される。これ故に、半導体メサ１１ｄ上には、実質的に分離された半導体膜２１ａ、２３ａ、２５ａ、２７ａが堆積される。歪みを内包した量子井戸構造のための半導体膜２３ａの結晶が弾性的に変形でき、実質的に分離された半導体膜２３ａの応力が転位等の発生無しに低減される。
【選択図】図４

Description

本発明は、歪み量子井戸構造を有する半導体光素子を作製する方法に関する。

非特許文献１には、臨界歪を規定する理論式が記載されている。この式によれば、着目する半導体層の臨界歪は、当該半導体層よりも上に形成された半導体層における平均歪みとこれらの層の厚みとを用いて表される。当該半導体層の歪みが上記式の臨界歪み値を越えるとき、この半導体層において歪みを緩和するために転位が発生する。
Matthews, J. W., and Blakeslee, A. E. (1974) J. Crystal Growth 32,265

半導体光素子の多層構造体内のいずれの半導体層の歪みも臨界歪み値を越えることはできない。非特許文献１は、多層構造体内の半導体層の歪みが臨界歪みを越えるか否かを見積もることができる理論式を示す。したがって、想定される半導体積層体を有する半導体光素子の作製に先立って、この理論式を用いて、半導体積層体内のいずれの半導体層も臨界歪みを越えないことを予め見積もることができる。この見積もりでは、全層の堆積が完了した半導体積層体において、半導体積層体内の半導体層の歪みを求める。

しかしながら、半導体積層体内のいずれの半導体層も臨界歪みを越えないことを、この理論的な見積もり結果が示す場合でも、半導体積層体のための半導体層全ての形成が完了する前に、半導体光素子の作製途中において半導体層の歪みが臨界歪み値を越えることがある。なぜなら、半導体光素子のための多層構造体を作製するとき平坦な基板上に所望の半導体結晶膜を順に成長するので、半導体光素子の作製中では、着目する半導体層上に未だ半導体層が成長されていないからである。これ故に、上記見積もりに反して、所望の数の半導体層の形成が完了する前に半導体層の歪みが臨界歪み値を越えてしまうことがある。半導体層の歪みが臨界歪み値を越えると、良好な結晶成長が実現されない。

本発明は、このような事情を鑑みて為されたものであり、製造の過程において臨界膜を越えることを避けることが可能な、半導体光素子を作製する方法を提供することを目的とする。

本発明の一側面は、歪み量子井戸構造を有する半導体光素子を作製する方法である。この方法は、（ａ）III−Ｖ化合物半導体領域の第１の領域に設けられ所定の高さを有する第１の半導体メサ上および前記III−Ｖ化合物半導体領域の前記第１の領域と異なる第２の領域上のそれぞれに、歪み量子井戸構造のための複数の半導体膜を成長する工程と、（ｂ）前記複数の半導体膜を成長した後に、一または複数のIII−Ｖ化合物半導体膜を前記第第１の半導体メサおよび前記第２の領域上のそれぞれに成長して、複数の半導体層を含む積層体を前記第２の領域上に形成する工程とを備え、前記積層体はクラッドのためのIII−Ｖ化合物半導体膜を含む。

この方法によれば、III−Ｖ化合物半導体領域の第１の領域上の第１の半導体メサ上およびIII−Ｖ化合物半導体領域の第２の領域上のそれぞれに、歪み量子井戸構造のための複数の半導体膜を成長するので、第１の領域上に成長される複数の半導体膜は、第２の領域上に成長される複数の半導体膜から実質的に分離される。これ故に、第１の半導体メサ上には、実質的に分離された複数の半導体膜が堆積される。したがって、歪みを内包した量子井戸構造のための半導体膜の結晶が弾性的に変形することができ、実質的に分離された半導体膜の応力が、転位等の発生無しに低減される。

本発明に係る方法では、前記第１の半導体メサの幅は３マイクロメートル以下であることが好ましい。この方法によれば、この程度の幅であれば、メサの中央部においても十分な応力緩和が生じる。

本発明に係る方法は、（ｃ）前記積層体上にマスクを形成する工程と、（ｄ）前記マスクを用いて前記積層体をエッチングし第２の半導体メサを形成する工程と、（ｅ）前記第２の半導体メサを埋め込むための半導体を堆積する工程と
を更に備えることができる。前記半導体の格子定数は、前記III−Ｖ化合物半導体領域の格子定数と実質的に同じである。

この方法によれば、III−Ｖ化合物半導体領域の格子定数と実質的に同じ格子定数を持つ半導体結晶で埋め込むことにより、埋め込み用の半導体は、実質的に分離された半導体膜の側面に応力を加える。これ故に、活性層には若干の横方向緩和が無くなり、所望の歪を有する活性層が形成できる。

本発明に係る方法は、（ｆ）炭化水素を用いたエッチングにより前記III−Ｖ化合物半導体領域の前記第１の領域に前記第１の半導体メサを形成する工程を更に備えることができる。

この方法によれば、炭化水素を用いたエッチングにより、第１の半導体メサの側面に炭素系堆積物が生じるので、第１の半導体メサの側面への結晶成長が抑制される。

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

以上説明したように、本発明によれば、製造の過程において臨界膜を越えることを避けることが可能な、半導体光素子を作製する方法が提供される。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の、歪み量子井戸構造を有する半導体光素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

図１、図２および図３は、歪み量子井戸構造を有する半導体光素子を作製する方法における主要な工程を示す図面である。半導体光素子としては、例えば半導体レーザである。

まず、半導体基板１１を準備する。半導体基板１１としては、第１導電型のIII−Ｖ化合物半導体基板を用いることができ、例えば、ｎ型ＩｎＰウエハ、或いはｎ型ＩｎＰウエハ上にＩｎＰ膜が形成されたエピタキシャル基板等を用いることができる。図１（Ａ）に示されるように、半導体メサを作成するためのマスク１３を半導体基板１１の第１の領域１１ａ上に形成する。マスク１３は、例えばシリコン無機化合物からなり、具体的にはシリコン酸化物、シリコン窒化物等が用いられる。マスク１３の幅は、作製される半導体メサの幅を規定しており、例えば２マイクロメートル程度である。半導体メサの幅は、３マイクロメートル以下であれば、この半導体メサ上に堆積されたIII−Ｖ化合物半導体結晶において十分な応力緩和が生じる。半導体メサの幅の下限は、半導体メサ上に形成される導波路構造に光導波モードと関連しており、例えば１マイクロメートル程度である。

図１（Ｂ）に示されるように、マスク１３を用いて半導体基板１１の第２の領域１１ｂをエッチングする。エッチング装置１５を用いて、エッチング１７が行われる。半導体基板１１ｃは半導体メサ１１ｄを含む。本実施例では、マスク１３の形状はストライプ状である。ドライエッチングを用いるとき、エッチングのためのガスとして、例えば炭化水素、または塩素を使用できる。炭化水素（例えばＣＨ_４及びＨ_２）を用いたエッチングにより、炭素系薄膜といった炭素系堆積物が半導体メサ１１ｄの側面１１ｅに生じるので、引き続く工程で行われる結晶成長において、半導体メサ１１ｄの側面への結晶成長が抑制される。

半導体メサ１１ｄの高さＨ１は、例えば２マイクロメート程度である。半導体メサ１１ｄの高さＨ１は１マイクロメートル以上であることが好ましい。また、半導体メサ１１ｄの高さは３マイクロメートル以下であることが好ましい。或いは、半導体メサ１１ｄの高さＨ１は、引き続く工程で堆積される半導体膜の厚みのと同等以上であることが好ましい。

図１（Ｃ）に示されるように、半導体メサ１１ｄを形成した後に、結晶成長装置１９を用いて、第１の領域１１ａの半導体メサ１１ｄ上および第２の領域１１ｂ上のそれぞれに、III−Ｖ化合物半導体膜２１を堆積する。結晶成長装置１９としては、例えば有機金属気相成長炉を使用できる。半導体メサ１１ｄ上に成長される半導体膜２１ａは、第２の領域１１ｂ上に成長される半導体膜２１ｂから実質的に分離される。III−Ｖ化合物半導体膜２１は、例えば第１導電型のクラッド層のために成長される。

次いで、図１（Ｃ）に示されるように、半導体メサ１１ｄを形成した後に、結晶成長装置１９を用いて、第１の領域１１ａの半導体メサ１１ｄ上および第２の領域１１ｂ上のそれぞれに、III−Ｖ化合物半導体２３を堆積する。半導体メサ１１ｄ上に成長される半導体層２３ａは、第２の領域１１ｂ上に成長される半導体層２３ｂから実質的に分離される。III−Ｖ化合物半導体２３は、例えば歪み量子井戸構造のための複数の半導体膜（井戸層および障壁層）を含む。

図２（Ａ）に示されるように、III−Ｖ化合物半導体領域２３を形成した後に、結晶成長装置１９を用いて、第１の領域１１ａの半導体メサ１１ｄ上および第２の領域１１ｂ上のそれぞれに、III−Ｖ化合物半導体膜２５を堆積する。半導体メサ１１ｄ上に成長される半導体膜２５ａは、第２の領域１１ｂ上に成長される半導体膜２５ｂから実質的に分離される。III−Ｖ化合物半導体膜２５は、例えば第２導電型のクラッド層のために成長される。

次いで、図２（Ａ）に示されるように、III−Ｖ化合物半導体膜２５を形成した後に、結晶成長装置１９を用いて、第１の領域１１ａの半導体メサ１１ｄ上および第２の領域１１ｂ上のそれぞれに、III−Ｖ化合物半導体膜２７を堆積する。半導体メサ１１ｄ上に成長される半導体膜２７ａは、第２の領域１１ｂ上に成長される半導体膜２７ｂから実質的に分離される。III−Ｖ化合物半導体膜２７は、例えば第２導電型のコンタクト層のために成長される。これらの結晶成長工程により、エピタキシャル基板２９が形成される。エピタキシャル基板２９は、半導体メサ２９ａを含む。半導体メサ２９ａは、半導体メサ１１ｄおよび半導体膜２１ａ、２３ａ、２５ａ、２７ａを含む。

この方法によれば、第１の領域１１ａ上の半導体メサ１１ｄ上および第２の領域１１ｂ上のそれぞれに、クラッドおよび歪み量子井戸構造のための複数の半導体膜２１、２３、２５、２７を成長するので、第１の領域１１ａ上に成長される半導体膜２１ａ、２３ａ、２５ａ、２７ａは、第２の領域１１ｂ上に成長される複数の半導体膜２１ｂ、２３ｂ、２５ｂ、２７ｂから実質的に分離される。これ故に、半導体メサ１１ｄ上には、実質的に分離された半導体膜２１ａ、２３ａ、２５ａ、２７ａが堆積される。したがって、歪みを内包した量子井戸構造のための半導体膜２３ａの結晶が弾性的に変形でき、実質的に分離された半導体膜２３ａの応力が転位等の発生無しに低減される。

一例のエピタキシャル基板２９は、
半導体基板１１ｃ：ｎ型ＩｎＰ基板
III−Ｖ化合物半導体膜２１：Ｓｉドープｎ型ＩｎＰ半導体、３５０マイクロメートル厚
III−Ｖ化合物半導体（井戸層／障壁層）２３：歪み多重量子井戸構造、
アンドープＧａＩｎＡｓＰ／ＧａＩｎＡｓＰ、井戸層６ｎｍ、バンドギャップ波長１．３６マイクロメートル、０．８％の圧縮歪みとなる格子定数、障壁層１０ｎｍ、バンドギャップ波長１．１マイクロメートル、ＩｎＰ基板と同じ格子定数、井戸層の層数８層、
III−Ｖ化合物半導体膜２５：Ｚｎドープｐ型ＩｎＰ半導体、２マイクロメートル厚
III−Ｖ化合物半導体膜２７：Ｚｎドープｐ型ＧａＩｎＡｓ半導体、０．２マイクロメートル厚
である。

III−Ｖ化合物半導体（井戸層／障壁層）２３は、ＩｎＰ基板との格子不整合△ａ／ａが０．８％の圧縮歪を有するＧａＩｎＡｓＰ井戸層（厚み６ｎｍ）と、ＩｎＰ基板とほぼ同じ格子定数を有するＧａＩｎＡｓＰ障壁層（厚さ１０ｎｍ）からなる歪み多重量子井戸構造であり、井戸層の層数は８層である。従来の方法で、ＩｎＰ基板上に、ＩｎＰ基板との格子不整合△ａ／ａが０．８％の圧縮歪を有するＧａＩｎＡｓＰ井戸層（厚み６ｎｍ）と、ＩｎＰ基板とほぼ同じ格子定数を有するＧａＩｎＡｓＰ障壁層（厚さ１０ｎｍ）からなる歪み多重量子井戸構造を形成した場合、井戸層が５層までの場合は、結晶成長により量子井戸構造を作成しても、成長中に臨界膜厚に達しないので転位は発生しない。しかし、このように井戸層に０．８％の比較的大きな歪を有する多重井戸構造を作成する場合、井戸層の層数が６層を超えると、量子井戸構造を結晶成長により形成する過程において、臨界膜厚を越えてしまい、転位が結晶中に導入され、結晶性が著しく劣化することとなる。

一方、第１の領域１１ａ上に成長される半導体膜２１ａ、２３ａ、２５ａ、２７ａは、第２の領域１１ｂ上に成長される複数の半導体膜２１ｂ、２３ｂ、２５ｂ、２７ｂから実質的に分離されるので、結晶成長過程においても、歪みを内包した量子井戸構造のための半導体膜２３ａは結晶が弾性的に変形でき、半導体膜２３ａの応力が低減される。この結果、井戸層に０．８％の比較的大きな圧縮歪を有し、６層以上の井戸層、例えば８層の井戸層を備えた多重井戸構造を、結晶中にミスフィット転位等を生じることなく得ることができる。

図２（Ｂ）に示されるように、必要な場合には、光導波路構成を形成するためのマスク３１を半導体メサ２９ａ上に形成する。マスク３１は、例えばシリコン無機化合物からなり、具体的にはシリコン酸化物、シリコン窒化物等が用いられる。マスク３１の幅は、作製される光導波路メサの幅を規定しており、例えば１．５マイクロメートル程度である。マスク３１を用いて半導体メサ２９ａをエッチングして、半導体メサ２９ｂを形成する。エッチング装置３３を用いて、エッチング３５が行われる。エッチング３５は、ドライエッチングにより行われることが好ましい。このエッチング３５により、半導体基板１１ｇの半導体メサ１１ｆ上には、半導体膜２１ｂ、２３ｂ、２５ｂ、２７ｂが位置する。

図３（Ａ）に示されるように、埋め込みのための半導体領域３７をマスク３１を用いて成長し、半導体メサ２９ｂを埋め込む。結晶成長装置１９を用いて半導体領域３７を成長すると、半導体領域３７はマスク３１上には実質的に堆積されない。半導体領域３７の格子定数は、III−Ｖ化合物半導体２１または半導体基板１１の格子定数と実質的に同じである。III−Ｖ化合物半導体膜２１または半導体基板１１の格子定数と実質的に同じ格子定数を持つ半導体結晶で半導体メサ２９ｂ埋め込むことにより、埋め込み用の半導体３７は、実質的に分離された半導体膜２３ｂの側面に応力を加えることができる。これ故に、若干の横方向緩和が活性層には無くなり、ＩｎＰ基板の格子定数と井戸層の格子定数で決定される所望の、より大きな歪を有する活性層２３ｃが形成できる。この場合においても、多重量子井戸構造を含む活性層に転位を生じること無く、良好な結晶を得ることができる。半導体領域３７を堆積した後に、マスク３１を除去する。

図３（Ａ）に示されるように、マスク３１を除去した後に、コンタクト層２７ｂおよび半導体領域３７上に絶縁膜４１を形成する。絶縁膜４１は、半導体メサ２９ｂの位置に対応した開口を有する。絶縁膜４１およびコンタクト層２７上に第１の電極（アノード）４３を形成すると共に、半導体基板１１ｇの裏面１１ｈに第２の電極（カソード）４５を形成する。これらの工程により、半導体光素子が作製される。

本実施例では、半導体光素子のための半導体結晶膜を成長するとき半導体メサの側面に結晶が成長されないように、側壁上の付着物を利用している。これにより、量子井戸構造のための活性領域の応力緩和が容易になる。しかしながら、側壁に結晶が成長されるときでも、活性領域の応力緩和の利点は維持される。

また、本実施例では、光導波路のための半導体メサが、結晶成長のための半導体メサと別個に形成されているけれども、結晶成長のための半導体メサをそのまま光導波路のための半導体メサとして利用することもできる。このとき、光導波路のための半導体メサを改めて作製することなく、埋め込み成長を行う。

図４を参照しながら、上記の結晶成長の一例と歪み緩和との関係を説明する。図４（Ａ）に示されるように、クラッド領域のための半導体膜２１ａ上に歪み量子井戸構造のための半導体領域２３ａを堆積する。半導体膜２１ａの格子定数は、半導体領域２３ａの井戸層および／または障壁層の格子定数と異なる。半導体膜２３ａの一端は半導体領域２１ａと接合しており、半導体膜２３ａの他端は解放されている。このとき、半導体領域２３ａの幅は、半導体メサ１１ｄのボトムの幅に比べて広がる。この広がりにより、成長が完了したとき、半導体領域２３ａの応力は緩和された状態にある。また、好適な状況では、歪み量子井戸構造には、平坦な半導体表面に成長された歪み量子井戸構造のための半導体領域に比べて、半導体領域２３ａが小さいので、半導体領域２３ａは、比較的大きな歪みを許容する。本実施の形態に係る方法は、臨界歪を超える歪を内包する活性領域を作製するときに好適である。

図４（Ｂ）に示されるように、歪み緩和が生じている半導体領域２３ａ上に、クラッド領域のための半導体膜２５ａを成長する。半導体膜２５ａの格子定数は、半導体領域２３ａの井戸層および／または障壁層の格子定数と異なる。半導体膜２５ａの一端は半導体領域２３ａと接合しており、半導体膜２５ａの他端は解放されている。このとき、半導体領域２３ａの幅は、半導体膜２５ａの他端の幅に比べて広がる。この広がりにより、半導体膜２５ａの成長が完了したときでも、半導体領域２３ａの応力緩和の状態は維持されている。半導体領域２３ａがクラッド領域のための半導体膜２１ａ、２５ａによって挟まれるけれども、比較的小さいサイズの３つの半導体膜２１ａ、２３ａ、２５ａが適切に歪むことによって、大きな歪みを内包すると共に良好な結晶性を示す導波路構造が形成可能になる。

図４（Ｃ）に示されるように、導波路構造を埋め込むことによって、歪みが緩和されている半導体領域２３ｂの側面に埋め込み半導体領域３７からの力が加わり、所望の歪みを内包する活性層のための半導体膜２３ｃが形成される。

以上の説明から理解されるように、活性領域のための歪半導体領域２３ａには、半導体メサを含まない平坦な半導体表面上に成長される半導体膜の臨界歪を超える歪を導入するときに、本実施の形態に係る方法は特に有用である。また、結晶成長のための半導体メサが完成したとき、全歪量は臨界歪を越えないことが好ましい。しかしながら、全歪量が臨界歪を超えるときでも、歪み構造の半導体領域の結晶性が改善される。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態では、半導体レーザについて例示的に説明しているけれども、半導体光素子は、半導体光増幅素子、発光ダイオード、光変調器、或いはこれらの集積素子等であることもできる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

図１は、歪み量子井戸構造を有する半導体光素子を作製する方法における主要な工程を示す図面である。 図２は、歪み量子井戸構造を有する半導体光素子を作製する方法における主要な工程を示す図面である。 図３は、歪み量子井戸構造を有する半導体光素子を作製する方法における主要な工程を示す図面である。 図４は、結晶成長工程における歪み緩和と結晶成長との関係を説明する図面である。

符号の説明

１１、１１ｃ、１１ｇ…半導体基板、１１ａ…半導体基板の第１の領域、１１ｂ…半導体基板の第１の領域、１１ｄ、１１ｆ…半導体メサ、１１ｅ…半導体メサの側面、１３…マスク、１５…エッチング装置、Ｈ１…半導体メサの高さ、１９…結晶成長装置、２１…III−Ｖ化合物半導体膜、２１ａ…半導体膜、２１ｂ…半導体膜、２３…III−Ｖ化合物半導体、２３ａ…半導体層、２３ｂ…半導体層、２３ｃ…歪みが内包された半導体層、２５…III−Ｖ化合物半導体膜、２５ａ…半導体膜、２５ｂ…半導体膜、２７…III−Ｖ化合物半導体膜、２７ａ…半導体膜、２７ｂ…半導体膜、２９…エピタキシャル基板、２９ａ、２９ｂ…半導体メサ、３１…マスク、３３…エッチング装置、３５…エッチング、３７…埋め込み用の半導体領域、４１…絶縁膜

Claims (4)

1. 歪み量子井戸構造を有する半導体光素子を作製する方法であって、
   III−Ｖ化合物半導体領域の第１の領域に設けられ所定の高さを有する第１の半導体メサ上および前記III−Ｖ化合物半導体領域の前記第１の領域と異なる第２の領域上のそれぞれに、歪み量子井戸構造のための複数の半導体膜を成長する工程と、
   前記複数の半導体膜を成長した後に、一または複数のIII−Ｖ化合物半導体膜を前記第第１の半導体メサおよび前記第２の領域上のそれぞれに成長して、複数の半導体層を含む積層体を前記第２の領域上に形成する工程と
   を備え、
   前記積層体はクラッドのためのIII−Ｖ化合物半導体膜を含む、ことを特徴とする方法。
2. 前記第１の半導体メサの幅は３マイクロメートル以下である、ことを特徴とする請求項１に記載された方法。
3. 前記積層体上にマスクを形成する工程と、
   前記マスクを用いて前記積層体をエッチングし第２の半導体メサを形成する工程と、
   前記第２の半導体メサを埋め込むための半導体を堆積する工程と
   を更に備え、
   前記半導体の格子定数は、前記III−Ｖ化合物半導体領域の格子定数と実質的に同じである、ことを特徴とする請求項１または請求項２に記載された方法。
4. 前記III−Ｖ化合物半導体領域の前記第１の領域に前記第１の半導体メサを炭化水素を用いたエッチングにより形成する工程を更に備える、ことを特徴とする請求項１〜請求項３のいずれか一項に記載された方法。
   
   

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