JP5008786B2 - プレーナ・ヘテロ構造の製造方法 - Google Patents

プレーナ・ヘテロ構造の製造方法 Download PDF

Info

Publication number
JP5008786B2
JP5008786B2 JP2000091660A JP2000091660A JP5008786B2 JP 5008786 B2 JP5008786 B2 JP 5008786B2 JP 2000091660 A JP2000091660 A JP 2000091660A JP 2000091660 A JP2000091660 A JP 2000091660A JP 5008786 B2 JP5008786 B2 JP 5008786B2
Authority
JP
Japan
Prior art keywords
groove
substrate
layer
heterostructure
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000091660A
Other languages
English (en)
Other versions
JP2000315807A (ja
Inventor
カロリン・ヘルナンデス
イヴ・カンピデリ
モーリス・リヴォール
ダニエル・ベンサイル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Orange SA
Original Assignee
France Telecom SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by France Telecom SA filed Critical France Telecom SA
Publication of JP2000315807A publication Critical patent/JP2000315807A/ja
Application granted granted Critical
Publication of JP5008786B2 publication Critical patent/JP5008786B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • H01L31/1812—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table including only AIVBIV alloys, e.g. SiGe
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/125—Quantum wire structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035236—Superlattices; Multiple quantum well structures
    • H01L31/035254—Superlattices; Multiple quantum well structures including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table, e.g. Si-SiGe superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/34—Materials of the light emitting region containing only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0207—Substrates having a special shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/021—Silicon based substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/223—Buried stripe structure
    • H01S5/2232—Buried stripe structure with inner confining structure between the active layer and the lower electrode
    • H01S5/2234—Buried stripe structure with inner confining structure between the active layer and the lower electrode having a structured substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3223—IV compounds
    • H01S5/3224—Si
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Electromagnetism (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biophysics (AREA)
  • Optics & Photonics (AREA)
  • Element Separation (AREA)
  • Light Receiving Elements (AREA)
  • Semiconductor Lasers (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、電子及び／又は光電子デバイスの製造に関するプレーナ・ヘテロ構造(planar heterostructure)を製造する方法一般に関し、特に超小型電子技術工業に関する。
【０００２】
【従来の技術】
きわめて重要で、集積回路の製造に関するプロセスをしばしば制限するステップは、フォトリソグラフィによるエッチングのステップである。典型的に１００ｎｍ以下の幅を有する非常に薄いパターンを生成するために、フォトリソグラフィ技術は非常に高価で手間のかかる装置を必要とし、そのようなフォトリソグラフィ技術としては、Ｘ線を用いる光学的露光、又は電子ビームを用いる直接書き込みがある。
【０００３】
【発明が解決しようとする課題】
このため、超小型電子デバイス(microelectronic device)、特に光電子デバイス(optoelectronic device) などの製造に関して、フォトリソグラフィのステップをできる限り用いないことが望まれる。
【０００４】
【課題を解決するための手段】
堆積物の厚さにわたって存在する非常に良い制御を使用することによって、フォトリソグラフィのステップなしに又はこれを回避して、活物質に非常に細く予め定めた幅でパターン（例、ＣＭＯＳゲート又は多重量子井戸層）を生成することができることがわかった。そのような手法は、プレーナの試料のバルク内というよりむしろ試料の表面にある（特に光電子）デバイスを製造することを可能とする。
【０００５】
本発明によると、プレーナ・ヘテロ構造の製造方法は以下のものを含む。
ａ）半導体基板において、基板の上側の主表面から始まり、底壁及び垂直な側壁を有する予め定めた幅及び深さを持つ少なくとも１つの溝(trench)をエッチングする。
ｂ）基板の上側主表面、溝の底壁及び側壁に、連続的な交互のSi1-xGex(０＜ｘ≦１)層とSi積層を堆積し、意図するヘテロ構造の最終的な用途に依存する数及び厚さの層を堆積する。
ｃ）平らな上側主表面を有する最終的なヘテロ構造を得るための化学機械的研磨を行い、溝における堆積した積層の高さを主表面と同じ高さにする。
【０００６】
本発明の方法における第１の実施形態において、溝における連続的な交互の積層は完全には溝を埋めず、化学機械的研磨ステップの前に誘電材料の層を堆積して溝の充てんを完了する。
【０００７】
本発明の方法における第２の実施形態において、代表的な例として、溝における連続的な交互の積層は、溝にくぼみを残すように生成され、化学機械的研磨の前に、くぼみが基板材料に達するように積層はエッチングされる。それから誘電材料が堆積され、拡大したくぼみを充てんし、化学機械的研磨が実行され、最終的なプレーナ・ヘテロ構造を得る。
【０００８】
本発明の方法における第３の実施形態において、積層が堆積される前に、誘電材料の層を堆積し、代表的な例として、誘電材料をエッチングして２つの半溝(half-trench)に分割するしきいを溝に形成し、堆積によって２つの半溝に連続的な交互の積層を充てんする。
【０００９】
【発明の実施の形態】
本発明に関する適当な基板は、バルク製又は薄膜シリコン製の基板であり、例としては、バルク又は薄膜ゲルマニウムのシリコン・オン絶縁体（silicon-on-insulator；SOI）がある。
【００１０】
明らかに、意図するデバイスの応用に従って、本発明の方法は、基板に複数の溝を生成することを含むことができる。溝は、その応用に依存する同じ又は異なる幅を有することができる。溝の深さもその応用に従って変化する。
【００１１】
溝の側壁（側面）は好ましくは垂直であり、つまり側壁は、＜１００＞の結晶学的方位に非常に近く、一般的に基板の上側主表面の平面に対して７０°から８０°の角度である。溝の側面が垂直でない場合、次の積層の堆積の間に、溝の側面、上部、及び底部に、均一な厚さの層を得ることができない。さらに、これらの領域における積層の成長が形状には沿うけれども乱される点で、溝の底部又は上部の角部領域は敏感な領域である。従って、例としてより深い溝、つまり大きい縦横比ｄ／ｗ（ｄ＝深さ、ｗ＝幅）を有する溝を形成することによって、これらの領域を後で活性になる領域から離すことが好ましい。溝の側壁も単結晶質の性質を有することが好ましく、そのため、エッチング後に溝の表面を酸化し、欠陥のない表面を得るために、例えば溶解によって酸化層を除去する。
【００１２】
マスクを用いるフォトリソ・エッチング(photolitho-etching)などの任意の従来の方法を用いることによって、溝を生成することができる。
【００１３】
Si1-xGex及びSiの交互の薄い層の堆積はエピタキシャル堆積であり、エピタキシャル堆積は、一般にヘテロエピタキシャル（heteroepitaxial）、又は化学蒸着法（chemical vapour deposition；CVD）を含む。出発基板がシリコン又はシリコン・オン絶縁体(SOI)である場合、基板に即座に堆積するSi1-xGex合金のGe濃度は、数原子％から１００原子％まで変えることができる。しかしながら、層の厚さはシリコン基板上で制約され、つまり、これを越えると層が緩和して転位を生じる限界の層の厚さ以下とされる。逆に、ゲルマニウム基板にSiリッチなSi1-xGexを堆積する場合においても同様である。形状に沿った堆積をすることができる温度、圧力、及び活性ガス種の流束の条件下で、様々な層が堆積される。すなわち、溝の表面、側壁、及び底面でそれぞれの膜が一定の厚さになるような堆積が行われる。これは最終的な結果である「線幅」が、溝の側壁の膜厚の正確性に依存するので重要である。これらの堆積は、従来の工業用シングル・ウェーハ・エピタキシ装置を用いて製造することができ、この装置は所望のSi1-xGex/Siの多重層の形成に特に適していることが明らかである。使用する堆積は表面形態が好ましく、つまりそれは（拡散形態に対して）化学反応の進行を制御するのが表面領域である堆積形態である。したがって、SiH4、GeH4、及びH2などの先行ガス（後者はキャリアガスの役割も行う）と共に、堆積温度を４５０℃から７００℃まで変化して行ってもよい。特に大きな縦横比の形状に一致した堆積を得るために、低い全気圧で堆積を実行することが好ましく、２．６ｋＰａ（２０ｔｏｒｒ）程度が典型的である。しかしながら、雰囲気圧をより高圧にしてもよい。
【００１４】
ひとつの応用例として、充てんした溝を有する構成物に、平坦化、又は非平坦化されるSiO２又はSi3N4などの絶縁材料層を、従来技術、例としてCVDによって堆積してもよい。
【００１５】
選択的に、溝においてエピタキシャル又はヘテロエピタキシャルに成長した層に、所望の構造に依存してｎ又はｐ型の不純物（ドーパント；dopant）を注入してもよい。
【００１６】
様々な層を堆積した後、化学機械的研磨（chemical-mechanical polishing；CMP）を実行し、それらの層を基板表面と同じ高さにする。任意の従来技術のCMP法を使うことができ、どんな構造であろうと平らな表面が得られるように、その条件が決められる。
【００１７】
最後に、さらに他の応用として、例として従来技術のエピタキシによって、Si、SiGe、又は誘電体などの材料層を、CMPの後の研磨された表面に再堆積することができる。
【００１８】
図を参照して、それぞれ残りの説明を行う。
図１のａからdは、本発明の方法の実施形態における主要ステップの断面図（ａからｃ）及び斜視図（ｄ）を示す。
図２のａからｃは、本発明の方法の第２実施形態における主要ステップの断面図を示す。
図３のａからｂは、本発明の方法の第２実施形態における主要ステップの断面図（ａ）及び斜視図（ｂ）を示す。
図４のａからｄは、本発明の方法の第３実施形態における主要ステップの断面図を示す。
【００１９】
図１のａからｄを参照して、本発明の方法の第１実施形態をここで説明する。
従来の技術、例としてエピタキシによって、シリコン又はゲルマニウムの層２を基板１に形成した後で、この層２に溝３をエッチングする。基板１は「絶縁体オン・シリコン（IOS；insulator-on-silicon）」基板などであり、シリコン層１ａ及び酸化珪素層１ｂを含む。溝３は予め定めたｄ／ｗの縦横比を有している。しかしながら所望の最終的なデバイスに従って、その縦横比を溝ごとに変えてもよい。
【００２０】
それから、図１のｂに示すように、層２の上面、より具体的には溝を境界とする隆起４、及び溝３の壁面に、交互のSi1-xGex（５、７）及びSi（６、８）の層を順々に堆積する。明らかなように、連続的な交互の層の数は、これらの層の厚さ及び所望の最終的デバイスに依存する。
【００２１】
図に示す方法の実施例において、連続的な交互の層は完全に溝を充てんせずに、そこにくぼみを残す。従来技術、例としてCVD法によってSiO2又はSi3N4などの絶縁材料層９が堆積され、絶縁材料層は溝のくぼみを充てんし、連続的な交互の層（５−８）を覆う。
【００２２】
本方法におけるこの段階で、従来技術の化学機械的研磨を実行し、これにより絶縁材料層９及び連続的な交互の層（５−８）の外面部分を除去し、図１のｃ及びｄに示すように、連続的な交互の層（５−８）及び誘電材料層９の高さを同じにし、平らな上側表面を有するヘテロ構造を得る。
【００２３】
このようにして、所望のデバイスを製造するために組み合わされた様々な材料の隣接する領域を、平らな上側の表面に得る。従来技術による予め定めた接点領域の製造後に、平面において機能するデバイスが得られる。このようなデバイスの例は、表面に垂直な照明の異なる波長での検出を、すなわち異なる層における吸収を用いないで可能とする量子井戸である。これは異なる溝幅を用いることにより達成される。
【００２４】
図２のaからｃ及び図３ａからｂは、本発明の方法における第２の実施形態を示し、同じ参照番号は同じ要素を表す。
【００２５】
図２のａに示すように、溝３を含むSi又はGe２の層の構成物を、前述のように製造した後で、図１のａからｄに関して述べたような連続的な交互のSi1-xGexとSiの層で溝を被覆する。その構成物の上側表面を、従来技術、例としてフォトリソグラフィによって適当なパターンを有する樹脂マスク１１で被覆する。このとき溝の充てんしていない部分又は露出したくぼみ１０は被覆されない。このフォトリソグラフィは、デバイスの活性領域の外側で行うので重要ではない。
【００２６】
それから、充てんしていない溝の底面部分を表に出すために、従来技術を用いて構成物をエッチングし、この結果としてSi又はGeの層２に達するくぼみ１２を形成する。
【００２７】
それから、前述のように、様々な活性領域（図２のｃ）を絶縁するために、拡張したくぼみ１２を充てんするように絶縁材料の層９が堆積され、図３のａ及びｂに示すようなプレーナ・ヘテロ構造を得るために、化学機械的研磨が実行される。
【００２８】
図４のａからｄは、本発明におけるプレーナ・ヘテロ構造の活性領域の絶縁方法に関する別の実施形態を図で示し、同じ参照番号は、同じ要素を表す。
【００２９】
図４のａに示すように、Si又はGeの層２に溝を形成した後、溝を充てんして層２を誘電材料９で覆う。それからマスキング樹脂１１の予め定めたパターンを従来技術を用いて誘電材料９に生成する。
【００３０】
図４のｂに示すように、代表的な例として、樹脂１１のパターンは、エッチング後に残った誘電材料層９が予め定めた厚さを持つ壁１３となるようにするものであり、その壁は溝を２つの半溝（１４、１５）に分割する。
【００３１】
それから、連続的な交互のSi及びSiGeの層（５−８）を２つの半溝、及び層２の表面（図４のｃ）に堆積し、図４のｄに示すプレーナ・ヘテロ構造を得るために、化学機械的研磨を実行する。
【００３２】
多重量子井戸に基づく実施形態の例
−量子細線製造
交互になる層の厚さ
SiGe(Ge濃度で１５〜２０％) ＜１０ｎｍ
Ge ０．５から５ｎｍ
Si ≦１０ｎｍ
SiGe/Si多重層：ｘ周期
溝の幅：ｗ＝〔ｘ（２０＋１０）〕×２
基板の溝の深さ：ｄ＞５００ｎｍ（ｄ＞ｗ）
全ての層が同じ高さになるまでCMPを行う
任意の誘電材料又はSiの封止層
【００３３】
− SiGe/Si に基づいた検出器
上記と同じ構造に加え、変化する間隔で交互に並ぶ一連の溝を含み、この間隔の総計は、光スポットの領域以下である（検出マトリクスの製造）。
【００３４】
− Si ベースのレーザ構造の製造
前述と同じ構造であるが、平面におけるレーザ発光に関する３つのポンピング準位を得るための溝幅を有する。
【００３５】
【発明の効果】
本発明により、フォトリソグラフィのステップをできる限り用いない超小型電子デバイスの製造方法が得られる。
【図面の簡単な説明】
【図１】図１のａからdは、本発明の方法の実施形態における主要ステップの断面図（図１のａからｃ）及び斜視図（図１のｄ）を示す。
【図２】図２のａからｃは、本発明の方法の第２実施形態における主要ステップの断面図（図２のａからｃ）を示す。
【図３】図３のａからｂは、本発明の方法の第２実施形態における主要ステップの断面図（図３のｄ）及び斜視図（図３のｅ）を示す。
【図４】図４のａからｄは、本発明の方法の第３実施形態における主要ステップの断面図を示す。
【符号の説明】
１ 基板
２ Si又はGeの層
３ 溝
４ 隆起
５ SiGe
９ 絶縁材料

Claims (5)

  1. プレーナ・ヘテロ構造を製造する方法であって、
    a)半導体基板（２）の上側主表面から始まり、底面及び垂直な側壁を有し予め定めた幅及び深さを持つ少なくとも１つの溝を、該基板にエッチングするステップと、
    b)前記基板の上側主表面、並びに前記溝の底面及び側壁に対して、それらの表面形状に沿った積層を堆積するステップであって、連続的な交互のSi1-xGex（０＜ｘ≦１）層及びSi積層を意図するヘテロ構造の最終的な用途に依存する数と厚さで堆積するステップと、
    c)平らな上側主表面を有する最終的なヘテロ構造を得るために、化学機械的研磨をし、前記溝に堆積した積層を同じ高さにするステップと、を含み、
    前記積層の堆積に先行して、前記溝（３）を満たす誘電材料の層（９）を堆積し、該誘電材料をエッチングして、２つの半溝に該溝を分割する予め定めた厚さの壁（１３）を該溝に形成し、該半溝が前記堆積ステップb)を実行することによって満たされる、
    方法。
  2. 同じ幅、又は異なる幅を有する複数の溝をエッチングする請求項１に記載の方法。
  3. 前記基板が、シリコン又はゲルマニウムのバルク基板である請求項１または２に記載の方法。
  4. 前記基板がシリコン・オン絶縁体（SOI）基板である請求項１から３のいずれかに記載の方法。
  5. 前記溝をエッチングした後、該溝の壁を酸化するステップと、その酸化生成物を除去するステップとを含む請求項１から４のいずれかに記載の方法。
JP2000091660A 1999-03-31 2000-03-29 プレーナ・ヘテロ構造の製造方法 Expired - Fee Related JP5008786B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9904052 1999-03-31
FR9904052A FR2791810B1 (fr) 1999-03-31 1999-03-31 Procede de fabrication d'une heterostructure planaire

Publications (2)

Publication Number Publication Date
JP2000315807A JP2000315807A (ja) 2000-11-14
JP5008786B2 true JP5008786B2 (ja) 2012-08-22

Family

ID=9543881

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000091660A Expired - Fee Related JP5008786B2 (ja) 1999-03-31 2000-03-29 プレーナ・ヘテロ構造の製造方法

Country Status (5)

Country Link
US (1) US6399502B1 (ja)
EP (2) EP1772905A1 (ja)
JP (1) JP5008786B2 (ja)
DE (1) DE60032660T2 (ja)
FR (1) FR2791810B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
DE10152087A1 (de) * 2001-10-23 2003-05-08 Infineon Technologies Ag Verfahren zur Erzeugung eines Substrats für die Herstellung einer Halbleiter-Struktur und Verfahren zur Herstellung einer Halbleiter-Struktur unter Verwendung eines solchen Substrats
EP1363393A3 (de) * 2002-05-15 2003-12-10 Infineon Technologies AG Mischerschaltung
US7005668B2 (en) * 2002-06-25 2006-02-28 Massachusetts Institute Of Technology Method for improving hole mobility enhancement in strained silicon p-type MOSFETS
FR2853451B1 (fr) * 2003-04-03 2005-08-05 St Microelectronics Sa Couches monocristallines heteroatomiques
KR20060031801A (ko) * 2003-05-29 2006-04-13 어플라이드 머티어리얼스, 인코포레이티드 불순물 베이스의 광도파관 검출기
JP2007516607A (ja) * 2003-05-29 2007-06-21 アプライド　マテリアルズ　インコーポレイテッド 埋込式導波路検出器
KR100531177B1 (ko) * 2004-08-07 2005-11-29 재단법인서울대학교산학협력재단 격자 변형된 반도체 박막 형성 방법
FR2914489A1 (fr) * 2007-04-02 2008-10-03 St Microelectronics Crolles 2 Procede de fabrication de composants electroniques
FR2914783A1 (fr) 2007-04-03 2008-10-10 St Microelectronics Sa Procede de fabrication d'un dispositif a gradient de concentration et dispositif correspondant.
FR2942738B1 (fr) 2009-03-03 2016-04-15 Commissariat A L'energie Atomique Procede de fabrication d'un moule pour la lithographie par nano-impression
FR2942739B1 (fr) 2009-03-03 2011-05-13 Commissariat Energie Atomique Procede de fabrication d'un moule pour la lithographie par nano-impression
US8278741B2 (en) * 2009-06-30 2012-10-02 Intel Corporation Sidewall photodetector
US8227339B2 (en) 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
US8580690B2 (en) * 2011-04-06 2013-11-12 Nanya Technology Corp. Process of planarizing a wafer with a large step height and/or surface area features
US10204793B2 (en) * 2016-05-17 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Chemical mechanical polishing slurry, method for chemical mechanical polishing and manufacturing method of semiconductor structure
CN111029417A (zh) * 2019-12-02 2020-04-17 上海集成电路研发中心有限公司 一种光电探测器及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5885584A (ja) * 1981-11-16 1983-05-21 Nec Corp 半導体レ−ザ
EP0203146B1 (en) * 1984-11-27 1989-05-24 AT&T Corp. Trench transistor
JPH02264489A (ja) * 1989-04-05 1990-10-29 Mitsubishi Electric Corp 埋込型半導体装置の製造方法
JPH081949B2 (ja) * 1989-05-30 1996-01-10 三菱電機株式会社 赤外線撮像装置及びその製造方法
JPH04336465A (ja) * 1991-05-14 1992-11-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2582519B2 (ja) * 1992-07-13 1997-02-19 インターナショナル・ビジネス・マシーンズ・コーポレイション バイポーラ・トランジスタおよびその製造方法
US5275974A (en) * 1992-07-30 1994-01-04 Northern Telecom Limited Method of forming electrodes for trench capacitors
US5362669A (en) * 1993-06-24 1994-11-08 Northern Telecom Limited Method of making integrated circuits
US5541427A (en) * 1993-12-03 1996-07-30 International Business Machines Corporation SRAM cell with capacitor
JPH07249833A (ja) * 1994-03-10 1995-09-26 Daido Hoxan Inc 発光素子
JPH08306906A (ja) * 1995-03-09 1996-11-22 Fujitsu Ltd 量子半導体装置およびその製造方法
WO1997038442A1 (en) * 1996-04-10 1997-10-16 Advanced Micro Devices, Inc. Semiconductor trench isolation with improved planarization methodology
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
JPH10326906A (ja) * 1997-05-26 1998-12-08 Hamamatsu Photonics Kk 光検出素子及び撮像素子
JPH1146014A (ja) * 1997-07-25 1999-02-16 Hitachi Ltd ４族系半導体装置、半導体光装置、および半導体高発光部材

Also Published As

Publication number Publication date
FR2791810B1 (fr) 2001-06-22
EP1041639A1 (fr) 2000-10-04
EP1041639B1 (fr) 2007-01-03
FR2791810A1 (fr) 2000-10-06
US6399502B1 (en) 2002-06-04
DE60032660T2 (de) 2007-10-04
DE60032660D1 (de) 2007-02-15
EP1772905A1 (fr) 2007-04-11
JP2000315807A (ja) 2000-11-14

Similar Documents

Publication Publication Date Title
JP5008786B2 (ja) プレーナ・ヘテロ構造の製造方法
US7285433B2 (en) Integrated devices with optical and electrical isolation and method for making
JP6723227B2 (ja) 自己整合代替フィン形成
US4948456A (en) Confined lateral selective epitaxial growth
US7482210B2 (en) Method of fabricating semiconductor device having junction isolation insulating layer
JPS6145382B2 (ja)
JP2005019898A (ja) 半導体基板およびその製造方法
KR100605497B1 (ko) 에스오아이 기판들을 제조하는 방법들, 이를 사용하여반도체 소자들을 제조하는 방법들 및 그에 의해 제조된반도체 소자들
JP2009010040A (ja) 半導体装置の製造方法
EP0405923B1 (en) Method for forming variable width isolation structures
US5234861A (en) Method for forming variable width isolation structures
US10741393B2 (en) Methods for bottom up fin structure formation
US6033991A (en) Isolation scheme based on recessed locos using a sloped Si etch and dry field oxidation
US10916650B2 (en) Uniform bottom spacer for VFET devices
KR20010009810A (ko) 실리콘-게르마늄 에피택셜층을 이용한 트렌치 소자분리방법
JP2000031262A (ja) 半導体装置及びシャロ―・トレンチ・アイソレ―ションの形成方法
JPH05849B2 (ja)
CN112885771A (zh) 半导体器件的制备方法和半导体器件
KR100209714B1 (ko) 반도체소자의 격리막 및 이의 형성방법
KR100510994B1 (ko) 복합 반도체소자의 소자분리막 형성방법
JPH07183370A (ja) 半導体装置の製造方法
KR102135769B1 (ko) 에칭 마스크 및 핀 구조 형성을 위한 방법들
JPH03110856A (ja) 半導体装置の製造方法
JP2005085777A (ja) 半導体微細構造の製造方法および半導体デバイス
JP2005057147A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070326

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100713

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101008

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120126

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120126

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120501

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120530

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150608

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees