JP5008786B2 - プレーナ・ヘテロ構造の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 17
- 230000008021 deposition Effects 0.000 claims description 13
- 239000003989 dielectric material Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000007796 conventional method Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000407 epitaxy Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 230000005693 optoelectronics Effects 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000011149 active material Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
- H01L31/1812—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table including only AIVBIV alloys, e.g. SiGe
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02428—Structure
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/122—Single quantum well structures
- H01L29/125—Quantum wire structures
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L31/035236—Superlattices; Multiple quantum well structures
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Description
【発明の属する技術分野】
本発明は、電子及び/又は光電子デバイスの製造に関するプレーナ・ヘテロ構造(planar heterostructure)を製造する方法一般に関し、特に超小型電子技術工業に関する。
【0002】
【従来の技術】
きわめて重要で、集積回路の製造に関するプロセスをしばしば制限するステップは、フォトリソグラフィによるエッチングのステップである。典型的に100nm以下の幅を有する非常に薄いパターンを生成するために、フォトリソグラフィ技術は非常に高価で手間のかかる装置を必要とし、そのようなフォトリソグラフィ技術としては、X線を用いる光学的露光、又は電子ビームを用いる直接書き込みがある。
【0003】
【発明が解決しようとする課題】
このため、超小型電子デバイス(microelectronic device)、特に光電子デバイス(optoelectronic device) などの製造に関して、フォトリソグラフィのステップをできる限り用いないことが望まれる。
【0004】
【課題を解決するための手段】
堆積物の厚さにわたって存在する非常に良い制御を使用することによって、フォトリソグラフィのステップなしに又はこれを回避して、活物質に非常に細く予め定めた幅でパターン(例、CMOSゲート又は多重量子井戸層)を生成することができることがわかった。そのような手法は、プレーナの試料のバルク内というよりむしろ試料の表面にある(特に光電子)デバイスを製造することを可能とする。
【0005】
本発明によると、プレーナ・ヘテロ構造の製造方法は以下のものを含む。
a)半導体基板において、基板の上側の主表面から始まり、底壁及び垂直な側壁を有する予め定めた幅及び深さを持つ少なくとも1つの溝(trench)をエッチングする。
b)基板の上側主表面、溝の底壁及び側壁に、連続的な交互のSi1-xGex(0<x≦1)層とSi積層を堆積し、意図するヘテロ構造の最終的な用途に依存する数及び厚さの層を堆積する。
c)平らな上側主表面を有する最終的なヘテロ構造を得るための化学機械的研磨を行い、溝における堆積した積層の高さを主表面と同じ高さにする。
【0006】
本発明の方法における第1の実施形態において、溝における連続的な交互の積層は完全には溝を埋めず、化学機械的研磨ステップの前に誘電材料の層を堆積して溝の充てんを完了する。
【0007】
本発明の方法における第2の実施形態において、代表的な例として、溝における連続的な交互の積層は、溝にくぼみを残すように生成され、化学機械的研磨の前に、くぼみが基板材料に達するように積層はエッチングされる。それから誘電材料が堆積され、拡大したくぼみを充てんし、化学機械的研磨が実行され、最終的なプレーナ・ヘテロ構造を得る。
【0008】
本発明の方法における第3の実施形態において、積層が堆積される前に、誘電材料の層を堆積し、代表的な例として、誘電材料をエッチングして2つの半溝(half-trench)に分割するしきいを溝に形成し、堆積によって2つの半溝に連続的な交互の積層を充てんする。
【0009】
【発明の実施の形態】
本発明に関する適当な基板は、バルク製又は薄膜シリコン製の基板であり、例としては、バルク又は薄膜ゲルマニウムのシリコン・オン絶縁体(silicon-on-insulator;SOI)がある。
【0010】
明らかに、意図するデバイスの応用に従って、本発明の方法は、基板に複数の溝を生成することを含むことができる。溝は、その応用に依存する同じ又は異なる幅を有することができる。溝の深さもその応用に従って変化する。
【0011】
溝の側壁(側面)は好ましくは垂直であり、つまり側壁は、<100>の結晶学的方位に非常に近く、一般的に基板の上側主表面の平面に対して70°から80°の角度である。溝の側面が垂直でない場合、次の積層の堆積の間に、溝の側面、上部、及び底部に、均一な厚さの層を得ることができない。さらに、これらの領域における積層の成長が形状には沿うけれども乱される点で、溝の底部又は上部の角部領域は敏感な領域である。従って、例としてより深い溝、つまり大きい縦横比d/w(d=深さ、w=幅)を有する溝を形成することによって、これらの領域を後で活性になる領域から離すことが好ましい。溝の側壁も単結晶質の性質を有することが好ましく、そのため、エッチング後に溝の表面を酸化し、欠陥のない表面を得るために、例えば溶解によって酸化層を除去する。
【0012】
マスクを用いるフォトリソ・エッチング(photolitho-etching)などの任意の従来の方法を用いることによって、溝を生成することができる。
【0013】
Si1-xGex及びSiの交互の薄い層の堆積はエピタキシャル堆積であり、エピタキシャル堆積は、一般にヘテロエピタキシャル(heteroepitaxial)、又は化学蒸着法(chemical vapour deposition;CVD)を含む。出発基板がシリコン又はシリコン・オン絶縁体(SOI)である場合、基板に即座に堆積するSi1-xGex合金のGe濃度は、数原子%から100原子%まで変えることができる。しかしながら、層の厚さはシリコン基板上で制約され、つまり、これを越えると層が緩和して転位を生じる限界の層の厚さ以下とされる。逆に、ゲルマニウム基板にSiリッチなSi1-xGexを堆積する場合においても同様である。形状に沿った堆積をすることができる温度、圧力、及び活性ガス種の流束の条件下で、様々な層が堆積される。すなわち、溝の表面、側壁、及び底面でそれぞれの膜が一定の厚さになるような堆積が行われる。これは最終的な結果である「線幅」が、溝の側壁の膜厚の正確性に依存するので重要である。これらの堆積は、従来の工業用シングル・ウェーハ・エピタキシ装置を用いて製造することができ、この装置は所望のSi1-xGex/Siの多重層の形成に特に適していることが明らかである。使用する堆積は表面形態が好ましく、つまりそれは(拡散形態に対して)化学反応の進行を制御するのが表面領域である堆積形態である。したがって、SiH4、GeH4、及びH2などの先行ガス(後者はキャリアガスの役割も行う)と共に、堆積温度を450℃から700℃まで変化して行ってもよい。特に大きな縦横比の形状に一致した堆積を得るために、低い全気圧で堆積を実行することが好ましく、2.6kPa(20torr)程度が典型的である。しかしながら、雰囲気圧をより高圧にしてもよい。
【0014】
ひとつの応用例として、充てんした溝を有する構成物に、平坦化、又は非平坦化されるSiO2又はSi3N4などの絶縁材料層を、従来技術、例としてCVDによって堆積してもよい。
【0015】
選択的に、溝においてエピタキシャル又はヘテロエピタキシャルに成長した層に、所望の構造に依存してn又はp型の不純物(ドーパント;dopant)を注入してもよい。
【0016】
様々な層を堆積した後、化学機械的研磨(chemical-mechanical polishing;CMP)を実行し、それらの層を基板表面と同じ高さにする。任意の従来技術のCMP法を使うことができ、どんな構造であろうと平らな表面が得られるように、その条件が決められる。
【0017】
最後に、さらに他の応用として、例として従来技術のエピタキシによって、Si、SiGe、又は誘電体などの材料層を、CMPの後の研磨された表面に再堆積することができる。
【0018】
図を参照して、それぞれ残りの説明を行う。
図1のaからdは、本発明の方法の実施形態における主要ステップの断面図(aからc)及び斜視図(d)を示す。
図2のaからcは、本発明の方法の第2実施形態における主要ステップの断面図を示す。
図3のaからbは、本発明の方法の第2実施形態における主要ステップの断面図(a)及び斜視図(b)を示す。
図4のaからdは、本発明の方法の第3実施形態における主要ステップの断面図を示す。
【0019】
図1のaからdを参照して、本発明の方法の第1実施形態をここで説明する。
従来の技術、例としてエピタキシによって、シリコン又はゲルマニウムの層2を基板1に形成した後で、この層2に溝3をエッチングする。基板1は「絶縁体オン・シリコン(IOS;insulator-on-silicon)」基板などであり、シリコン層1a及び酸化珪素層1bを含む。溝3は予め定めたd/wの縦横比を有している。しかしながら所望の最終的なデバイスに従って、その縦横比を溝ごとに変えてもよい。
【0020】
それから、図1のbに示すように、層2の上面、より具体的には溝を境界とする隆起4、及び溝3の壁面に、交互のSi1-xGex(5、7)及びSi(6、8)の層を順々に堆積する。明らかなように、連続的な交互の層の数は、これらの層の厚さ及び所望の最終的デバイスに依存する。
【0021】
図に示す方法の実施例において、連続的な交互の層は完全に溝を充てんせずに、そこにくぼみを残す。従来技術、例としてCVD法によってSiO2又はSi3N4などの絶縁材料層9が堆積され、絶縁材料層は溝のくぼみを充てんし、連続的な交互の層(5−8)を覆う。
【0022】
本方法におけるこの段階で、従来技術の化学機械的研磨を実行し、これにより絶縁材料層9及び連続的な交互の層(5−8)の外面部分を除去し、図1のc及びdに示すように、連続的な交互の層(5−8)及び誘電材料層9の高さを同じにし、平らな上側表面を有するヘテロ構造を得る。
【0023】
このようにして、所望のデバイスを製造するために組み合わされた様々な材料の隣接する領域を、平らな上側の表面に得る。従来技術による予め定めた接点領域の製造後に、平面において機能するデバイスが得られる。このようなデバイスの例は、表面に垂直な照明の異なる波長での検出を、すなわち異なる層における吸収を用いないで可能とする量子井戸である。これは異なる溝幅を用いることにより達成される。
【0024】
図2のaからc及び図3aからbは、本発明の方法における第2の実施形態を示し、同じ参照番号は同じ要素を表す。
【0025】
図2のaに示すように、溝3を含むSi又はGe2の層の構成物を、前述のように製造した後で、図1のaからdに関して述べたような連続的な交互のSi1-xGexとSiの層で溝を被覆する。その構成物の上側表面を、従来技術、例としてフォトリソグラフィによって適当なパターンを有する樹脂マスク11で被覆する。このとき溝の充てんしていない部分又は露出したくぼみ10は被覆されない。このフォトリソグラフィは、デバイスの活性領域の外側で行うので重要ではない。
【0026】
それから、充てんしていない溝の底面部分を表に出すために、従来技術を用いて構成物をエッチングし、この結果としてSi又はGeの層2に達するくぼみ12を形成する。
【0027】
それから、前述のように、様々な活性領域(図2のc)を絶縁するために、拡張したくぼみ12を充てんするように絶縁材料の層9が堆積され、図3のa及びbに示すようなプレーナ・ヘテロ構造を得るために、化学機械的研磨が実行される。
【0028】
図4のaからdは、本発明におけるプレーナ・ヘテロ構造の活性領域の絶縁方法に関する別の実施形態を図で示し、同じ参照番号は、同じ要素を表す。
【0029】
図4のaに示すように、Si又はGeの層2に溝を形成した後、溝を充てんして層2を誘電材料9で覆う。それからマスキング樹脂11の予め定めたパターンを従来技術を用いて誘電材料9に生成する。
【0030】
図4のbに示すように、代表的な例として、樹脂11のパターンは、エッチング後に残った誘電材料層9が予め定めた厚さを持つ壁13となるようにするものであり、その壁は溝を2つの半溝(14、15)に分割する。
【0031】
それから、連続的な交互のSi及びSiGeの層(5−8)を2つの半溝、及び層2の表面(図4のc)に堆積し、図4のdに示すプレーナ・ヘテロ構造を得るために、化学機械的研磨を実行する。
【0032】
多重量子井戸に基づく実施形態の例
−量子細線製造
交互になる層の厚さ
SiGe(Ge濃度で15〜20%) <10nm
Ge 0.5から5nm
Si ≦10nm
SiGe/Si多重層:x周期
溝の幅:w=〔x(20+10)〕×2
基板の溝の深さ:d>500nm(d>w)
全ての層が同じ高さになるまでCMPを行う
任意の誘電材料又はSiの封止層
【0033】
− SiGe/Si に基づいた検出器
上記と同じ構造に加え、変化する間隔で交互に並ぶ一連の溝を含み、この間隔の総計は、光スポットの領域以下である(検出マトリクスの製造)。
【0034】
− Si ベースのレーザ構造の製造
前述と同じ構造であるが、平面におけるレーザ発光に関する3つのポンピング準位を得るための溝幅を有する。
【0035】
【発明の効果】
本発明により、フォトリソグラフィのステップをできる限り用いない超小型電子デバイスの製造方法が得られる。
【図面の簡単な説明】
【図1】図1のaからdは、本発明の方法の実施形態における主要ステップの断面図(図1のaからc)及び斜視図(図1のd)を示す。
【図2】図2のaからcは、本発明の方法の第2実施形態における主要ステップの断面図(図2のaからc)を示す。
【図3】図3のaからbは、本発明の方法の第2実施形態における主要ステップの断面図(図3のd)及び斜視図(図3のe)を示す。
【図4】図4のaからdは、本発明の方法の第3実施形態における主要ステップの断面図を示す。
【符号の説明】
1 基板
2 Si又はGeの層
3 溝
4 隆起
5 SiGe
9 絶縁材料
Claims (5)
- プレーナ・ヘテロ構造を製造する方法であって、
a)半導体基板(2)の上側主表面から始まり、底面及び垂直な側壁を有し予め定めた幅及び深さを持つ少なくとも1つの溝を、該基板にエッチングするステップと、
b)前記基板の上側主表面、並びに前記溝の底面及び側壁に対して、それらの表面形状に沿った積層を堆積するステップであって、連続的な交互のSi1-xGex(0<x≦1)層及びSi積層を意図するヘテロ構造の最終的な用途に依存する数と厚さで堆積するステップと、
c)平らな上側主表面を有する最終的なヘテロ構造を得るために、化学機械的研磨をし、前記溝に堆積した積層を同じ高さにするステップと、を含み、
前記積層の堆積に先行して、前記溝(3)を満たす誘電材料の層(9)を堆積し、該誘電材料をエッチングして、2つの半溝に該溝を分割する予め定めた厚さの壁(13)を該溝に形成し、該半溝が前記堆積ステップb)を実行することによって満たされる、
方法。 - 同じ幅、又は異なる幅を有する複数の溝をエッチングする請求項1に記載の方法。
- 前記基板が、シリコン又はゲルマニウムのバルク基板である請求項1または2に記載の方法。
- 前記基板がシリコン・オン絶縁体(SOI)基板である請求項1から3のいずれかに記載の方法。
- 前記溝をエッチングした後、該溝の壁を酸化するステップと、その酸化生成物を除去するステップとを含む請求項1から4のいずれかに記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9904052 | 1999-03-31 | ||
FR9904052A FR2791810B1 (fr) | 1999-03-31 | 1999-03-31 | Procede de fabrication d'une heterostructure planaire |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000315807A JP2000315807A (ja) | 2000-11-14 |
JP5008786B2 true JP5008786B2 (ja) | 2012-08-22 |
Family
ID=9543881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000091660A Expired - Fee Related JP5008786B2 (ja) | 1999-03-31 | 2000-03-29 | プレーナ・ヘテロ構造の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6399502B1 (ja) |
EP (2) | EP1772905A1 (ja) |
JP (1) | JP5008786B2 (ja) |
DE (1) | DE60032660T2 (ja) |
FR (1) | FR2791810B1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6967140B2 (en) * | 2000-03-01 | 2005-11-22 | Intel Corporation | Quantum wire gate device and method of making same |
DE10152087A1 (de) * | 2001-10-23 | 2003-05-08 | Infineon Technologies Ag | Verfahren zur Erzeugung eines Substrats für die Herstellung einer Halbleiter-Struktur und Verfahren zur Herstellung einer Halbleiter-Struktur unter Verwendung eines solchen Substrats |
EP1363393A3 (de) * | 2002-05-15 | 2003-12-10 | Infineon Technologies AG | Mischerschaltung |
US7005668B2 (en) * | 2002-06-25 | 2006-02-28 | Massachusetts Institute Of Technology | Method for improving hole mobility enhancement in strained silicon p-type MOSFETS |
FR2853451B1 (fr) * | 2003-04-03 | 2005-08-05 | St Microelectronics Sa | Couches monocristallines heteroatomiques |
KR20060031801A (ko) * | 2003-05-29 | 2006-04-13 | 어플라이드 머티어리얼스, 인코포레이티드 | 불순물 베이스의 광도파관 검출기 |
JP2007516607A (ja) * | 2003-05-29 | 2007-06-21 | アプライド マテリアルズ インコーポレイテッド | 埋込式導波路検出器 |
KR100531177B1 (ko) * | 2004-08-07 | 2005-11-29 | 재단법인서울대학교산학협력재단 | 격자 변형된 반도체 박막 형성 방법 |
FR2914489A1 (fr) * | 2007-04-02 | 2008-10-03 | St Microelectronics Crolles 2 | Procede de fabrication de composants electroniques |
FR2914783A1 (fr) | 2007-04-03 | 2008-10-10 | St Microelectronics Sa | Procede de fabrication d'un dispositif a gradient de concentration et dispositif correspondant. |
FR2942738B1 (fr) | 2009-03-03 | 2016-04-15 | Commissariat A L'energie Atomique | Procede de fabrication d'un moule pour la lithographie par nano-impression |
FR2942739B1 (fr) | 2009-03-03 | 2011-05-13 | Commissariat Energie Atomique | Procede de fabrication d'un moule pour la lithographie par nano-impression |
US8278741B2 (en) * | 2009-06-30 | 2012-10-02 | Intel Corporation | Sidewall photodetector |
US8227339B2 (en) | 2009-11-02 | 2012-07-24 | International Business Machines Corporation | Creation of vias and trenches with different depths |
US8580690B2 (en) * | 2011-04-06 | 2013-11-12 | Nanya Technology Corp. | Process of planarizing a wafer with a large step height and/or surface area features |
US10204793B2 (en) * | 2016-05-17 | 2019-02-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Chemical mechanical polishing slurry, method for chemical mechanical polishing and manufacturing method of semiconductor structure |
CN111029417A (zh) * | 2019-12-02 | 2020-04-17 | 上海集成电路研发中心有限公司 | 一种光电探测器及其制备方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5885584A (ja) * | 1981-11-16 | 1983-05-21 | Nec Corp | 半導体レ−ザ |
EP0203146B1 (en) * | 1984-11-27 | 1989-05-24 | AT&T Corp. | Trench transistor |
JPH02264489A (ja) * | 1989-04-05 | 1990-10-29 | Mitsubishi Electric Corp | 埋込型半導体装置の製造方法 |
JPH081949B2 (ja) * | 1989-05-30 | 1996-01-10 | 三菱電機株式会社 | 赤外線撮像装置及びその製造方法 |
JPH04336465A (ja) * | 1991-05-14 | 1992-11-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2582519B2 (ja) * | 1992-07-13 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バイポーラ・トランジスタおよびその製造方法 |
US5275974A (en) * | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
US5362669A (en) * | 1993-06-24 | 1994-11-08 | Northern Telecom Limited | Method of making integrated circuits |
US5541427A (en) * | 1993-12-03 | 1996-07-30 | International Business Machines Corporation | SRAM cell with capacitor |
JPH07249833A (ja) * | 1994-03-10 | 1995-09-26 | Daido Hoxan Inc | 発光素子 |
JPH08306906A (ja) * | 1995-03-09 | 1996-11-22 | Fujitsu Ltd | 量子半導体装置およびその製造方法 |
WO1997038442A1 (en) * | 1996-04-10 | 1997-10-16 | Advanced Micro Devices, Inc. | Semiconductor trench isolation with improved planarization methodology |
US5906951A (en) * | 1997-04-30 | 1999-05-25 | International Business Machines Corporation | Strained Si/SiGe layers on insulator |
JPH10326906A (ja) * | 1997-05-26 | 1998-12-08 | Hamamatsu Photonics Kk | 光検出素子及び撮像素子 |
JPH1146014A (ja) * | 1997-07-25 | 1999-02-16 | Hitachi Ltd | 4族系半導体装置、半導体光装置、および半導体高発光部材 |
-
1999
- 1999-03-31 FR FR9904052A patent/FR2791810B1/fr not_active Expired - Fee Related
-
2000
- 2000-03-14 EP EP06026986A patent/EP1772905A1/fr not_active Withdrawn
- 2000-03-14 DE DE60032660T patent/DE60032660T2/de not_active Expired - Lifetime
- 2000-03-14 EP EP00400703A patent/EP1041639B1/fr not_active Expired - Lifetime
- 2000-03-29 JP JP2000091660A patent/JP5008786B2/ja not_active Expired - Fee Related
- 2000-03-31 US US09/540,188 patent/US6399502B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
FR2791810B1 (fr) | 2001-06-22 |
EP1041639A1 (fr) | 2000-10-04 |
EP1041639B1 (fr) | 2007-01-03 |
FR2791810A1 (fr) | 2000-10-06 |
US6399502B1 (en) | 2002-06-04 |
DE60032660T2 (de) | 2007-10-04 |
DE60032660D1 (de) | 2007-02-15 |
EP1772905A1 (fr) | 2007-04-11 |
JP2000315807A (ja) | 2000-11-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070326 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101008 |
|
A02 | Decision of refusal |
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|
A521 | Request for written amendment filed |
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|
RD02 | Notification of acceptance of power of attorney |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120131 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150608 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |