JPH04336465A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エレクトロニクスの分
野において、特に数〜数十ｎｍ程度の半導体の微細構造
を形成することにより得られる量子効果を用いた半導体
装置およびその製造方法に関するものである。

【０００２】

【従来の技術】図７（ａ）〜（ｃ）は、例えばエレクト
ロニクス　　レターズ　　１９８９年，２５巻，４１０
〜４１２頁（ＥＬＥＣＴＲＯＮＩＣＳ　ＬＥＴＴＥＲＳ
，Ｖｏｌ．２５（１９８９）ｐｐ．４１０−４１２）に
示された従来の数〜数十ｎｍ程度の半導体の微細構造を
形成することにより得られる量子効果を用いた半導体装
置（以下、量子細線という）の製造工程に従った断面図
である。すなわち、図７（ａ）に示すように、（００１
）面を表面とする半絶縁性ＧａＡｓ基板１上に［１１０
］方向にストライプ状の２μｍ幅のＳｉＯ２膜６が２μ
ｍ間隔で形成され、次に、図７（ｂ）に示すように、高
抵抗性ＡｌＧａＡｓ層２，高抵抗性ＧａＡｓ層３，高抵
抗性ＡｌＧａＡｓ層２が順次ＳｉＯ２膜６に覆われてい
ない半絶縁性ＧａＡｓ基板１上にＭＯＣＶＤ法で選択的
に形成される。ここで、高抵抗性ＧａＡｓ層３の厚みは
１５ｎｍである。また、このとき、上記の３層は、（１
１１）Ｂ面には層が形成されない低温（６５０℃），高
Ａｓ圧の条件下で形成されるため、（１１１）Ｂ面が側
面となる台形状に形成される。そして、その上に図７（
ｃ）に示すように、高温（８００℃），低Ａｓ圧の（１
１１）Ｂ面に層の形成される条件下で、高抵抗性ＡｌＧ
ａＡｓスペーサ層７，ｎ型ＡｌＧａＡｓ層４が形成され
る。また、このような層構造にすることにより高抵抗性
ＧａＡｓ層３内の高抵抗性ＡｌＧａＡｓスペーサ層７と
の界面近傍領域に電子蓄積層（１次元電子ガス）５が形
成される。

【０００３】次に、動作原理について説明する。図８は
、図７（ｃ）の高抵抗性ＧａＡｓ層３，高抵抗性ＡｌＧ
ａＡｓスペーサ層７とｎ型ＡｌＧａＡｓ層４の界面近傍
領域のバンドダイアグラムを示す。図８において、高抵
抗性ＧａＡｓ層３内には、ＧａＡｓの電子親和力がＡｌ
ＧａＡｓの電子親和力より大きいことに起因してｎ型Ａ
ｌＧａＡｓ層４内の電子の一部が高抵抗性ＧａＡｓ層３
内に供給されることより、電子蓄積層（１次元電子ガス
）５が形成される。この１次元電子ガス５は、微細構造
をなす高抵抗性ＧａＡｓ層３内に閉じ込められることに
より、不純物散乱等の弾性散乱が抑制され、その電子の
移動度が大幅に向上する。この量子細線をトランジスタ
に応用した場合、高速化・多機能化がなされる。また、
量子細線の電子の閉じ込め効果により、例えば半導体レ
ーザダイオードに応用した場合、電流の低しきい値化，
広帯域化，狭スペクトル化がなされる。

【０００４】

【発明が解決しようとする課題】従来の量子細線は以上
のように構成されているので、量子細線を形成した表面
には、数μｍ程度の段差が存在するため、トランジスタ
や半導体レーザダイオードに応用する場合に、写真工程
などのプロセスが難しくなるという問題点があった。ま
た、従来の製造方法では、ＭＯＣＶＤ法による層形成の
途中で成長条件を変えるために、結晶性，残留不純物濃
度が変化し、所望の位置以外にも電子の蓄積が生じると
いう問題点があった。

【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、請求項１に記載の発明は、半導
体層の形成後の表面に段差が存在しないようなプレナー
型の量子細線を得ることを目的とする。

【０００６】また、請求項２に記載の発明は、プレナー
型の量子細線が複数本並んだ量子細線列を得ることを目
的とする。

【０００７】また、請求項３に記載の発明は、第１およ
び第２の発明にかかる半導体装置を制御性よく製造する
方法を得ることを目的とする。

【０００８】さらに、請求項４に記載の発明は、請求項
２の発明により得られる量子細線列をトランジスタに応
用し、高性能な半導体装置を得ることを目的とする。

【０００９】

【課題を解決するための手段】請求項１に記載の発明に
係る半導体装置は、第１種の半導体基板上の溝の側面部
および底部に第１種の半導体基板より電子親和力の小さ
い第２種の半導体層と第１種の高抵抗性半導体層，第２
種の半導体層を順次積層し溝を埋め込み、埋め込まれた
溝の上を含む表面上にｎ型にドーピングされた第２種の
半導体層を形成したものである。

【００１０】また、請求項２に記載の発明に係る半導体
装置は、請求項１に記載の半導体装置において、第１種
の半導体基板上の溝の側面部および底部に積層する層が
第２種の半導体層と第１種の高抵抗性半導体層が順次複
数回繰り返して積層されたものである。

【００１１】また、請求項３に記載の発明に係る半導体
装置の製造方法は、第１種の半導体基板上に線状の露呈
部分があるように誘電体膜を形成する工程，上記第１種
の半導体基板の露呈部分を、上記誘電体膜の内端が上記
第１種の半導体基板より中心方向に突出したひさし構造
をなすようにエッチングし溝を形成する工程，上記溝の
側面部および底部に上記第１種の半導体基板より電子親
和力の小さい第２種の半導体層と第１種の高抵抗性半導
体層を順次繰り返して合計３層以上積層し、上記溝を埋
め込む工程，上記誘電体膜を除去する工程，上記の埋め
込まれた溝の上を含む表面上にｎ型にドーピングされた
第２種の半導体層を形成する工程を含むものである。

【００１２】さらに、請求項４に記載の発明に係る半導
体装置は、請求項１もしくは請求項２に記載の発明に係
る半導体装置において、溝上のｎ型にドーピングされた
第２種の半導体層の上に少なくとも１つの制御電極と、
溝の方向と平行または垂直な方向で上記制御電極をはさ
んで互いに対向する位置に一対の出力電極を有したもの
である。

【００１３】

【作用】請求項１，２に記載の発明においては、形成後
の表面に段差が存在しないプレナー型であることより、
トランジスタやレーザダイオードに応用する場合にも写
真製版工程等のプロセスを容易に行うことができる。

【００１４】また、請求項３に記載の発明においては、
ＭＯＣＶＤ法等により成長条件を変えずに層形成を行う
ことができることにより、制御性よく、かつ結晶性のよ
い量子細線を容易に得ることができ、所望の位置に電子
蓄積層（１次元電子ガス）を形成することができる。

【００１５】さらに、請求項４に記載の発明においては
、上記量子細線をトランジスタのチャンネル層等に応用
することにより、量子効果を利用した高速・多機能なト
ランジスタを得ることができる。

【００１６】

【実施例】以下、本発明の実施例を図に従って説明する
。図１は本発明の第１の実施例による半導体装置の断面
構造を示す図である。なお、本明細書においては、電子
親和力の大きいものを第１種，これより小さいものを第
２種と呼ぶ。図１において、１は第１種の半絶縁性Ｇａ
Ａｓ基板、２，３はそれぞれ前記半絶縁性ＧａＡｓ基板
１上に形成された溝１ａの側面部および底部に順次積層
された第２種の高抵抗性ＡｌＧａＡｓ層と第１種の高抵
抗性ＧａＡｓ層であり、これらの層により溝１ａは埋め
込まれている。ここで、高抵抗性ＧａＡｓ層３の厚みは
１０ｎｍである。４は埋め込まれた溝１ａの上を含む表
面上に形成されたｎ型にドーピングされた第２種のＡｌ
ＧａＡｓ層、５はＧａＡｓの電子親和力がＡｌＧａＡｓ
の電子親和力より大きいことに起因してｎ型のＡｌＧａ
Ａｓ層４から供給され、高抵抗性ＧａＡｓ層３内の界面
近傍に閉じ込められた電子蓄積層である。この電子蓄積
層５は、両サイドからも高抵抗性ＡｌＧａＡｓ層２には
さまれ、高抵抗性ＧａＡｓ層３内に閉じ込められている
ため１次元電子ガスとなる。この電子蓄積層（１次元電
子ガス）５は不純物散乱等の弾性散乱が抑制されるため
、その移動度は極めて大きくなる。また、この半導体装
置は形成表面に段差のないプレナー構造であるため、ト
ランジスタやレーザダイオードに応用する場合にも写真
製版工程等のプロセスを容易に行うことができる。

【００１７】図２は本発明の第２の実施例による半導体
装置の断面構造を示す図である。図２において、１は第
１種の半絶縁性ＧａＡｓ基板、２，３はそれぞれ前記半
絶縁性ＧａＡｓ基板１上に形成された溝１ａの側面部お
よび底部に、順次各７層が積層された第２種の高抵抗性
ＡｌＧａＡｓ層と第１種の高抵抗性ＧａＡｓ層であり、
これらの層により溝１ａは埋め込まれている。４は埋め
込まれた溝１ａの上を含む表面上に形成されたｎ型のＡ
ｌＧａＡｓ層である。また、５はＧａＡｓの電子親和力
がＡｌＧａＡｓの電子親和力より大きいことに起因して
高抵抗性ＧａＡｓ層３内に形成される電子蓄積層（１次
元電子ガス）であり、高抵抗性ＡｌＧａＡｓ層２と高抵
抗性ＧａＡｓ層３が各７層積層されていることから計１
４列形成される。この構造をとることにより、非常に多
数の１次元電子ガス５の列を形成表面に段差のないプレ
ナー構造で容易に得ることが可能となり、トランジスタ
やレーザダイオードに応用する場合にもプロセスが容易
になる。

【００１８】図３（ａ）〜（ｅ）は、図１の第１の実施
例による半導体装置の製造方法の一実施例をその製造工
程に従って示した断面構造図である。まず、図３（ａ）
に示すように、第１種の半絶縁性ＧａＡｓ基板１上に線
状の露呈部分があるようにＳｉＯ２　膜６を形成し、こ
の後、図３（ｂ）に示すように、半絶縁性ＧａＡｓ基板
１の露呈部分をＳｉＯ２　膜６の内端が半絶縁性ＧａＡ
ｓ基板１より中心方向に突出したひさし構造をなすよう
にエッチングして溝１ａを形成する。このひさし構造は
、サイドエッチングが行われる条件で第１種の半絶縁性
ＧａＡｓ基板１の露呈部分をエッチングすることにより
得られる。次に、図３（ｃ）に示すように、溝１ａの側
面部および底部に第２種の高抵抗性ＡｌＧａＡｓ層２，
第１種の高抵抗性ＧａＡｓ層３，第２種の高抵抗性Ａｌ
ＧａＡｓ層２を順次積層し溝１ａを埋め込む。これらの
高抵抗性ＡｌＧａＡｓ層２，高抵抗性ＧａＡｓ層３は、
減圧のＭＯＣＶＤ法，ＡＬＥ法等により形成することが
できる。さらに、図３（ｄ）に示すように、ＳｉＯ２　
膜６を除去した後、図３（ｅ）に示すように、ｎ型のＡ
ｌＧａＡｓ層４を形成することにより電子蓄積層（１次
元電子ガス）５も形成され、図１に示した構造を得るこ
とができる。また、半絶縁性ＧａＡｓ基板１上の溝１ａ
の側面部および底部に積層する時に高抵抗性ＡｌＧａＡ
ｓ層２と高抵抗性ＧａＡｓ層３を順次各７層積層するこ
とにより図２に示した構造を得ることができる。

【００１９】この製造方法により、図１および図２に示
した半導体装置を制御性よく得ることができる。また、
この製造方法では、減圧ＭＯＣＶＤ法，ＡＬＥ法等の結
晶成長により電子蓄積層（１次元電子ガス）５の幅を制
御しているため、非常に微細な構造を制御性よく得るこ
とができる。

【００２０】図４（ａ），（ｂ）は本発明の第４の実施
例による半導体装置を示す図で、図４（ａ）は、図４（
ｂ）のＢ−Ｂ線による断面構造図であり、図４（ｂ）は
、図４（ａ）のＡ−Ａ線による断面側面構造図である。 図４において、１は第１種の半絶縁性ＧａＡｓ基板、２
は第２種の高抵抗性ＡｌＧａＡｓ層、３は第１種の高抵
抗性ＧａＡｓ層、４は第２種のｎ型のＡｌＧａＡｓ層、
５は電子蓄積層（１次元電子ガス）、８は前記ｎ型のＡ
ｌＧａＡｓ層４の露呈部分があるように形成されたｎ型
のＧａＡｓコンタクト層、９はこのｎ型のＧａＡｓコン
タクト層８上に形成されたソース電極、１０は前記ｎ型
のＡｌＧａＡｓ層４上に形成されたゲート電極、１１は
前記ｎ型のＧａＡｓコンタクト層８上に形成されたドレ
イン電極を示す。この半導体装置においては、電子の伝
導チャンネルが電子の移動度の極めて高い１次元電子ガ
ス５により形成されているため、超高速動作が可能とな
る。なお、図４の実施例は出力電極であるソース電極９
ならびにドレイン電極１１が溝１ａの方向と垂直の場合
を示したが、平行の場合を図５に示す。

【００２１】なお、上記実施例では、高抵抗性ＡｌＧａ
Ａｓ層２と高抵抗性ＧａＡｓ層３で埋め込んだ溝１ａの
上を含む表面上にｎ型にドーピングされたＡｌＧａＡｓ
層４を形成したが、図６に示すように、高抵抗性ＡｌＧ
ａＡｓスペーサ層７を形成し、その上にｎ型のＡｌＧａ
Ａｓ層４を形成してもよい。

【００２２】また、上記実施例では、量子細線列として
１４列形成した例について示したが、半絶縁性ＧａＡｓ
基板１上の溝１ａを埋め込む層として高抵抗性ＡｌＧａ
Ａｓ層２と高抵抗性ＧａＡｓ層３を所望の回数繰り返し
て積層することにより何列形成してもよい。

【００２３】また、上記実施例では、量子細線列を形成
する方法として半絶縁性ＧａＡｓ基板１上の１つの溝１
ａを高抵抗性ＡｌＧａＡｓ層２と高抵抗性ＧａＡｓ層３
を順次複数回繰り返して積層し埋め込むことにより形成
したが、半絶縁性ＧａＡｓ基板１上の溝１ａを近接して
並列に形成し高抵抗性ＡｌＧａＡｓ層２と高抵抗性Ｇａ
Ａｓ層３を順次繰り返して複数回積層して埋め込むこと
により、より多くの量子細線列を形成してもよい。

【００２４】また、上記実施例では、その製造方法にお
いてＳｉＯ２　を除去した上にｎ型のＡｌＧａＡｓ層４
を形成したが、ＳｉＯ２　を除去した後、エッチングや
研磨により溝１ａを埋め込んだ層を含む表面上を削った
後でｎ型のＡｌＧａＡｓ層４を形成してもよい。

【００２５】また、上記実施例では、チャンネル層とし
て高抵抗性ＧａＡｓ層３，バリア層とキャリア供給層と
して高抵抗性ＡｌＧａＡｓ層２を用いたが、チャンネル
層として用いる半導体材料がバリア層とキャリア供給層
として用いる半導体材料より電子親和力が大きいという
条件を満たす限り、どのような半導体材料の組合せを用
いてもよい。例えば、第１種と第２種の組合せとして、
ＩｎＧａＡｓとＡｌＧａＡｓ，ＩｎＰとＩｎＧａＡｓＰ
，ＩｎＰとＡｌＧａＡｓＰ等がある。なお、基板はＧａ
Ａｓである。なお、図５（ａ）は、図５（ｂ）のＢ−Ｂ
′線による断面図、図５（ｂ）は、図５（ａ）のＡ−Ａ
′線による断面図である。

【００２６】また、上記実施例では、誘電体膜としてＳ
ｉＯ２　膜６を用いたが、半絶縁性ＧａＡｓ基板１を線
状にエッチングする際に、エッチングしない部分を保護
し、後で選択的に除去できる材料であれば他の誘電体膜
材料でもよい。

【００２７】

【発明の効果】以上説明したように、請求項１に記載の
発明は、第１種の半導体基板上の溝の側面部および底部
に、第１種の半導体基板より電子親和力の小さい第２種
の半導体層と第１種の高抵抗性半導体層，第２種の半導
体層を順次積層し溝を埋め込み、埋め込まれた溝の上を
含む表面上にｎ型にドーピングされた第２種の半導体層
を形成したので、量子細線を形成後の表面に段差が存在
しないプレナー型で得ることができ、トランジスタやレ
ーザダイオードに応用する場合にも写真製版工程等のプ
ロセスを容易に行うことができる効果がある。

【００２８】また、請求項２に記載の発明は、請求項１
に記載の発明に係る半導体装置において、第１種の半導
体基板上の溝の側面部および底部に、第２種の半導体層
と第１種の高抵抗性半導体層を順次数回繰り返して積層
し、溝を埋め込むように形成したので、量子細線が複数
本並んだ量子細線をプレナー型で得ることができ、請求
項１に記載の発明と同様にプロセスを容易に行うことが
できるという効果がある。また、トランジスタに応用し
た場合等に、高電流化，多機能化をはかることができる
という効果がある。

【００２９】また、請求項３に記載の発明は、第１種の
半導体基板上に線状の露呈部分があるように誘電体膜を
形成し、前記誘電体膜の内端が前記第１種の半導体基板
より中心方向に突き出したひさし構造をなすようにエッ
チングにより溝を形成し、この溝の側面部および底部に
前記第１種の半導体基板より電子親和力の小さい第２種
の半導体層と第１種の高抵抗性半導体層を順次繰り返し
て合計３層以上積層し前記溝を埋め込み、前記誘電体膜
を除去した後、前記の埋め込まれた溝の上を含む表面上
にｎ型にドーピングされた第２種の半導体層を形成して
、半導体装置を形成する製造方法であるため、制御性よ
く請求項１，２に記載の半導体装置を得ることができる
という効果がある。また、この製造方法は、ＭＯＣＶＤ
法，ＡＬＥ法等により成長条件を変えずに層形成を行う
ことができるため、制御性よく，結晶性のよい量子細線
を得ることができ、所望の位置に１次元電子ガスを形成
することができるという効果がある。

【００３０】さらに、請求項４に記載の発明は、請求項
２に記載の発明に係る半導体装置において、溝上にｎ型
にドーピングされた第２種の半導体層の上に少なくとの
１つの制御電極と溝の方向と平行または垂直な方向で前
記制御電極をはさんで互いに対向する位置に一対の出力
電極を有するように構成したので、請求項２に記載の発
明により得られる量子細線列をトランジスタに応用した
高性能な半導体装置を得ることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置を示す
断面構造図である。

【図２】本発明の第２の実施例による半導体装置を示す
断面構造図である。

【図３】本発明の第３の実施例による半導体装置の製造
方法の製造工程に従って示した断面構造図である。

【図４】本発明の第４の実施例による半導体装置の断面
構造図である。

【図５】図４の実施例と出力電極に向きが異なる半導体
装置の断面構造図である。

【図６】本発明のさらに他の実施例を示す半導体装置の
断面構造図である。

【図７】従来の半導体装置の製造工程に従った断面構造
図である。

【図８】図６の従来の半導体装置の動作を説明するため
のバンドダイアグラムである。

【符号の説明】

１　　　　第１種の半絶縁性ＧａＡｓ基板２　　　　第
２種の高抵抗性ＡｌＧａＡｓ層３　　　　第１種の高抵
抗性ＧａＡｓ層４　　　　ｎ型にドーピングされた第２
種のＡｌＧａＡｓ層５　　　　電子蓄積層 ６　　　　ＳｉＯ２　膜 ７　　　　高抵抗性ＡｌＧａＡｓスペーサ層９　　　　
ソース電極 １０　　ゲート電極 １１　　ドレイン電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１種の半導体基板上に形成された線状の
   溝と、この溝の側面部および底部に前記溝を埋め込むよ
   うに順次積層された前記第１種の半導体基板より電子親
   和力の小さい第２種の半導体層，第１種の高抵抗性半導
   体層，第２種の半導体層からなる層構造と、この埋め込
   まれた前記溝の上を含む表面上に形成されたｎ型にドー
   ピングされた第２種の半導体層とを備えたことを特徴と
   する半導体装置。
2. 【請求項２】請求項１に記載の半導体装置において、第
   １種の半導体基板上の溝の側面部および底部に積層する
   層を、第２種の半導体層と第１種の高抵抗性半導体層を
   複数回繰り返して積層した構造としたことを特徴とする
   半導体装置。
3. 【請求項３】第１種の半導体基板上に線状の露呈部分が
   あるように誘電体膜を形成する工程と、前記第１種の半
   導体基板の露呈部分を前記誘電体膜の内面が前記第１種
   の半導体基板より溝の中心方向に突出したひさし構造を
   なすようにエッチングにより溝を形成する工程と、前記
   側面部および底部に前記第１種の半導体より電子親和力
   の小さい第２種の半導体層，第１種の高抵抗性半導体層
   を順次繰り返して合計３層以上積層して前記溝を埋め込
   む工程と、前記誘電体膜を除去した後、前記埋め込まれ
   た溝の上を含む表面上にｎ型にドーピングされた第２種
   の半導体層を形成する工程とを含むことを特徴とする半
   導体装置の製造方法。
4. 【請求項４】半絶縁性もしくは絶縁性の第１種の半導体
   基板上に、第１種の高抵抗性半導体層よりなるチャンネ
   ル層とｎ型にドーピングされた前記第１種の半導体より
   電子親和力の小さい第２種の半導体よりなる電子供給層
   とを順次積層し、前記電子供給層の上に少なくとも１つ
   の制御電極と、この制御電極をはさんで互いに対向する
   位置に一対の出力電極を有する半導体装置において、前
   記第１種の高抵抗性半導体層よりなるチャンネル層が前
   記第１種の半導体基板上に形成された溝の側面部および
   底部に前記高抵抗性の第２種の半導体層にはさまれて溝
   を埋めるように形成され、前記電子供給層が前記溝を埋
   め込んだ上を含む表面上に形成され、前記制御電極と出
   力電極が前記溝を埋め込んだ上の前記電子供給層の上に
   形成され、前記出力電極が前記溝の方向と平行または垂
   直な方向に形成されていることを特徴とする半導体装置
   。