JP3075769B2 - 静電誘導トランジスタ及びその製造方法 - Google Patents

静電誘導トランジスタ及びその製造方法

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JP3075769B2
JP3075769B2 JP03125562A JP12556291A JP3075769B2 JP 3075769 B2 JP3075769 B2 JP 3075769B2 JP 03125562 A JP03125562 A JP 03125562A JP 12556291 A JP12556291 A JP 12556291A JP 3075769 B2 JP3075769 B2 JP 3075769B2
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尚典 宇田
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は主に大電力用デバイス等
として活用されている静電誘導トランジスタ及びその製
造方法に関する。
【0002】
【従来の技術】図4は従来の静電誘導トランジスタ(日
本語版サイエンス 1983年2月発行西澤潤一 静電誘導
トランジスタ)を示す断面構造図であり、図示しない基
板上に電極28、n型のGaAsからなるドレイン領域22、n
- 型のGaAs層23を形成し、このGaAs層23中にメッシュ
状、或いは格子状に不純物を拡散してp+ 型のゲート領
域24を形成し、更にこの上にn型のGaAsからなるソース
領域25を形成し、このソース領域25上にn+ 型のソース
電極27を積層し、また前記ゲート領域24にはこれと接し
てp+ 型のゲート電極29を形成して構成してある。
【0003】而してこのような従来の静電誘導トランジ
スタにあっては、ゲート電極29に0又は正電圧を印加す
るとソース領域25からドレイン領域22側へ電子が移動
し、またゲート電極29に負電圧を印加することによりソ
ース領域25側からドレイン領域22側への電子の移動が阻
止されることとなる。
【0004】
【発明が解決しようとする課題】ところでこのような従
来の静電誘導トランジスタにあっては、電流は基板に対
し垂直な方向に流れる構造となっているため、例えばこ
れをモノリシック集積回路に組込もうとした場合には他
のプレーナ型トランジスタ等の素子は基板に対し平行な
方向に電流が流れる動作をするため、他の素子との組合
せが難しく、集積化し難いという問題があった。
【0005】この対策として電流が基板表面と平行な向
きに流れる横型の静電誘導トランジスタが考えられる
が、この構造とするには基板に垂直な向きにゲート領域
24を埋め込み形成することとなるが、これを例えばイオ
ン注入法によって形成しようとすると深さ方向に濃度分
布を一定にすることが難しく、製造が容易でないという
問題があった。本発明はかかる事情に鑑みなされたもの
であって、その目的とするところは構造的には横型で、
製作が容易であり、しかも特性も安定した静電誘導トラ
ンジスタ及びその製造方法を提供するにある。
【0006】
【課題を解決するための手段】本発明に係る静電誘導ト
ランジスタは、基板上に、ドレイン領域(又はソース領
域)を設け、このドレイン領域(又はソース領域)に沿
わせて半導体膜を設け、この半導体膜を隔てて前記ドレ
イン領域(又はソース領域)と対向させてソース領域
(又はドレイン領域)とゲート領域とを交互に設けてあ
り、前記ドレイン領域(又はソース領域),半導体膜及
びソース領域(又はドレイン領域)は基板表面にこれと
平行な向きに位置せしめてあることを特徴とする。
【0007】本発明に係る静電誘導トランジスタの製造
方法は、基板上にソース領域(又はドレイン領域)を構
成する第1の半導体層を形成する工程と、該第1の半導
体層に基板表面が露出する複数の孔を所定の間隔を隔て
て2列に形成する工程と、各孔内にゲート領域を形成す
る第2の半導体層をエピタキシャル成長により充填形成
する工程と、充填形成された2列の第2の半導体層間に
おける前記第1の半導体層を基板表面が露出するようエ
ッチング除去する工程と、基板表面及び第1,第2の半
導体層の側面に沿って第3の半導体膜を形成する工程
と、この断面凹形に形成した第3の半導体膜の内側にド
レイン領域(又はソース領域)を形成する第4の半導体
層を形成する工程とを含むことを特徴とする。
【0008】
【作用】本発明に係る静電誘導トランジスタにあって
は、基板上にこれと平行な向きに半導体膜を隔てて、そ
の片側にドレイン領域(又はソース領域)が、また他側
にソース領域(又はドレイン領域)とゲート領域とが交
互に相対向して形成されることとなり、ゲートに負の電
圧を印加するとゲート領域間のチャネルとして機能する
ソース領域(又はドレイン領域)の電子に対するポテン
シャルが高くなって、電子の流れが阻止され、またゲー
ト領域に零又は正電圧を印加するとソース領域からドレ
イン領域に向けて電子が移動して電流が流れる方向が基
板表面と平行な方向となり、他の素子と組合せた状態で
の集積化が容易となる。
【0009】一方本発明に係る静電誘導トランジスタの
製造方法にあっては、基板上に形成したソース領域(又
はドレイン領域)を構成する第1の半導体層に基板表面
が露出する複数の孔を所定の間隔を隔てて2列に形成
し、この各孔内にゲート領域を構成する第2の半導体層
をエピタキシャル成長により充填して形成するから、第
2の半導体層中の不純物濃度の均一化が容易に達成し得
ることとなる。
【0010】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図1は本発明に係る静電誘導トラン
ジスタの断面構造図であり、図中1はノンドープのGaAs
からなる基板を示している。基板1上はノンドープGaAs
膜5が断面コ字形に形成され、その内側にはGaAsからな
るドレイン領域2が形成され、また両外側には夫々前記
ノンドープGaAs膜5を隔ててキャリア密度5×1017cm-3
のp型GaAsからなるゲート領域3及びキャリア密度1×
1018cm-3のn型GaAsからなるソース領域4を形成してあ
る。ゲート領域3はノンドープGaAs膜5を隔ててドレイ
ン領域2と対向するようその長手方向に沿い、略一定間
隔で複数個形成され、またソース領域4は櫛形に形成さ
れ、ゲート領域3の周りを包む態様でゲート領域3間に
てドレイン領域2と対向し、ゲート領域3とソース領域
4とはドレイン領域2の長手方向に沿って交互にノンド
ープGaAs膜5を隔ててドレイン領域2と対向せしめられ
ている。これらドレイン領域2及びソース領域4上には
これとオーミックコンタクトさせたドレイン電極,ソー
ス電極(図示せず)が形成され、またゲート領域に対し
ては図示しない絶縁膜を隔ててゲート電極が形成されて
いる。
【0011】而してこのような静電誘導トランジスタに
あっては、ゲート領域3に負の電圧を印加すると各ゲー
ト領域3,3…で挟まれた部分のソース領域4であるチ
ャネル部の電子に対するポテンシャルが高くなり、ソー
ス領域4からドレイン領域2への電流の移動を阻止す
る。またゲート領域3に零又は正の電圧を印加すると矢
符で示す如くソース領域4からドレイン領域2へ電子が
移動し電流が基板1と平行な向きに流れることとなる。
【0012】次に上述した如き本発明に係る静電誘導ト
ランジスタの製造方法の一例を示す。図2,図3は本発
明に係る静電誘導トランジスタの主要製造工程を示す断
面構造図である。先ず図2(a) に示す如くノンドープGa
Asからなる基板1上にソース領域4を構成するための厚
さ0.3 μm ,キャリア密度1×1018cm-3のn型GaAs層14
をエピタキシャル成長させる。次にこのn型GaAs層14の
表面にポリメタクリレート(PMMA)レジストを厚さ6000Å
塗布した後、加速電圧50kV, ドーズ量20μc/cm2 の電子
線により、一辺0.3 μm の領域を直接描画し、MIBKとIP
A との混合液を用いて現像し、反応正イオンピームエッ
チングにより800 Å/分の速度で深さ0.3 μm エッチン
グ除去し、図2(b) に示す如く所定の間隔で基板1の表
面が露出する複数の孔14a を相互の間に所定の間隔を隔
てて2列に形成した後、ゲート領域3を構成する厚さ0.
15μm,キャリア密度5×1017cm-3のp型GaAs層13を、各
孔14a 内を充填し、且つ所定高さにわたるようエピタキ
シャル成長させる。
【0013】このp型のGaAs層13を図2(c) に示す如く
前記n型GaAs層14表面と面一となるよう反応性イオンエ
ッチング法により800 Å/分の速度で厚さ0.14μm だけ
エッチングする。次いでPMMAレジストを塗布し、UV光を
用いて露光し、図2(d) に示す如く両側のp型GaAs層13
間に位置するn型のGaAs層14、並びにp型GaAs層13の対
向する側面を反応性イオンエッチング法によって夫々エ
ッチング除去してp型GaAs層13間の間隙を広げた状態の
断面凹形の溝14b を形成する。
【0014】次にこの2列に並んだ柱状のp型GaAs層13
間に露出する基板1上並びにp型GaAs層13, n型GaAs層
14上にわたり、図3(a) に示す如く、例えばMBE 法を用
いて厚さ0.1 μm のノンドープGaAs層15を均一な厚さに
形成し、更にその上にドレイン領域2を構成するための
厚さ0.15μm 、キャリア密度1×1018cm-3のn型GaAs層
12を成長させる。
【0015】その後n型GaAs層14及びp型GaAs層13の上
面が露出するよう、例えば反応性イオンエッチング法を
用いて図3(b) に示す如くn型のGaAs層12及びノンドー
プGaAs層15を800 Å/分の速度で厚さ0.3 μm 程度エッ
チングする。そして全面にわたって厚さ800 ÅのSiN膜
を堆積し、ソース領域4を構成するn型GaAs層14、ドレ
イン領域2を構成するn型GaAs層12に対向する位置にお
いて夫々SiN膜16に孔16a,16a を形成し、夫々Au/Ni/
Au+Geの電極7,8を堆積させてオーミックコンタクト
させ、また両側の列状をなすゲート領域3を構成するp
型のGaAs層13と対向するSiN膜16上には夫々Al電極9を
形成する。
【0016】ちなみに寸法例を示すと図1において基板
1の縦方向寸法:1.5 μm 、横方向寸法:1.45μm 、ま
た基板1の下面からソース領域4表面迄の高さは0.3 μ
m 程度である。なお、実施例はドレイン領域2に対向さ
せてゲート領域3、ソース領域4を形成した構成を示し
たが、ドレイン領域2に代えてソース領域4を形成し、
これに対向させてゲート領域3,ドレイン領域2を形成
してもよいことは勿論である。
【0017】
【発明の効果】以上の如く本発明に係る静電誘導トラン
ジスタ及びその製造方法にあっては基板上に半導体膜を
隔ててドレイン領域(又はソース領域)を、また他側に
ソース領域(又はドレイン領域)及びゲート領域を相対
向させて基板表面と平行な向きに並列させて形成したか
ら、ゲート領域に対する電圧制御によって基板と平行な
向きに電流を通流せしめ得ることとなり、他の回路素子
との集積化が容易となり、更にゲート領域はソース領域
(又はドレイン領域)を構成する第1の半導体層に所定
の間隔で2列に穿った孔内を充填する態様で半導体をエ
ピタキシャル成長させて形成することとしたから、ゲー
ト領域を構成する半導体層中の不純物濃度がばらつく等
の不都合が解消され、電流制御機能が安定する等、本発
明は優れた効果を奏するものである。
【図面の簡単な説明】
【図1】本発明に係る静電誘導トランジスタの模式的斜
視図である。
【図2】本発明に係る静電誘導トランジスタの製造方法
の主要製造工程を示す断面構造図である。
【図3】本発明に係る静電誘導トランジスタの製造方法
の主要製造工程を示す断面構造図である。
【図4】従来の静電誘導トランジスタの製造方法の主要
製造工程を示す断面構造図である。
【符号の説明】
1 基板 2 ドレイン領域 3 ゲート領域 4 ソース領域 5 ノンドープGaAs膜 12 n型のGaAs層 13 p型のGaAs層 14 n型のGaAs層

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板上に、ドレイン領域(又はソース領
    域)を設け、このドレイン領域(又はソース領域)に沿
    わせて半導体膜を設け、この半導体膜を隔てて前記ドレ
    イン領域(又はソース領域)と対向させてソース領域
    (又はドレイン領域)とゲート領域とを交互に設けてあ
    り、前記ドレイン領域(又はソース領域),半導体膜及
    びソース領域(又はドレイン領域)は基板表面にこれと
    平行な向きに位置せしめてあることを特徴とする静電誘
    導トランジスタ。
  2. 【請求項2】 基板上にソース領域(又はドレイン領
    域)を構成する第1の半導体層を形成する工程と、該第
    1の半導体層に基板表面が露出する複数の孔を所定の間
    隔を隔てて2列に形成する工程と、各孔内にゲート領域
    を形成する第2の半導体層をエピタキシャル成長により
    充填形成する工程と、充填形成された2列の第2の半導
    体層間における前記第1の半導体層を基板表面が露出す
    るようエッチング除去する工程と、基板表面及び第1,
    第2の半導体層の側面に沿って第3の半導体膜を形成す
    る工程と、この断面凹形に形成した第3の半導体膜の内
    側にドレイン領域(又はソース領域)を形成する第4の
    半導体層を形成する工程とを含むことを特徴とする静電
    誘導トランジスタの製造方法。
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