JPS6384015A - 半導体素子の作製方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体素子の作製方法に関し、特に基板上に互
いに導電型の異なる半導体領域を有する半導体素子の作
製方法に関するものである。

〔従来技術〕

従来、半導体基板上に互いに導電型の異なる半導体領域
、即ちｐ−ｎ領域を設ける方法として、所謂拡散法或い
はイオン注入法等が知られている。この内、拡散法は例
えば、以下に説明するようにして行なわれていた。

第８図（ａ）、（ｂ）、（ｃ）は夫々拡散法のプロセス
を示す略断面図である。まず（ａ）に示すようにｎ型Ｇ
ａＡｓ基板上に、Ｓｉ３Ｎ４から成る厚さ１μｍ程度の
マスク２を形成する。

次にマスク２を形成した基板１を、ＺｎＡｓ２中に配し
、６３０℃で数１０分加熱し、（ｂ）に示すように基板
１中にＺｎを２μｍ程度の深さに拡散させ、ｐ壁領域３
を形成する。この後、マスク２を取りさると、（Ｃ）に
示すようにｎ型基板１にｐ壁領域３を有する半導体素子
が形成される。

次に、イオン注入法について説明する。

第９図（ａ）、（ｂ）は夫々イオン注入法のプロセスを
示す略断面図である。まず（ａ）に示すように、ｎ型Ｇ
ａＡｓ基板１１上に、金属から成るマスク１２を形成し
、Ｚｎ”ビーム１４を照射して、ｐ壁領域１３を形成す
る。この時点では、ｐ壁領域１３は結晶のみだれを生じ
ており、単結晶とはいい難い状態になっている。

そこで、マスク１２を除去した後、（ｂ）に示すように
Ｓｉ３Ｎ４から成るキャップ層１５を１μｍ程度積層し
、約ａＯＯ℃で３０分程度熱処理して、ｐ壁領域１３の
結晶性を回復させる。注入するイオンとしては、Ｚｎゝ
の他にＳｉ、Ｓｅ、Ｓ等或いはＳｅとＧａ、ＧｅとＧａ
、ＧｅとＡｓ等の２重注入が知られている。

ところが、以上説明したような従来の方法においては、
２μｍ以下の微細なｐ−ｎ領域の形成は困難であった。

例えば、拡散法ではマスクの下に拡散物質のまわり込み
が生じる為、マスクの大きさをあまり小さくすることが
出来なかった。

また、イオン注入法においても、注入領域は狭くとも、
注入後の熱処理により不純物の拡散を生じ、注入領域よ
りも不純物領域が拡大するため、やはり微細な領域の形
成は困難であった。

更に、イオン注入法においては、例えばＧａＡｓ基板を
用いた場合に、注入後の熱処理の際に、Ａｓ及びＧａの
蒸発により欠陥を生じ、高純度の膜を形成出来ないとい
った問題点も有していた。

〔発明の概要〕

本発明の目的は、上記従来技術の問題点を除去し、簡単
なプロセスで微細なｐ−ｎ領域の形成が可能な半導体素
子の作製方法を提供することにある。

本発明の上記目的は、化合物半導体基板に少なくとも、
格子方向指数で示す＜１１０＞軸にほぼ平行でかつミラ
ー指数で示す（００１）面となす角度が２０°以上の面
及び前記（ｏｏＢ面となす角度が２０°未満の面を形成
する過程と、前記基板上に両性不純物を含む半導体を積
層し、前記各々の面に互いに導電型の異なる半導体層全
成長せしめる過程とから成る半導体素子の作製方法によ
って達成される。

ここで（１１０＞釉とは格子方向を示す指数で、対称関
係にある（１１０）、（１０１）。

（０１１）等を代表して示すものである。また、（００
１）面は、ミラー指数で、対称関係にある同等な格子面
（ｏｏｌ）、（ｏｔｏ）。

（１００）等を代表するものである。また、上記（００
１）面となす角度が２０°以上の面は、（１１０）軸と
平行であることが望ましいが、多少の角度（例えば±４
５°）を有していても、本発明を実施することは可能で
ある。また、基板としては牟層のウェハーやこのウェハ
ー上に半導体薄膜を積滞したものを用いることが出来る
。

〔実力五個〕

以下に本発明の実ｊｆ例を図面を用いて詳細に説明する
。

第１図及び第２図は、本発明の詳細な説明する為の図で
、夫々半導体基板に形成された傾斜面の概略図及びこの
傾斜面が（００１）面となす角度に応じて基板上に成長
する半導体層の導電型を示す図である。ここでは、基板
としてＧａＡｓを用いた場合を例に説明する。

通常、ＧａＡｓ基板上にＳｉをドープしたＧａＡｓ等の
半導体を積層すると、ｎ型の半導体層が成長する。しか
し、これは、Ａｓが安定な面、つまりＡｓ面と呼ばれて
いる面での話である。従来は、このＡｓ面のみを利用し
て半導体素子を作製していた。

ところが、ＧａＡｓの様なＩＩＩ　−Ｖ族の化合物に対
して、Ｓｉの様なＩＩＩ族は両性不純物である。

ＳｉがＧａサイトに入ればｎ型、Ａｓサイトに入ればｐ
型となる。つまり、ＳＬがＡｓサイトに入る様な面を作
れば、ＳｉをドープしたＧａＡｓを用いても、ｐ型半導
体層を成長させることが出来る。このような面を、以下
Ｇａ面と呼ぶ。

ＧａＡｓ基板の（００１）面はＡｓ面であるが、第１図
のように、この面に対して＜１１０）軸にほぼ平行に角
度θをなす傾斜面を形成すると、θが２０°以上でＧａ
面が出る。即ち、第２図に示すように、（００１）面と
なす角度θが２０°以上になると、この傾斜面上にはｐ
型の半導体層が成長する。即ち、同一基板上に（ｏ　ｏ
　ｉ　）面となす角度が２０°以上の面と、２０”未満
の面とを形成すると、−回の成長で各々の面上にｐ型及
びｎ型の半導体層を得えることが出来る。また、このよ
うな面はエツチング等によって、微細な構造の加工が可
能である。

本発明は、この原理を用いて半導体層の導電型を制御し
、微細な構造のｐ−ｎ領域を有する半導体素子を作製す
るものである。本発明の方法は、例えば、基板温度６５
０℃程度、ＧａＡｓの成長速度１μｍ　／　ｈの条件の
もとで行なわれる。

また、フラックス比Ｊ　Ａ−４／　Ｊ　ａ−は５以下、
特に２以下であることが望ましい。

以下に、本発明を用いて具体的な半導体素子を作製する
方法を説明する。

第３図は本発明の方法で作製した静電話導型トランジス
タ（以下、ＳＩＴと称す）の構造を示す略断面図である
。ここで２１はｎ　”−Ｇ　ａ　Ａ　ｓウェハー、２２
はｎ−Ｇ　ａ　Ａ　Ｓ層、２３はＳｉドープＧａＡｓ層
、２４はｎ　”、−Ｇ　ａ　Ａ　ｓ層、２５及び２６は
電極である。作製は、まず、ｎ　”−Ｇ　ａ、Ａ　ｓウ
ェハー２１上にキャリア濃度の低いｎミＧａＡｓ層２２
を１〜３μｍ積層し、続いて通常の干渉露光法によりこ
のｎ−Ｇ　ａ　Ａ　ｓ層２２をエツチングし、図に示す
ような高さ約５０００人の台形状に加工した。この際、
台形の上底は（ｏｏｌ）面に平行であるが、台形の両辺
に当る傾斜面は、（１１０）軸に平行で、（ｏｏＢ面と
２０°以上の角度をなすようにした。

次に、このように加工したｎ−ＧａＡｓ層２２上にＳｉ
ドープＧａＡＳ層を積層すると、傾斜面上の第３図の斜
線部で示す部分はｐ型となり、その他の部分はｎ−Ｇａ
Ａｓが成長した。この上に更にｎ−ＧａＡｓ層２４を厚
さ０．２μｍ程度形成し、最後に電極２５．２６を蒸着
により形成した。

次に、このように作製されたＳＩＴの動作を説明する。

電極２５及び２６間に電圧を加えると、電流は図の２９
に示すようにＳｉドープＧａＡｓ層２３のチャンネル部
（ｎ−ＧａＡｓ部分）を流れる。このとき、層２３のｐ
型部分とｎ′″−ＧａＡｓ層２２のキャリア濃度により
、各々の層に空乏層が広がる。この内キャリア濃度の低
いｎ−ＧａＡｓ層２２の方が空乏層の広がりが大きく、
層２３に加える電圧によりこの層２２の空乏層の広がり
を変化させて、電流２９を制御することが出来る。この
ＳＩＴは、チャンネル長が短かく、直列抵抗が小さく、
更にゲート容量が小さいので、高速動作が可能である。

本発明の方法を用いれば、上記チャンネル部の幅を２０
０ｏ人程度に再現性良く作製することが出来る。また、
干渉露光法の代わりにフォトリソを用いても本発明の実
施は可能である。

第４図及び第５図は夫々第３図示のＳＩＴの変形例を示
す略断面図で、図中第３図と同一の部材には同一の符号
を付し詳細な説明は省略する。第４図のＳＩＴは第３図
のｎ−Ｇ　ａ　Ａ　ｓ層２２を薄くし、短チャンネル化
（例えばチャンネル長３０００人程度）を図ったもので
、更に高速動作が可能である。本例も第３図示の例と全
く同様の方法で作製することが出来る。

第５図は、第３図示の素子に比べ、チャンネルの間隔が
広く、チャンネル間にｎ型領域２８が形成される例を示
す。第３図示の例とはＳｉＯ２層２７が設けられている
点で異なる。

このＳｉ０２層２７は、上記ｎ型領域２８を通って電流
が流れるのを防ぐ為のものである。

作製は、まず、ｎ“−ＧａＡｓウェハー２１上に、ｎ−
Ｇ　ａ　Ａ　ｓ層２２を積層し、フォトリソによフてパ
ターン形成した後、硫酸系エッチャント　　　（Ｈ２Ｓ
Ｏ４：　　　Ｈ２０２：　　　Ｈ２０＝１　　　　：　
　　１＝１０）で工・ンチングし、高さ５０００人、上
底の幅２０００人の台形状に加工した。

次に、この上にＳｉドープＧａＡｓ層２３を積層すると
、傾斜面上の斜線部で示す部分にはｐ−ＧａＡｓが成長
し、その他の部分はｎ型領域となった。この後、絶縁層
である５ｉ０２層２７を５０００人形成し、台形の上部
のみを取り去った。更にｎ”−ＧａＡｓ層２４を積層す
ると、台形の上部はｎ”−ＧａＡｓとなり、５ｉ０２層
２７の上は多結晶のＧａＡｓとなった。最後に電極２５
．２６を蒸着した。

このように、本発明によれば、高速動作のトランジスタ
を簡単に作製することが出来る。

第６図は、本発明の方法で作製した半導体レーザの構造
を示す略断面図である。ここで、３１はｎ−ＧａＡｓウ
ェハー、３２はｐ−ＧａＡｓＦｉ、３３はｎ−ＧａＡｓ
層、３４はｎ−ＡｕＧａＡｓバッファ層、３５はｎ−Ｇ
ａＡｓレーザ活性層、３６はｐ−ＡｌＧａＡｓバッファ
層、３７はｐ−ＧａＡＳギャップ層、３８．３９は電極
である。ここでウェハー３１とＰ−ＧａＡｓ層３２から
成る基板は、台形状の凸部を有しており、この台形の辺
を成す傾斜面は、（１１０）軸に平行で（００１）面と
２０°以上の角度を有している。従って、この傾斜面上
に成長した半導体層は図の斜線部で示すようにｐ型領域
４０となる。

電極３８．３９間に電圧を印加すると、電流は上記ｐ壁
領域４０で狭窄されて４１に示すようにストライプ状の
領域を流れ、低いしきい値で活性層３５からはレーザ光
が出射する。

次に、このような半導体レーザの作製過程を説明する。

まず、ｎ−ＧａＡｓ基板５１を逆メサ方向にエツチング
し、凸部を形成した。この上にＰ　−Ｇ　ａ　Ａ　ｓ　
ｑ　３２を０．５．ｕｍ形成すると、三角形に加工され
た上記基板３１の上部はｐ−ＧａＡｓ層が薄くなった。

これを三角形の上部が悪くなる程度に化学エツチングし
、第６図のように基板３１を一部露出させた。次に、こ
のように形成した基板上に、順に淳さ０．　５μｍのｎ
−ＧａＡｓ層３３．厚さ１．０μｍのｎ−ＡＪ２ＧａＡ
ｓバッファ層３４．厚さ０．１μｍのｎ−ＧａＡｓレー
ザ活性層３５．厚さ１．５μｍのＰ−ＡｆｌＧａＡｓバ
ッファ層３６及び厚さ０．５μｍのｐ−ＧａＡｓギャッ
プ層３７を積層した。そして最後にこの半導体層の上下
に金属を蒸着し、電極３８．３９とした。

本発明によれば、基板の微細加工により、活性層におけ
る電流注入域の幅を５０００人程度にすることが出来、
低しきい値の半導体レーザを簡単に作製することが出来
る。

本発明は、薄膜トランジスタアレイ等の素子分離にも用
いることが出来る。この例を第７図に示す。

第７図は本発明の方法を用いて作製された半導体素子の
略断面図を示し、図中、４２は半絶縁性ＧａＡｓ基板、
４４はＳｉドープＧａＡｓ層、４５及び４６は層４４中
に形成された素子を示す。基板４２に４３で示すような
傾斜面を（１１０）軸に平行で（ｏｏｌ）面と２０゜以
上の角度を成すように設け、この上にＳｉドープ（Ｇａ
Ａｓ層４４を１μｍ程度積層すると、斜線部で示す部分
はｐ壁領域となり、その他の部分はｎ−ＧａＡｓが成長
する。このｎ−ＧａＡｓの部分に素子４５．４６を作製
すると、上記ｐ壁領域が分離体となって、簡単に素子分
離を行なうことが出来る。

本発明は以上説明した実施例の他にも、種々の変形が可
能である。例えば、実施例では半導体材料としてＧａＡ
ｓを用いたが、ＩｎＰ等を用いても本発明は実施可能で
ある。また、本発明に用いられる成長法としては、分子
線エピタキシー（ＭＢＥ）が代表的であるが、有機金属
化学気相成長法（ＭＯ−ＣＶＤ）を用いることも出来る
。

〔発明の効果〕

以上説明したように、本発明は基板に段差を設けること
によって、この基板上に形成される半導体層の導電型を
制御するようにしたので、簡単なプロセスで、微細なｐ
−ｎ領域の形成が可能となった。

【図面の簡単な説明】

第１図及び第２図は夫々本発明の詳細な説明する概略図
、第３図乃至第７図は夫々本発明の方法によって作製さ
れた半導体素子の例を示す略断面図、第８図（ａ）、（
ｂ）、（ｃ）及び第９図（ａ）、（ｂ）は夫々従来の半
導体素子の作製方法を説明する略断面図である。 ２１　−−−−−−−−−−　ｎ　”−Ｇ　ａ　Ａ　ｓ
ウェハー、２２−−−一−−−−−−ｎ−Ｇ　ａ　Ａ　
ｓ層、２３　−−−−−−−−−−　Ｓ　ｉドープＧａ
Ａｓ層、２４−−−−−−−−−−　ｎ　”−Ｇ　ａ　
Ａ　ｓ層、２５．２６−−−−電極、 ２９　−−−−−−−−−一電流。

Claims (2)

【特許請求の範囲】
1. （１）化合物半導体基板に少なくとも、格子方向指数で
   示す〈１１０〉軸にほぼ平行でかつミラー指数で示す｛
   ００１｝面となす角度が２０°以上の面及び前記｛００
   １｝面となす角度が２０°未満の面を形成する過程と、
   前記基板上に両性不純物を含む半導体を積層し、前記各
   々の面に互いに導電型の異なる半導体層を成長せしめる
   過程とから成る半導体素子の作製方法。
2. （２）前記基板がＧａＡｓから成り、該基板上にＳｉを
   ドープしたＧａＡｓ又はＡｌＧａＡｓを積層する特許請
   求の範囲第１項記載の半導体素子の作製方法。