JP4274504B2 - 半導体薄膜構造体 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、化合物半導体材料を利用した半導体デバイス等に使用される半導体薄膜構造体に関する。
【０００２】
【従来技術】
ＧａＡｓ、ＩｎＰ系に代表される単結晶化合物半導体材料は、高速トランジスタ、フォトディテクタ、半導体レーザ、発光ダイオード等に広く用いられ、重要な材料となっている。さらに近年、ＭＯＣＶＤ法、ＭＢＥ法、ＣＢＥ法などによる結晶成長法の改善により、超薄膜構成が実現され、これまでにない優れた特性のデバイスを実現させている。しかし、この様な優れた特性を有する材料でありながら、多くの化合物半導体材料はまだ未開発の状況にある。その要因は、化合物半導体を成長する為の基板が限られていることにある。
【０００３】
優れた特性を有する化合物半導体デバイスを作製しようとした場合、欠陥の少ない半導体材料を成長する必要がある。基板の格子定数と成長する化合物半導体材料の格子定数がずれていると、成長した化合物半導体材料に欠陥が入り、所望の特性が得られないことになる。現在実用化されている基板としては、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ等が挙げられるが、これらの基板に整合した化合物半導体材料のみが実用化されているのが現状である。よって、任意の格子定数を有ずる化合物半導体材料を成長する技術は、今後の化合物半導体材料技術の発展に大きな影響力を及ぼすと考えられる。
【０００４】
基板の格子定数と異なった材料を成長する検討例としては、Ｓｉ基板上にＧａＡｓデバイスを形成したものが挙げられる。Ｓｉ基板上に欠陥の少ないＧａＡｓを成長する為に、ＳｉとＧａＡｓ膜の界面にこれら２つの材料の中間の格子定数を持つ層を形成する手法や、貫通転位を低減する為に超格子構造を入れる手法や、一旦低温でＧａＡｓを形成した後に温度を上げて結晶化して結晶の欠陥を低温層に閉じ込める２段階成長法など、幾つかの格子緩和法および欠陥低減法が提案されている。これらの検討の結果、Ｓｉ基板の上に室温連続発振するＧａＡｓ半導体レーザを実現するまでに至っている。
【０００５】
しかし、残念ながら寿命が短く、また特性的にもＧａＡｓ基板上に作製した物とは大きな差があり、実用化には至っていない。この根本的原因は、格子定数の違いにより発生した欠陥を低減出来ていないことにある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、元の基板とその上に形成する半導体材料の格子定数が異なっていても欠陥の少ない良質の半導体材料を形成でき、ＳｉやＩｎＰ、ＧａＡｓなどの２元系基板に制限されない半導体薄膜構造体を提供することにある。
【０００７】
【課題を解決する手段および作用】
上記目的を達成する本発明の半導体薄膜構造は、（１００）面等の基準面を持つ基板上に該基板の格子定数とは異なる所望の格子定数の半導体膜を最上膜として含む半導体層が形成された構造が加工されて、該基板の基準面と該基準面から傾いた面を少なくとも１つ以上有する構造にされた基板構造を有し、該傾いた面から選択的に成長が発生して該所望の格子定数の半導体膜とほぼ格子整合した半導体結晶膜が形成され、該選択的に成長した半導体結晶膜が、基準面にほぼ平行に横に広がることにより形成された平坦な表面を少なくとも部分的に有することを特徴とする。これにより、最初のＩｎＰ等の基板の格子定数に依存しない、任意の所望の格子定数を持つ良質の半導体結晶膜を得ることができる。傾いた面に下地の半導体膜とほぼ格子整合した半導体結晶膜を横方向成長で形成するので、ミスフィット転位の発生が抑えられると共に貫通転位の発生が抑えられて良質の半導体結晶膜を得られる。
【０００８】
上記基本構成に基づいて以下の様なより具体的な形態が可能である。
最初の基板に所望の格子定数の半導体膜を最上膜として良好な膜質で形成する為の手法としては、該半導体層が少なくとも２つ以上の格子定数を持つ半導体膜を含んで形成されたり、該半導体層の少なくとも一部分に、超格子を含んでいたり、該半導体層の少なくとも一部分に、高濃度の不純物を含んでいたり、該半導体層の少なくとも一部分の組成が徐々に変化していたりする。
【０００９】
基準面は、代表的には、（１００）面である。ＩｎＰ（１００）面を有する基板にＩｎＧａＡｓの組成を徐々に変化させて任意の格子定数の半導体膜を最上膜に作製し、格子定数を変えて作製した膜を加工した後に、傾いた斜面に格子整合した半導体結晶膜を形成することにより、最初のＩｎＰ基板の格子定数に依存しない任意の格子定数を持つ良質の膜を形成できたり、ＧａＡｓ（１００）面を有する基板にドーパントを高濃度ドープして低欠陥密度の任意の格子定数を有する膜を作製し、格子定数を変えて作製した膜を加工した後に、傾いた斜面に格子整合した半導体結晶膜を形成することにより、最初のＧａＡｓ基板の格子定数に依存しない任意の格子定数を持つ良質の膜を形成できたりする。
【００１０】
また、Ｓｉ基板に低温で膜を形成した後、熱サイクルを加えることにより、低欠陥密度の任意の格子定数を有する膜を作製し、格子定数を変えて作製した膜を加工した後に、傾いた斜面に格子整合した半導体結晶膜を形成することにより、最初の基板の格子定数に依存しない任意の格子定数を持つ良質の膜を形成することもできる。
【００１１】
基準面が（１００）面である場合、（１００）面上に、（１００）面から＜０−１１＞方向に傾斜した傾いた面が＜０−１−１＞方位にストライプ状に形成されたり、（１００）面上に、（１００）面から＜０−１−１＞方向に傾斜した傾いた面が＜０−１１＞方位にストライプ状に形成されたりする。ここにおいて、（１００）面上に、傾いた面がストライプ状に形成され、その伸びている方向と＜０−１−１＞軸の成す角が４５°から８０°であったり、その伸びている方向と＜０−１−１＞軸の成す角が１５°から３５°であれば、横方向成長速度を大きくできる。この様に、傾いた面を形成する方向を面内で回転することにより、成長速度を改善し、格子定数の異なる良質な面を形成できる。
【００１２】
傾いた面と（１００）面の成す角度を、２０°付近より小さくしたり、３０°付近にしたりすることでも、横方向成長速度を大きくできる。
【００１３】
傾いた面は、例えば、（１１１）面であったり、元の基板が単元素基板または２元混晶化合物半導体から成り、基板上に成長させる半導体層が３元以上の混晶化合物半導体であったり、該基板が２元混晶以上の化合物半導体により形成されたりする。
【００１４】
また、傾いた面は、ストライプ状に平行に形成された複数の凸部の傾斜面であり得る。この場合、複数の凸部の傾斜面に選択的に形成される半導体結晶膜が、１つに繋がっている様にもできる。更に、複数の凸部の傾斜面に選択的に形成される半導体結晶膜の上に他の材料の半導体結晶膜が形成され更にその上に該選択的に形成される半導体結晶膜に格子整合した半導体結晶膜が形成される様にもできる。
【００１５】
この場合、複数の凸部間に、該凸部の傾斜面に選択的に形成される半導体結晶膜に覆われて、基準面に対してほぼ平行に空洞が形成される形態も実現できる。この空洞にエッチング液を導入して上記他の材料の半導体結晶膜を除去することで、所望の格子定数を持つ半導体結晶膜を剥離できる。
【００１６】
また、上記目的を達成する本発明の半導体薄膜形成法は、基準面を有する基板上に基板と格子定数の異なる所望の格子定数の半導体膜を最上膜として含む半導体層を成長する工程と、該半導体層が成長した基板を加工する工程と、該加工で形成された基準面から傾いた面上に該所望の格子定数の半導体膜とほぼ格子整合した半導体結晶膜を該基準面とほぼ平行な横方向に選択成長する工程を含んでいることを特徴とする。これにより、所望の格子定数を持つ良質の半導体結晶膜を容易に形成できる。
【００１７】
この基本の半導体薄膜形成法に基づいて、以下の如きより具体的な方法が可能である。
該半導体層が成長した基板を加工する工程において、傾いた面は該所望の格子定数の半導体膜またはそれを含む層をエッチングすることにより形成されたり、該所望の格子定数の半導体膜またはそれを含む層をエッチングした後、該エッチングした全面上に下地と格子整合した膜を形成して該傾いた面は形成されたりする。
【００１８】
該選択成長により形成した半導体結晶膜上に再度選択成長を施す工程を含めば、より欠陥の少ない領域を選んで選択成長を施せるので、更に良質の半導体結晶膜が得られる。この場合、該選択成長により形成した半導体結晶膜を再度加工した後、該半導体結晶膜上に再度選択成長したりする。こうして、選択成長プロセスを２度以上繰り返すことにより、より低欠陥の膜を形成できる。
【００１９】
該選択成長により形成した半導体結晶膜を利用の為に剥離する方法としては、該半導体結晶膜を機械的に剥離したりする。また、該傾いた面に選択的に形成される半導体結晶膜の上に他の材料の半導体結晶膜を形成し更にその上に該選択的に形成される半導体結晶膜に格子整合した半導体結晶膜を形成しつつ該基板と該選択的に形成される半導体結晶膜との間に部分的に空洞を形成し、この空洞からエッチング液を導入して該他の材料の半導体結晶膜をエッチングすることで該半導体結晶膜を剥離することもできる。
【００２０】
該基板と格子定数の異なる所望の格子定数の半導体膜を最上膜として含む半導体層を成長する工程において、例えば、温度の変化を加える工程を含んで膜の良質化を図ることができる。
【００２１】
また、該半導体結晶膜を基準面とほぼ平行な横方向に選択成長する工程において、傾いた面の少なくとも一部を残して選択成長膜が形成され、該選択成長膜をマスクとしてＭＢＥ法、ＭＯＣＶＤ法、ＭＯＶＰＥ法、ＣＢＥ法、或はハイドライドＶＰＥ法により該半導体結晶膜が選択的に形成される様にもできる。
【００２２】
【発明の実施の形態】
以下に本発明の具体的な実施の形態を図を参照しつつ説明する。
【００２３】
（実施例１）
本発明の第１の実施例を図１から図６を用いて説明する。図１をもって説明する。
【００２４】
図１の１０１である（１００）面を持つＩｎＰ基板上に、１０２に示すＩｎＧａＡｓを形成している。ＩｎＧａＡｓ１０２のＧａの組成は、厚み３μｍの間で０．４７から０．６２まで変化させ、格子定数を０．５９２ｎｍから０．５８ｎｍまで変化させている。この変化によりミスフィット転位が発生し、欠陥が積層方向に伸びていく。そこで、この欠陥をなるべく低減する為に、超格子を挿入している。１０３が超格子で、Ｉｎ_０．３８Ｇａ_０．６２Ａｓ（厚さ５ｎｍ）とＩｎ_０．８２Ｇａ_０．１８Ｐ（厚さ８ｎｍ）の繰り返しを１０層行っている。その上に、１０４のＩｎ_０．３８Ｇａ_０．６２Ａｓを１０μｍ成長し、表面の平坦化および、貫通転位の低減をはかった。結果として、最上層１０４のＩｎ_０．３８Ｇａ_０．６２Ａｓ中の欠陥は１０^５ｃｍ^−２程度となっている。この欠陥は半導体レーザなどを作製するには多く、この第１の工程だけでは不十分である。そこで、次に示す第２の工程を追加する。
【００２５】
図１にて作製したＩｎＧａＡｓ膜１０４に通常のホトリソ工程により溝を形成する。図２（ａ）が加工後の形状である。簡単の為に、層１０４より下の層１０３〜１０１を省略している。図２（ａ）の形状の作製手順としては、まずＩｎＧａＡｓ膜１０４上にレジストを塗布し、所望の構成をパターニングする。このレジストをマスクとして、ＩｎＧａＡｓ基板１０４をエッチングし、凸部１と溝２を形成する。ここで使用したエッチング液は硫酸、過酸化水素水の混合液を使用している。この後、全体にＳｉＯ_２膜を形成し、ホトリソ工程により、斜面部３と凸部１の肩の部分のＳｉＯ_２を除去して、溝２の底部付近と凸部１上にのみＳｉＯ_２マスク４、５を残す。この工程の結果が図２（ａ）となる。ここでのプロセスでは、凹凸をＩｎＧａＡｓ１０４中に形成したが、必ずしもこれに限る訳ではなく、層１０３、１０２まで到達してもよい。
【００２６】
図２（ａ）の様な構成を実現する別の基板加工法を説明する。リフトオフ法を用いた方法である。図６をもって説明する。図６（ａ）の３１は図１のＩｎＧａＡｓ層１０４に対応した層である。以下の説明では簡単の為に層１０４より下の１０３〜１０１の層を省略して説明する。層３１上にＳｉＯ_２３２とレジスト３３を塗布する。この後、図６（ｂ）に示す様にレジスト３３をパターニングする。このレジスト３３をマスクとして、ＳｉＯ_２３２をエッチングする。この時、オーバーエッチングし、レジスト幅より狭くする。この狭くしたＳｉＯ_２３２をマスクとして図６（ｄ）の３４に示す様に基板であるＩｎＧａＡｓ３１をエッチングする。さらに、凸部の肩部分にＩｎＧａＡｓ３１の（１００）面を露出する為に、図６（ｅ）の３２に示す様にＳｉＯ_２をサイドエッチングする。
【００２７】
この後、図６（ｆ）の３５に示す様にＳｉＯ_２を全体に蒸着する。例えば、スパッタとかプラズマ法などで形成する。最後に、図６（ｇ）の様にレジスト３３のリフトオフで図１に示す様な構成が完成する。この様な手法によっても図２（ａ）の構成を作製できる。
【００２８】
図２（ａ）について詳しく説明する。１はエッチングにより残した凸部で、凸部上面の面指数は（１００）面である。２は溝である。幅は溝上部で１０μｍとし、エッチングの深さは５μｍとしている。３はエッチングにより形成された面で、組成は図１の層１０４と同じとなる。ここでは、（１００）面と斜面部３の角度θは約４５°となる。尚、面３の角度は４５°に限るわけではない。（１００）面から傾いていることが重要である。４、５は選択成長膜を実現する為のマスクである。ここでは、ＳｉＯ_２を使用している。厚みは５０ｎｍである。選択成長膜にはＳｉＮ_ｘなども使用可能であり、選択性があれば誘電体に限らない。例えば、誘電体膜だけではなく金属などでもよい。この誘電体膜４、５は斜面からの成長を促進させる目的で形成されている。
【００２９】
この様な構成を持った基板にＩｎＧａＡｓを成長した例を図２（ｂ）をもって説明する。図２（ｂ）は図１に示した基板上にＩｎＧａＡｓ膜７をＣＢＥ（有機分子線エピタキシャル）法を用いて成長したところである。基板温度は５００℃として、ＴＭＩを２．５ｓｃｃｍとし、ＴＥＧを２．５ｓｃｃｍとし、ＡｓＨ_３を２ｓｃｃｍ流しながら成長している。基板は毎分３０回転させている。ＩｎＧａＡｓの成長は、ＳｉＯ_２４、５が有る部分では成長せず、ＩｎＧａＡｓが露出している斜面部３に対応した所に成長する。
【００３０】
この斜面部３の部分のＩｎＧａＡｓは、先にも述べた様に図１の層１０４と同じ組成である。この成長は、図２（ｂ）の矢印６に示す様に、斜面部３から横方向に成長する部分が主となる。成長させているＩｎＧａＡｓ７は斜面部３の部分のＩｎＧａＡｓと格子整合しているものとしている。
【００３１】
この手法のメリットは、欠陥を低減できることにある。図１で説明した様に、図１の層１０１との層１０２、１０３の格子不整合により１０４の層には欠陥がある。この欠陥は垂直方向には伸びるが横方向には伸びない傾向を示す。よって、図２（ｂ）の６で示す横方向に成長させると、図２（ｂ）の矢印８に示す様に垂直方向には欠陥が伝搬するが、横方向には欠陥は伝搬せず、溝２上に形成されるＩｎＧａＡｓ膜７には下地である斜面部３中の欠陥が形成されないこととなる。
【００３２】
さらに、先にも述べた様に下地である斜面部３のＩｎＧａＡｓと７のＩｎＧａＡｓは格子整合している為、ミスフィット転位は発生しない。この結果、欠陥のない膜が溝２に対応した部分に形成されることとなる。溝２を広く取ることにより広い範囲で欠陥の少ない膜７を得られる。尚、横方向成長させる膜７は下地である斜面部３と同じＩｎＧａＡｓ材料に限定されるわけではない。下地である斜面部３と横方向成長層７は格子定数が整合していれば、材料、組成は限定されず、成長可能なものであれば使用可能である。
【００３３】
ところで、図２（ｃ）にも示した様に、（１００）面を凸部１の肩の部分に残している理由は、表面の平坦化を補助する為である。（１００）面は成長途中で発生するが、初期からあった方が平坦化が促進される。最終的な構成としては図２（ｃ）に示した様な構成とし、７に示す様に結合し表面は平坦化させる。
【００３４】
以上説明した様に、最初に、平坦な基板上に、該基板とは格子整合せず任意の格子定数を持つ膜を厚く積み、こうして作製された歪みを緩和させた層を加工し、斜面部に横方向成長させることにより、初期基板（図１の１０１）とは異なる任意の格子定数を持つ良質の半導体結晶が得られる。尚、ＩｎＧａＡｓの組成は供給材料の調整、基板温度の制御等により任意に制御可能である。加えて、斜面部から横方向に成長するＩｎＧａＡｓの膜質を更に良くする方法としては、図１で説明した下地基板を作製する時に使用した超格子構造を挟むことも有効である。
【００３５】
この成長を広い範囲で行う手法について記述する。図２（ａ）に示した断面構成を有した構成を、図３の９に示した様にストライプ状に形成する。埋め込むことを考慮した場合は、ピッチを制御しておく必要がある。ここでは＜０−１１＞方向に形成した。ここの例では、１５μｍピッチで形成し、溝間は１０μｍである。この様に等間隔に形成しておくことにより、基板全体を埋めることが可能となる。尚、ここでは図２（ｃ）に示す様に埋め込んだが、必ずしも埋め込まずとも使用可能である。たとえば、図２（ｂ）で示した部分的に形成した膜７を、別の基板に転写することにより、基板とは格子定数の異なる領域を部分的に形成することが可能となり、その上にデバイスを作製することも可能である。
【００３６】
この他の基板の加工方法としては、たとえば図４（ａ）、（ｂ）、（ｃ）などが考えられる。図４（ａ）は、凸部の平坦部（図１の部分１を参照）を除去した構成であり、（１００）面からの欠陥の発生を抑制できる。また、（１００）面からの斜面部１１の角度も低減している。作製効率を考えた場合、斜面部の成長速度を上げることが必要である。図５（ａ）はＣＢＥ成長法またはＭＢＥ法でＧａＡｓを成長した場合の、（１００）面上の成長速度と（１００）面から傾けて行った時の成長速度について示したものである。（１００）面から傾けた角度が２０°付近に速度の遅い面が形成されるが、その前後では成長速度は上がり、横方向成長には望ましい構成である。特に、２０°以下の斜面で最も早い成長速度が得られ、望ましい構成である。ＣＢＥ法などではＡ面とＢ面の成長速度差は比較的小さく同じ傾向を示すが、他の方法では異なる。
【００３７】
図５（ｂ）はＭＯＶＰＥ法でＧａＡｓを成長した場合の（１００）面上の成長速度と（１００）面から傾けて行った時の成長速度について示したものである。（１００）面から傾けた角度が２５°付近に成長速度のピークが形成され、それ以降の角度では成長速度は低下している。（１００）面となす角度が４５°以下程度の面を用いることが、成長速度が早く、望ましいと考えられる。ＭＯＶＰＥでは、Ａ面、Ｂ面の差が比較的大きく、Ａ面（Ｇａが露出しやすい）の方が速度が早い。
【００３８】
図５（ｃ）はハイドライドＶＰＥおよびクロライドＶＰＥ法でＧａＡｓを成長した場合の成長速度の面依存性を示している。Ａ面上への成長では（１１１）面の成長速度が早く、横方向成長には適していると考えられる。Ｂ面方位では（３１１）面が速度が早く、望ましい。つまり、成長速度の早い面は成長法により異なり、成長法に従って構造に反映させていくことが必要である。これらの成長速度依存性は、材料に大きくは依存せず、同様の傾向を示す。
【００３９】
図４（ａ）の横方向成長用基板の作製法としては、レジスト塗布後、ＩｎＧａＡｓのサイドエッチングを利用し、△状の凸部１１を作製する。この基板にＳｉＯ_２１２を５０ｎｍ程度形成し、更にレジストを塗布し、Ｏ_２アッシングにより△状凸部１１の山の部分のみ頭出しを行う。この後、ウエットまたはドライによりＳｉＯ_２をエッチングし、図４（ａ）の様な構成を作る。
【００４０】
図４（ｂ）は底部１５の選択マスクを除去した構成である。溝の深さ１３が成長膜厚にくらべ十分に大きければ、ブリッジ状に成長した膜が底部１５に成長する膜の影響を受けずに済む、よって、図４（ｂ）の様に斜面１４の下方の一部に選択マスク１６を残した構成も考えられる。
【００４１】
図４（ｃ）は、凸部の平坦面である（１００）面の影響を受けない為にＳｉＯ_２１７で全体を覆った構成である。斜面１９の下方部と底部も選択マスク１８で覆われている。この構成も同様に（１００）面からの核の発生を抑制できる。
【００４２】
また、成長膜としては先にも述べた様に実施例１で示したＩｎＧａＡｓに限られるわけではない。本手法の主旨は、基板と格子定数の異なる良質の膜を形成することにある。よって、成長膜としては、第１の工程で成膜された最上面層と格子定数が合えば、Ｓｉや、ＩｎＰ、ＧａＳｂ等の２元系や、ＩｎＧａＡｓ、ＧａＡｓＰ、ＩｎＧａＰ、ＧａＡｓＳｂ、ＩｎＡｌＡｓなどの３元混晶や、ＡｌＩｎＡｓＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓＡｌなどの４元混晶が挙げられる。特に格子定数の制御が可能な３元混晶、４元混晶、５元混晶以上は望ましいものである。基本的に成長可能な材料であればよい。また基板としては、ＩｎＰだけではなく、Ｓｉ、ＧａＡｓ、ＩｎＳｂ、サファイア、ＧａＮ等でもよく、特に限定されない。
【００４３】
また、成長の手法としては、ＣＢＥ法の他に、ＭＢＥ法、ＭＯＣＶＤ法、ハイドライドＶＰＥ法などが挙げられる。ただし、図２（ｂ）に形成される溝部への廻り込みを抑制する為、最も望ましい手法としてはビーム系の手法である。具体的にはＭＢＥ法、ＣＢＥ法が挙げられる。
【００４４】
以上説明した様に、第１の工程として、一旦平坦な基板上に目的とする格子定数を有する膜を形成し、その後、第２の工程として、この膜を加工して形成された斜面部に横方向成長させることにより、垂直方向に進む欠陥を低減し、所望の格子定数を有する任意の膜を形成することが可能となった。
【００４５】
（実施例２）
図７（ａ）、（ｂ）と図８を用いて第２の実施例を説明する。実施例２の特徴は、第１の工程で作製する任意の格子定数を有する膜をＩｎＧａＡｓＰとする事、第１の工程でドーパントを高濃度ドーピングすることにより膜質を改善している事、および斜面を有したストライプを形成する伸長方位を実施例１の＜０−１１＞ではなく＜０−１−１＞に取った事である。
【００４６】
図７（ａ）は第１の工程である所望の格子定数を持つ平坦な膜を形成する工程を説明する図である。１１１は元の基板である所の（１００）面を持つＧａＡｓである。この上に、１１２のＩｎＧａＡｓ層（厚み５μｍ）を形成している。この層１１２では、ＧａＡｓの組成から徐々にＩｎを増加させて、Ｇａ組成０．６２まで到達させている。この後、層１１３を、ＩｎＧａＡｓ層にＳｅを高濃度（５×１０^１９ｃｍ^−３）ドーピングして形成している。Ｓｅの高濃度ドーピングにより、ＩｎＧａＡｓ１１３の平坦化が促進され良質の膜が形成される。ドーピングは１×１０^１９ｃｍ^−３以上が望ましい。この上に、さらに、１１４のＩｎＧａＡｓとＩｎＧａＡｓＰの超格子層を２０層形成して、積層欠陥の低減をはかっている。最後に、１１５に示すＩｎＧａＡｓＰを２０μｍ成長して、第１工程を終了する。
【００４７】
この後は、実施例１にて示した様に横方向成長を実現するために、基板を加工する。図７（ｂ）をもって説明する。図７（ａ）の最表面であるＩｎＧａＡｓＰ１１５に、通常のホトリソ工程により溝４２を形成する。通常、この方位は逆メサ形状が形成されることが一般的であるが、硫酸系を使用することにより図７（ｂ）に示す様な△形状の面を形成できる。△形状を形成した後、全体にＳｉＯ_２膜を形成し、ホトリソ工程により凸部上方部のＳｉＯ_２を除去している。
【００４８】
図７（ｂ）の４１はエッチングにより形成した斜面で、（１００）面との角度は３０°とした。４２は溝である。山の間隔は５０μｍとしている。尚、４１の面の角度は３０°に限るわけではない。（１００）面から傾いていることが重要であり、成長速度が早い面が理想的である。４３は選択成長膜を実現する為の底部４４付近に形成されたマスクである。ここでは、ＳｉＮ_ｘを使用している。その膜厚は２００ｎｍとしている。
【００４９】
この様な構成を持った基板にＩｎＧａＡｓＰを成長した例を図８をもって説明する。図８は図７（ｂ）に示した基板上にＩｎＧａＡｓＰ膜４５をＭＯＣＶＤ法を用いて成長したところである。ＴＭＩとＴＥＧ、ＡｓＨ_３、ＰＨ_３を用いて成長している。ＩｎＧａＡｓＰは、ＳｉＯ_２が有る部分４３では成長せず、下地のＩｎＧａＡｓＰ１１５が露出している部分から成長する。この結果、図７（ｂ）の４１に示す斜面部から成長が発生し、図８に示す様に、お互いに接合しほば平坦化する。成長させているＩｎＧａＡｓＰ４５は斜面部４１のＩｎＧａＡｓＰと格子整合している。
【００５０】
本実施例も、実施例１と同様に、斜面から発生した横方向成長であるため欠陥は伝搬せず、成長した膜には欠陥が及ばない。また、斜面部４１の結晶と４５の結晶は格子整合してる為、ミスフィット転位も発生しない。よって、溝部４２上の膜４２には欠陥のない良質の膜が形成される。
【００５１】
さらに、横方向成長させるＩｎＧａＡｓＰの膜質を向上させる手法としては、図７（ａ）にて説明した下地基板を作製する際のＳｅのドーピングを行ってもよい。尚、ＩｎＧａＡｓＰ４５の組成は、供給材料の調整、基板温度の制御等により任意に制御可能である。この様な断面構成を有した構成をＧａＡｓウエハに、＜０−１−１＞方位に沿ってストライプ状に形成しておくことにより、基板全体を埋めることが可能となる。
【００５２】
以上説明した様に、実施例１に示したＩｎＧａＡｓ膜だけではなく、ＩｎＧａＡｓＰの四元系においても、平坦面に積層する第１の工程と、第１の工程で作製した膜を加工し、横方向成長により埋め込む第２の工程とにより、良質の膜を形成できる。また、基板の加工方位も順メサ方向に固定されるわけでなく、加工法を選ぶことにより逆メサ方向＜０−１−１＞も選択できる。尚、ドーパントはＳｅに限るものではない。Ｓｉ、Ｂｅ等も使用可能である。
【００５３】
（実施例３）
図９から図１１を用いて本発明の第３の実施例を示す。実施例３は、第１の工程で作製した膜を加工した後、その上に成長し、（１００）面となす角度が緩やかな斜面を形成する工程を含む実施例である。図９は第１の工程について説明している。１２１は基板であるところのＳｉである。この上に、Ｓｉと格子整合していないＩｎＧａＰ１２２を低温にて直接形成し、ＰＨ_３をあてながら基板温度を７００℃と４００℃の間を上げ下げしている。この手法によりＩｎＧａＰ１２２の結晶化を促進すると共に、Ｓｉ１２１との格子緩和をはかっている。この後、ＩｎＧａＡｓ膜（厚さ１０ｎｍ）とＩｎＧａＰ膜（厚さ１０ｎｍ）を１０回繰り返して形成した超格子層１２３を形成し、最後に、１２４に示すＩｎＧａＰを５μｍ形成する。この結果、最上層に良質のＩｎＧａＰを得ることができた。この後、ＩｎＧａＰ１２４をウエットエッチングにより加工した。
【００５４】
図１０と図１１を用いて本実施例の第２工程を説明する。図１０の６１は第１の工程の説明で示した最上層１２４である。ＩｎＧａＰ６１を加工することにより、ウエハ内に高さ約１μｍの三角状の突起６２を設けている。この突起６２の斜面の角度は４５°と比較的大きい。本成長法はＣＢＥ法で成長している為、横方向の成長速度の早い（１００）面となす角が２０°以下の斜面を形成する為に、ＩｎＧａＰ６１と格子整合したＩｎＧａＰの成長を行っている。図１０の６３、６７はそれぞれ厚さ０．５μｍずつＩｎＧａＰを成長した時の成長形状の変化を示す。成長が進むに従い形成される斜面の角度は緩くなり、最終的な斜面６４の角度は２０°以下となっている。
【００５５】
図１１に示す様に、この上にＳｉＯ_２のマスク６５を形成した後、ＩｎＧａＰに整合したＩｎＧａＡｓＰ６６を成長した。成長はＣＢＥ法を用いてＴＭＩ、ＴＥＧ、ＡｓＨ_３とＰＨ_３で行っている。斜面６４への横方向成長によりＳｉＯ_２６５上に成長したＩｎＧａＡｓＰ膜６６には良質の結晶が得られた。一方、（１００）面６９上に形成された部分は貫通転位が形成されるが、この部分に関しては使用しないので問題ない。
【００５６】
以上説明した様に、ＣＢＥ法を用いた場合は、成長により斜面の角度を低減した結果、より成長速度の早い面を得ることが可能となった。他の成長方法の場合は斜面の角度等の構成が異なる。
【００５７】
（実施例４）
第４の実施例は、第２の工程における基板の加工方法について工夫した例である。ウエハ面内でストライプを形成する方位を回転させることにより、より横方向成長速度の早い面を出し、ストライプ間の溝の埋め込みを実現した例である。
【００５８】
図１２を説明する。７０は（１００）面を持つＧａＡｓウエハを上から見たものである。この上にＳｉＯ_２マスクを形成し、その上のＩｎＰの横方向の成長速度を評価した。７１は方位＜０−１−１＞を示し、７２は＜０−１１＞を示している。７１の方位から７２の方位に、７３の矢印の様に方向を変えて成長速度を測定した。結果を図１３に示す。
【００５９】
縦軸は成長速度で、横方向は図１２に示す角度θである。横方向の成長速度は、＜０−１−１＞方位から離れるに従い上がり、１０°から４５°付近でピーク７４を持つ。４５°付近で低下し、それを過ぎると５５°から７５°付近で２つ目のピーク７５を持つ。この結果から、横方向の成長速度は、ストライプの方位が１０°から４５°と５５°から７５°を取るときに早いことが分かる。
【００６０】
そこで、実施例１と同じ第１の工程を経た膜を、この方位に斜面ができる様にストライプを形成し、ＩｎＧａＡｓを成長させた。図１４をもって説明する。ストライプを７７に示す様に傾けると、ストライプの斜面が横方向の成長面となる。７８の方向から見た断面形状は、図２（ａ）とほぼ同様の構成となり大きな差はなかった。その斜面の成長速度は、＜０−１−１＞方向への成長速度よりも、約２倍早く溝を埋めることが出来た。
【００６１】
以上説明した様に、ストライプの方向を変え、成長速度が早い面を斜面に出すことにより、埋め込みを早くすることが可能となる。
【００６２】
（実施例５）
第５の実施例は、第２工程後の基板の転写法について記述する例である。図１５と図１６（ａ）、（ｂ）を用いて説明する。図１５において、８１は第１の工程を経た基板であるところのＩｎＧａＰ膜である。加工の形状は、溝底部にＳｉＯ_２を形成した構成である。８３は下地８１と格子整合した格子定数０．５８ｎｍのＩｎＧａＰであり、８４はＡｌＧａＩｎＡｓであり、８５はＩｎＧａＰでありこれは下地のＩｎＧａＰ膜８３に整合している。
【００６３】
ＡｌＧａＩｎＡｓとＩｎＧａＰは、硫酸系エッチャントで選択性がある。よって、８２の空洞領域からエッチング液を入れ、８８の隙間部分からＡｌＧａＩｎＡｓ層８４をエッチングすることにより、ＩｎＧａＰ８５を剥離して利用しようとする考えである。剥離する際は、図１６（ａ）に示す様に基体となる８７、例えばＳｉ、ＩｎＰ、ガラス等に図１５で示す基板構造８６全体を貼り付けた後に、エッチング液でＡｌＧａＩｎＡｓ８４をエッチングする形となる。結果として図１６（ｂ）に示すように、基体８７にＩｎＧａＰ８５が形成できる。
【００６４】
図１５に示した様に、本実施例により形成される任意の格子定数を持つ膜８３は、ブリッジ状に結晶が形成される為、隙間８２からエッチング液を入れることが可能となる。よって、容易に任意の格子定数を有した基板８５を、例えばガラスの上に形成して、ＳＯＩを実現したり、Ｓｉ等の半導体基板上に良質の膜を形成することが可能となる。
【００６５】
基本的な考えは、選択性のある膜を積層構成し、エッチングすることにあり、図１５に示したＩｎＧａＰとＡｌＧａＩｎＡｓの組み合わせに限定している訳ではない。選択性のある組み合わせを設定することが重要である。
【００６６】
以上説明した様に、加工した基板の斜面上に横方向成長により膜を形成し、空洞を形成することにより、エッチング液を導入することが可能となる。この結果、良質の膜をウエットエッチングというダメージの少ない形成法で作製することが実現可能となる。尚、ここではウエットエッチング法を用いたが、機械的に剥離してもよい。図１５にも示した様に空洞８２があることから機械的にも弱いと考えられる。よって、剥離可能であり、比較的容易に実現可能である。
【００６７】
図１６（ｂ）で転写した格子定数０．５８μｍのＩｎＧａＰ膜８５を用いて、キャリア閉じ込めの良く高温動作を実現した半導体レーザの例を共振器方向断面図である図１７を用いて示す。図１７において、９１はＩｎＧａＰを含んだ基体である。この上に、９２に示すクラッドであるｎ−Ｉｎ_０．３５Ａｌ_０．６５Ａｓを形成している。ＩｎＰに整合した場合ではこの組成を使うことが出来ない。ＩｎＰに整合した時よりＡｌの組成が増加している結果、ＩｎＡｌＡｓのバンドギャップは約０．５５ｅＶ増加している。この上に、９３に示す光閉じ込め層ｎ−Ｉｎ_０．４８Ｇａ_０．３８Ａｌ_０．１４Ａｓを形成する。９４は活性領域で、この領域に活性層９８とバリア層９９が含まれている。活性層９８はｎ−Ｉｎ_０．５３Ｇａ_０．４７Ａｓを含んでおり、圧縮歪みが１．２％入っている。この活性層９８を挟む様にバリア層９９を２層構成で形成している。このバリア層９９は光閉じ込め層９３と構成は同じで、ドーピングはしていない。この上に、９５に示す上部光閉じ込め層であるｐ−Ｉｎ_０．４８Ｇａ_０．３８Ａｌ_０．１４Ａｓを形成した後に、９６に示す上部クラッド層であるｐ−Ｉｎ_０．３５Ａｌ_{０．６ ５}Ａｓを形成する。最後に、９７に示すｐ−Ｉｎ_０．３８Ｇａ_０．６２Ａｓを形成した構成となっている。
【００６８】
この構成のメリットは、格子定数を０．５８ｎｍと小さくすることが可能となった為、クラッド９２、９６にバンドギャップの大きなＩｎＡｌＡｓが使用可能となり、伝導帯の活性層９８とバリア層９９のエネルギー差△Ｅｃを０．５４ｅＶと大きくとれる。その為、電子の閉じ込めを改善でき、高温時におけるキャリアの漏れが少なく安定動作可能なレーザが実現できる。尚、一般的に用いられているＩｎＧａＡｓＰバリアの伝導帯の活性層とバリア層のエネルギー差は０．１５ｅＶと小さく、温度特性が悪い。この様に、格子定数を制御することで、光デバイスおよび電子デバイスの特性を改善することが出来る。
【００６９】
尚、ここでは図１６（ｂ）に示した転写したＩｎＧａＰ膜８５上ヘレーザ構成を形成したが、図１５の基板構造上に直接半導体レーザを成長してもよい。
【００７０】
（実施例６）
第６の実施例は、第１の工程、第２の工程を経て作製された任意の格子定数を持つ膜を、より欠陥の少ないものにする為の工程を含む例である。図１８は図１５と同様の構成を示す図である。この構成で、斜面部１３１に示す領域の垂直方向の膜は下地層（ＩｎＧａＰ）８１からの欠陥が伝搬することが多く、最上層８５の斜面部１３１の垂直方向に対応した領域１３２は部分的に質が落ちる。本実施例はこれを低減する工程を含むものである。
【００７１】
図１９をもって説明する。図１９は、図１８の構成をより広い視野で見た図である。８１は図１８と同じくＩｎＧａＰの凸部を示しており、８２は溝部を示している。１３３はＳｉＯ_２である。８１の斜面部の垂直方向にある層８５は欠陥が入り質が低下するので、図１９に示す様に、凸部８１上に対応する領域にＳｉＯ_２１３４を形成し、欠陥が入っている部分からの成長を抑制し、欠陥密度が少ない領域１３５からの成長を選択的に行う様にする。この結果形成された１３６の層は、より欠陥が少ないものとなる。尚、領域１３６と領域１３５の格子定数は基本的に同じである。ただし、領域１３６が薄い場合に多少組成がずれて歪みが入っても、欠陥が入らなければよい。
【００７２】
この様に、図１８に示す層８５上に、ＳｉＯ_２を用いてマスク１３４をし、良質の膜のみを選択成長することにより、欠陥をより低減することが出来る。
【００７３】
図２０（ａ）、（ｂ）は同様の目的の為の他の工程を示す。図２０（ａ）は、図１８の最上層８５を別基板に転写した後の図である。８７に示す基板は、Ｓｉ、ＩｎＰ等の半導体やガラスでよい。図２０（ａ）に示した層８５中の１４１は、図１８にて説明した欠陥の入り易い凸部８１に対応した領域を示している。この欠陥の入り易い領域からの成長を抑制する為に、図２０（ｂ）では、この領域１４１をエッチングして除去し、欠陥の入っていない領域１４４のみを図２０（ｂ）に示す様に台形状に形成ししている（１４５はこのエッチング部に形成したＳｉＯ_２のマスクである）。この後は、選択成長により台形斜面からの横方向成長１４２を行って欠陥のない膜１４３を形成する。当然のことながら１４４の膜と１４３の膜は格子定数が同じことが望ましい。尚、図２０（ａ）の様に転写した後に、１４１に対応した部分にＳｉＯ_２を形成して図１９に示した様な横方向成長により膜を形成してもよい。
【００７４】
図２１（ａ）、（ｂ）は、図１８に示した８５の層を全面に形成する前に途中で止めて、これを種結晶とする工程について説明している。図２１（ａ）は、図１８に示した工程において層８５を全面に形成せずに、途中で止め、別基板８７に転写したものを示している。１４１は転位が多い部分である。図２１（ｂ）の１４６は選択マスクＳｉＮ_ｘをこの欠陥領域１４１からの成長を避ける様に形成したもので、この後、半導体膜１４７を選択成長して形成する。この方法でも比較的欠陥の多い部分１４１からの成長は抑制され、良質の膜１４７を基板８７上に形成することが可能となる。尚、良質の膜１４７は基板全体にある必要はない。
【００７５】
以上説明した様に、欠陥の入った領域を除去または避けて、選択成長を１回以上実行することにより、基板全面に良質の膜を作製できる。
【００７６】
【発明の効果】
以上説明した様に、本発明による半導体薄膜構造においては、（１００）面等の基準面から傾いた面に下地の半導体膜とほぼ格子整合した半導体結晶膜を横方向成長で形成するので、ミスフィット転位の発生が抑えられると共に貫通転位の発生が抑えられて、元の基板とは格子定数の異なる所望の格子定数を持つ良質の半導体結晶膜が得られる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施例において基板上に格子定数を異ならせた膜を形成した基板構造の断面図である。
【図２】図２は、本発明の第１の実施例において横方向成長が行なわれるマスクを持つ基板の断面図（ａ）、その基板の斜面上に所望の格子定数の半導体結晶膜の横方向成長が進行する様子を示す断面図（ｂ）、及び基板の斜面に横方向成長が行なわれて平坦面が形成された様子を示す断面図（ｃ）である。
【図３】図３は、本発明の第１の実施例において使用されるストライプ状の凸部を持つ基板の平面図である。
【図４】図４は、本発明の第１の実施例において横方向成長が行なわれるマスクを持つ基板の変形例を示す断面図である。
【図５】図５は、幾つかの成長法において成長速度と傾斜面の基準面からの角度との関係を示すグラフである。
【図６】図６は、本発明の第１の実施例において横方向成長が行なわれるマスクを持つ基板の加工法の１つの工程を示す断面図である。
【図７】図７は、本発明の第２の実施例において基板上に格子定数を異ならせた膜を形成した基板構造の断面図（ａ）、及び横方向成長が行なわれるマスクを持つ基板の断面図（ｂ）である。
【図８】図８は、本発明の第２の実施例においてマスクを持つ基板の斜面上に所望の格子定数の半導体結晶膜の横方向成長が行なわれて平坦面が形成された様子を示す断面図である。
【図９】図９は、本発明の第３の実施例において基板上に格子定数を異ならせた膜を形成した基板構造の断面図である。
【図１０】図１０は、本発明の第３の実施例において横方向成長が行なわれるマスクを持つ基板の成長による形成工程を示す断面図である。
【図１１】図１１は、本発明の第３の実施例において基板の斜面に所望の格子定数の半導体結晶膜の横方向成長が行なわれる様子を示す断面図である。
【図１２】図１２は、ウエハ面内で凸状ストライプを形成する方位を回転させることを示す図である。
【図１３】図１３は、ウエハ面内で凸状ストライプを形成する方位を回転させることで横方向成長速度が如何に変化するかを示す図である。
【図１４】図１４は、本発明の第４の実施例において使用されるストライプ状の凸部を持つ基板の平面図である。
【図１５】図１５は、本発明の第５の実施例において基板の斜面に所望の格子定数の半導体結晶膜の横方向成長が行なわれて空洞を形成しつつ平坦面が形成された様子を示す断面図である。
【図１６】図１６は、本発明の第５の実施例において基板の斜面に横方向成長されて形成された所望の格子定数の平坦膜を他の基板に転写する工程を示す断面図である。
【図１７】図１７は、本発明の第５の実施例において他の基板に転写された平坦膜を用いて形成された半導体レーザの共振器方向の断面図である。
【図１８】図１８は、第１の工程、第２の工程を経て作製される任意の格子定数を持つ膜を、より欠陥の少ないものにする為の工程を含む第６の実施例の基板構造の断面図である。
【図１９】図１９は、第６の実施例の更に欠陥の少ない任意の格子定数を持つ膜を形成する工程を説明する断面図である。
【図２０】図２０は、第１の工程、第２の工程を経て作製される任意の格子定数を持つ膜を、より欠陥の少ないものにする為の工程を含む他の実施例の工程を説明する断面図である。
【図２１】図２１は、第１の工程、第２の工程を経て作製される任意の格子定数を持つ膜を、より欠陥の少ないものにする為の工程を含む更に他の実施例の工程を説明する断面図である。
【符号の説明】
１、１１、１４、６２ ストライプ状凸部
２、４２ ストライプ状溝
３、１９、３４、４１、６４、１３１ 凸部の斜面（エッチング面、成長面）
４、５、１２、１６、１７、１８、４３、６５、１３３、１３４、１４５、１４６ マスク（選択成長膜）
６ 横方向成長方向
７、４５、６６、８３ 横方向成長膜（表面）
８ 垂直方向矢印
９、７７ ストライプ
１３ 溝の深さ
１５、４４ 溝の底部
３１、６１、８１、１０４ 基板（ＩｎＧａＡｓ、ＩｎＧａＰ）
３２、３５、１３３、１３４ ＳｉＯ_２
３３ レジスト
６３、６７ 成長面（ＩｎＧａＰ）
６９ （１００）面
７４、７５ ピーク
８２ 空洞領域
８３、８５ ＩｎＧａＰ
８４ ＡｌＧａＩｎＡｓ
８６ 基板構造
８８ 隙間
８７ 基体
９１ ＩｎＧａＰを含む基体
９２、９６ ＩｎＡｌＡｓクラッド
９３、９５ 光閉じ込め層
９４ 活性領域
９７ コンタクト層
９８ 活性層
９９ バリア層
１０１ （１００）面を持つＩｎＰ
１０２、１１２ 組成比の変化するＩｎＧａＡｓ
１０３、１１４、１２３ 超格子層
１１１ （１００）面を持つＧａＡｓ
１１３ ＳｅドープされたＩｎＧａＡｓ
１１５ ＩｎＧａＡｓＰ
１２１ Ｓｉ基板
１２２ Ｓｉ基板と格子緩和されたＩｎＧａＰ
１２４ ＩｎＧａＰ
１３２、１４１ 斜面部と垂直方向に対応する領域
１３５、１４４ 欠陥の少ない領域
１３６、１４３、１４７ 繰り返し成長された半導体膜
１４２ 横方向成長

Claims (4)

1. 基板上に該基板の格子定数とは異なる所望の格子定数の半導体膜を最上膜として含む半導体層が形成された構造が加工されて、該基板の基準面と該基準面から傾いた面を少なくとも１つ以上有する構造にされた基板構造を有し、
   該傾いた面から選択的に成長が発生して該所望の格子定数の半導体膜とほぼ格子整合した半導体結晶膜が形成され、
   該選択的に成長した半導体結晶膜が、基準面にほぼ平行に横に広がることにより形成された平坦な表面を少なくとも部分的に有し、
   該基板の基準面が（１００）面の基準面であり、該（１００）面上に、（１００）面から＜０−１１＞方向に傾斜した該傾いた面が＜０−１−１＞方位にストライプ状に形成されていることを特徴とする半導体薄膜構造体。
2. 基板上に該基板の格子定数とは異なる所望の格子定数の半導体膜を最上膜として含む半導体層が形成された構造が加工されて、該基板の基準面と該基準面から傾いた面を少なくとも１つ以上有する構造にされた基板構造を有し、
   該傾いた面から選択的に成長が発生して該所望の格子定数の半導体膜とほぼ格子整合した半導体結晶膜が形成され、
   該選択的に成長した半導体結晶膜が、基準面にほぼ平行に横に広がることにより形成された平坦な表面を少なくとも部分的に有し、
   該基板の基準面が（１００）面の基準面であり、該（１００）面上に、（１００）面から＜０−１−１＞方向に傾斜した該傾いた面が＜０−１１＞方位にストライプ状に形成されていることを特徴とする半導体薄膜構造体。
3. 基板上に該基板の格子定数とは異なる所望の格子定数の半導体膜を最上膜として含む半導体層が形成された構造が加工されて、該基板の基準面と該基準面から傾いた面を少なくとも１つ以上有する構造にされた基板構造を有し、
   該傾いた面から選択的に成長が発生して該所望の格子定数の半導体膜とほぼ格子整合した半導体結晶膜が形成され、
   該選択的に成長した半導体結晶膜が、基準面にほぼ平行に横に広がることにより形成された平坦な表面を少なくとも部分的に有し、
   該基板の基準面が（１００）面の基準面であり、該（１００）面上に、該傾いた面がストライプ状に形成され、その伸びている方向と＜０−１−１＞軸の成す角が４５°から８０°であることを特徴とする半導体薄膜構造体。
4. 該半導体層の少なくとも一部分が、高濃度の不純物を含んでいる請求項１乃至３の何れか１項に記載の半導体薄膜構造体。

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