JPH01313985A - 半導体発光装置の製造方法 - Google Patents
半導体発光装置の製造方法Info
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- JPH01313985A JPH01313985A JP14654288A JP14654288A JPH01313985A JP H01313985 A JPH01313985 A JP H01313985A JP 14654288 A JP14654288 A JP 14654288A JP 14654288 A JP14654288 A JP 14654288A JP H01313985 A JPH01313985 A JP H01313985A
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Classifications
-
- H—ELECTRICITY
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- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
ストライプ状ダブルヘテロ構造と、その両側を埋める電
流狭窄層とを有する半導体発光装置の製造方法に関し、 高温においても特性の良好な半導体発光装置を製造する
方法を提供することを目的とし、活性層の上に薄く上側
クラッド層を成長した後、上側クラッド層と格子整合し
、上側クラッド層と異なるエツチング特性を有し、A1
をその成分の1つとして含み、その酸化物がエピタキシ
ャル成長に対するマスクとして働くことのできる半導体
のバッファ層を成長し、マスクを用いてメサエッチング
してメサ構造を作った後、バッファ層の露出表面を酸化
し、メサ構造を埋める電流狭窄半導体層をエピタキシャ
ル成長するように構成する。
流狭窄層とを有する半導体発光装置の製造方法に関し、 高温においても特性の良好な半導体発光装置を製造する
方法を提供することを目的とし、活性層の上に薄く上側
クラッド層を成長した後、上側クラッド層と格子整合し
、上側クラッド層と異なるエツチング特性を有し、A1
をその成分の1つとして含み、その酸化物がエピタキシ
ャル成長に対するマスクとして働くことのできる半導体
のバッファ層を成長し、マスクを用いてメサエッチング
してメサ構造を作った後、バッファ層の露出表面を酸化
し、メサ構造を埋める電流狭窄半導体層をエピタキシャ
ル成長するように構成する。
[産業上の利用分野]
本発明は半導体発光装置の製造方法に関し、特に、スト
ライプ状ダブルヘテロ構造と、その両側を埋める電流狭
窄層とを有する半導体発光装!の製造方法に関する。
ライプ状ダブルヘテロ構造と、その両側を埋める電流狭
窄層とを有する半導体発光装!の製造方法に関する。
このような半導体発光装置は、例えば、レーザ光を発し
て光通信の光信号源等に用いられるものであり、広い温
度範囲にわったて、低い開鎖電流と、高い発光効率が必
要とされる。
て光通信の光信号源等に用いられるものであり、広い温
度範囲にわったて、低い開鎖電流と、高い発光効率が必
要とされる。
[従来の技術]
第4図(A)−(D)は、従来技術による埋込み型のダ
ブルヘテロ構造半導体レーザの作製工程を示す。
ブルヘテロ構造半導体レーザの作製工程を示す。
第4図(A)において、1はn型1nP基板で、この上
にn型InP下側クラッド層2(例−以下同−Snドー
プ、 I X 1018=x−3,厚さ2μm)、波長
1.3μmに相当するI nGaAsP活性層3(アン
ドープ、厚さ0.15.czfl )、p型InP上側
クラッド層4 (Znドープ、5X1017>−3厚さ
085μl)を順次成長し、その表面に約1μm幅のス
トライプ状5IO2マスク5を形成しである。
にn型InP下側クラッド層2(例−以下同−Snドー
プ、 I X 1018=x−3,厚さ2μm)、波長
1.3μmに相当するI nGaAsP活性層3(アン
ドープ、厚さ0.15.czfl )、p型InP上側
クラッド層4 (Znドープ、5X1017>−3厚さ
085μl)を順次成長し、その表面に約1μm幅のス
トライプ状5IO2マスク5を形成しである。
次に、第4図(B)に示すようにS I O2マスク5
をエツチングマスクとして用い、Br−メタノール液等
により、メサエッチングを行い、メサストライプを形成
する。下側、上側クラッド層2.4が活性層3を挾んだ
ストライプ状ダブルヘテロ構造が形成される。
をエツチングマスクとして用い、Br−メタノール液等
により、メサエッチングを行い、メサストライプを形成
する。下側、上側クラッド層2.4が活性層3を挾んだ
ストライプ状ダブルヘテロ構造が形成される。
次に第4図(C)に示すように露出表面上に、p型In
P層6 (Znドープ、 I X 1018cm−3)
、n型TnP層7 (Snドープ、I X 1018Q
11−3)を液相成長し、メサストライプの側面を埋込
む。
P層6 (Znドープ、 I X 1018cm−3)
、n型TnP層7 (Snドープ、I X 1018Q
11−3)を液相成長し、メサストライプの側面を埋込
む。
このとき、メサ上面には5i02マスク5があるため成
長は起きないが、露出された側面上には成長が起きる。
長は起きないが、露出された側面上には成長が起きる。
従ってp型InP層6は端部が盛り上がった形状となる
。成長が進むにつれ、表面は平坦となるようにすること
ができる。但し、5i02マスク5の上には成長しない
。
。成長が進むにつれ、表面は平坦となるようにすること
ができる。但し、5i02マスク5の上には成長しない
。
この後、5102マスク5を弗酸で除去し、P型1nP
層8(Znドープ、 5 X 10 ”am−3)、p
型InGaAsPコンタクト層9 (Znドーグ。
層8(Znドープ、 5 X 10 ”am−3)、p
型InGaAsPコンタクト層9 (Znドーグ。
I×1019■°3)を液相成長し、第4図(D)のよ
うに、表面の平坦なレーザ用結晶を得る。
うに、表面の平坦なレーザ用結晶を得る。
この結晶の上下両面に電極を付け、約300μrt角の
チップにし、pl!Iを下にしてステムにボンディング
し、レーザダイオードを作製する。
チップにし、pl!Iを下にしてステムにボンディング
し、レーザダイオードを作製する。
[発明が解決しようとする課!J!]
上述の従来技術によるレーザダイオードの特性を調べた
ところ、25℃では開鎖電流I th= 15mA、効
率77 = 0 、25 nW/nA/facetと良
好であったが、70℃の高温ではIth=45mA、7
7=0゜1 nW/nA/facetと満足できる特性
ではなかった(なお、レーザキャビティ両面での全効率
は上記のηの値の2倍となる)。
ところ、25℃では開鎖電流I th= 15mA、効
率77 = 0 、25 nW/nA/facetと良
好であったが、70℃の高温ではIth=45mA、7
7=0゜1 nW/nA/facetと満足できる特性
ではなかった(なお、レーザキャビティ両面での全効率
は上記のηの値の2倍となる)。
本発明の目的は、高温においても特性の良好な半導体発
光装置を製造する方法を提供することである。
光装置を製造する方法を提供することである。
[従来技術の詳細な検討]
従来技術によるレーザダイオードにおいて、高温での特
性が悪くなる最大の原因は、第4図(D)を参照して、
P型の領域が8−4−6とつながって、P型層6にキャ
リアが供給され、P型層6とn型層2との間のpn接合
に順方向に流れるリーク電流が温度の上昇とともに急激
に増大するためと考えられる。
性が悪くなる最大の原因は、第4図(D)を参照して、
P型の領域が8−4−6とつながって、P型層6にキャ
リアが供給され、P型層6とn型層2との間のpn接合
に順方向に流れるリーク電流が温度の上昇とともに急激
に増大するためと考えられる。
従って温度特性を改良するためには、このリークパスを
できるだけ小さくする必要がある。
できるだけ小さくする必要がある。
そのためには上側クラッド層4とp型InP層6とが接
している部分を小さくすれば良いが、その面積は510
2マスク5の活性層3からの高さでほぼ決まってくる。
している部分を小さくすれば良いが、その面積は510
2マスク5の活性層3からの高さでほぼ決まってくる。
つまり、メサ側面埋込み用の電流狭窄層の成長において
は、最初の2層6の成長は51o2マスク5の端近値か
ら始まり、それにつづく1層も同様にその端がマスク6
端にくる。成長速度を遅くし、2層6の厚みを薄くすれ
ば、幾分は成長範囲を5102マスク5よりも下側にも
ってくることができる可能性もあるが、実際には制御が
難しい、従って、pn接合のメサ側面での位置はp型の
上側クラッド層4の厚さで決まってしまうことになる。
は、最初の2層6の成長は51o2マスク5の端近値か
ら始まり、それにつづく1層も同様にその端がマスク6
端にくる。成長速度を遅くし、2層6の厚みを薄くすれ
ば、幾分は成長範囲を5102マスク5よりも下側にも
ってくることができる可能性もあるが、実際には制御が
難しい、従って、pn接合のメサ側面での位置はp型の
上側クラッド層4の厚さで決まってしまうことになる。
n型InP層7の位置をさげてp型層4.6の接続面積
を小さくするためには、P型層4の厚さを薄くすること
が必要になってくるが、これには、S i O2マスク
5からくる歪の緩和のために限界がある。つまり、5t
02マスク5とInP結晶4の間には、格子の不整合が
あり、大きな歪が働くが、これが成長時にはさらに熱サ
イクルを受けねばならず、さらに大きな結晶歪を受ける
ことになる。この歪による活性層3への悪影響を避ける
ためには、通常0.5μm以上の厚みが上側クラッド層
4に必要で、これ以上薄くすることはできない。
を小さくするためには、P型層4の厚さを薄くすること
が必要になってくるが、これには、S i O2マスク
5からくる歪の緩和のために限界がある。つまり、5t
02マスク5とInP結晶4の間には、格子の不整合が
あり、大きな歪が働くが、これが成長時にはさらに熱サ
イクルを受けねばならず、さらに大きな結晶歪を受ける
ことになる。この歪による活性層3への悪影響を避ける
ためには、通常0.5μm以上の厚みが上側クラッド層
4に必要で、これ以上薄くすることはできない。
[課題を解決するための手fi]
活性層の上に薄い上側クラッド層を成長した後、上側ク
ラッド層と格子整合し、上側クラッド層と異なるエツチ
ング特性を有し、容易に酸化してその酸化物がエピタキ
シャル成長に対するマスクとして働くことのできる半導
体のバッファ層を成長し、マスクを用いてメサエッチン
グしてメサ構造を作った後、バッファ層の露出表面を酸
化し、メサ構造を埋める電流狭窄層をエピタキシャル成
長する。
ラッド層と格子整合し、上側クラッド層と異なるエツチ
ング特性を有し、容易に酸化してその酸化物がエピタキ
シャル成長に対するマスクとして働くことのできる半導
体のバッファ層を成長し、マスクを用いてメサエッチン
グしてメサ構造を作った後、バッファ層の露出表面を酸
化し、メサ構造を埋める電流狭窄層をエピタキシャル成
長する。
[作用]
この様な構成を用いることにより、酸化したバッファ層
側面にはエピタキシャル成長が起きない。
側面にはエピタキシャル成長が起きない。
従って、電流狭窄層の成長する範囲は薄い上側クラッド
層上端で制限される。
層上端で制限される。
電流狭窄層が同導電型領域と接する面積を小さくするこ
とができ、高温でのリーク電流の増大も抑えることがで
きる。半導体発光装置の温度特性を大巾に改善すること
ができる。
とができ、高温でのリーク電流の増大も抑えることがで
きる。半導体発光装置の温度特性を大巾に改善すること
ができる。
[実施例]
以下、本発明の実施例による半導体発光装置について第
1図(A)−(D)を参照して説明する。
1図(A)−(D)を参照して説明する。
第4図(A)−(D>の従来例同様、活性層3としてI
nGaAsPを、クラッド層2.4としてInPを用い
る場合で説明する。
nGaAsPを、クラッド層2.4としてInPを用い
る場合で説明する。
活性層3の成長工程までは先に第4図(A)に関して述
べた従来例とほとんど同じである。p型InP上側クラ
ッド層4は、例えば0.1μl厚と十分薄くし、その上
にInPと格子整合したInAlAsのバッファ層10
を例えば0.4μm厚エピタキシャル成長する。その上
にS i O2マスク5を形成する。InP上側クラッ
ド層4と■nAlAsバッファ層10はo、tμmと0
.4μmの厚さを有するので、合計0.5μ自となり、
第1図(A)−(D)の従来例の上側クラッド層4とほ
ぼ同じ厚さとなり、5i02マスクからの歪の影響をさ
けることができるようになっている(第1図(A))、
このウェーハをSin、マスク5をマスクとしてBr−
メタノール液等によりメサエッチングして第1図(B)
に示すようなメサ構造を得る。InAlAsnAlAs
層化0化し易く、放置してもただちに酸化する。もちろ
ん積極的に酸化させてもよいが歪が大きくならない程度
の厚さにする。
べた従来例とほとんど同じである。p型InP上側クラ
ッド層4は、例えば0.1μl厚と十分薄くし、その上
にInPと格子整合したInAlAsのバッファ層10
を例えば0.4μm厚エピタキシャル成長する。その上
にS i O2マスク5を形成する。InP上側クラッ
ド層4と■nAlAsバッファ層10はo、tμmと0
.4μmの厚さを有するので、合計0.5μ自となり、
第1図(A)−(D)の従来例の上側クラッド層4とほ
ぼ同じ厚さとなり、5i02マスクからの歪の影響をさ
けることができるようになっている(第1図(A))、
このウェーハをSin、マスク5をマスクとしてBr−
メタノール液等によりメサエッチングして第1図(B)
に示すようなメサ構造を得る。InAlAsnAlAs
層化0化し易く、放置してもただちに酸化する。もちろ
ん積極的に酸化させてもよいが歪が大きくならない程度
の厚さにする。
メサ構造を再び成長炉に入れ、電流狭窄層となる埋込層
6.7を成長する(第1図(C))、このとき、上述の
ようにInAlAsnAlAs層化0成長前の処理中に
その表面に自然酸化(natiVe oxide)膜を
形成しているかより積極的に酸化させた酸化膜を備えて
いるため成長が起きず、InP上側クラッド層4上端で
埋込み層6.7の成長は止まる。この後、弗酸で処理す
ることにより、5102マスク5とInAlAsnAl
As層化0去し、p型InP層8、p+型InGaAs
P層コンタクト層9を第1図(D)に示すように成長す
る。この様にして得られた結晶では、n型電流狭窄層7
の下端が活性層3から約0.1μlと、極めて近くに位
置しているため、p型領域4.6の接触によるリーク電
流を極めて小さくすることができる。実際この結晶から
作製したレーザは、室温でIth=10mA、ry =
0 、35 mW/iA#acet、70℃でIth
=30+1^、η= 0 、25 nW/IIA/1a
cetと大巾に改善された特性を示した。
6.7を成長する(第1図(C))、このとき、上述の
ようにInAlAsnAlAs層化0成長前の処理中に
その表面に自然酸化(natiVe oxide)膜を
形成しているかより積極的に酸化させた酸化膜を備えて
いるため成長が起きず、InP上側クラッド層4上端で
埋込み層6.7の成長は止まる。この後、弗酸で処理す
ることにより、5102マスク5とInAlAsnAl
As層化0去し、p型InP層8、p+型InGaAs
P層コンタクト層9を第1図(D)に示すように成長す
る。この様にして得られた結晶では、n型電流狭窄層7
の下端が活性層3から約0.1μlと、極めて近くに位
置しているため、p型領域4.6の接触によるリーク電
流を極めて小さくすることができる。実際この結晶から
作製したレーザは、室温でIth=10mA、ry =
0 、35 mW/iA#acet、70℃でIth
=30+1^、η= 0 、25 nW/IIA/1a
cetと大巾に改善された特性を示した。
このようにI nGaAsP活性層とInPクラッド層
とを用いる場合、p型InP上側クラッド層4と810
21Aとの間にInPと格子が整合し、かつその表面に
自然酸化膜を形成しやすい結晶膜を挿入し、メサ側面で
の埋込み層の成長をこの結晶層の側面下端で止めるよう
にすることが効果的である。この様な結晶膜としては、
InAlAs三元結晶やInGaAlAs四元結晶等の
AIを含む結晶が適している。
とを用いる場合、p型InP上側クラッド層4と810
21Aとの間にInPと格子が整合し、かつその表面に
自然酸化膜を形成しやすい結晶膜を挿入し、メサ側面で
の埋込み層の成長をこの結晶層の側面下端で止めるよう
にすることが効果的である。この様な結晶膜としては、
InAlAs三元結晶やInGaAlAs四元結晶等の
AIを含む結晶が適している。
上述の実施例では5102マスク5を備えたストライプ
状メサ構造に電流狭窄層6.7をエピタキシャル成長し
たが、S i O,、マスク5は電流狭窄層6.7をエ
ピタキシャル成長する前に除去してもよい。
状メサ構造に電流狭窄層6.7をエピタキシャル成長し
たが、S i O,、マスク5は電流狭窄層6.7をエ
ピタキシャル成長する前に除去してもよい。
第2図にこの様子を示す、第1図(C)に対応する。I
nAlAsnAlAs層側0が露出し、酸素の存在下た
だちに表面に自然酸化膜を生じる。
nAlAsnAlAs層側0が露出し、酸素の存在下た
だちに表面に自然酸化膜を生じる。
従ってその表面にはエピタキシャル成長は生じない、エ
ピタキシャル成長の加熱工程において、5IO2マスク
5の存在による歪、ストレスを無くすことができる。
ピタキシャル成長の加熱工程において、5IO2マスク
5の存在による歪、ストレスを無くすことができる。
また、S i O2スク5の代わりにホトレジストマス
ク5aを用いてもよい、第3図にこの様子を示す、第1
図(B)に対応する。
ク5aを用いてもよい、第3図にこの様子を示す、第1
図(B)に対応する。
ホトレジストマスク5aをマスクとしてメサエッチング
すると、下層のバッファ層10とのなじみが弱いため通
常オーバーハング気味のエツチングとなる。マスク5a
の大きさを所望のストライプ膜より大きめにしてエツチ
ング後所望の活性層幅が残るよううにするのがよい。
すると、下層のバッファ層10とのなじみが弱いため通
常オーバーハング気味のエツチングとなる。マスク5a
の大きさを所望のストライプ膜より大きめにしてエツチ
ング後所望の活性層幅が残るよううにするのがよい。
なお、メサエッチング、マスクとバッファ層のエツチン
グをともにウェットエツチングの場合で説明したが、ド
ライエツチングを用いることもできる。
グをともにウェットエツチングの場合で説明したが、ド
ライエツチングを用いることもできる。
第2図、第3図の場合は、マスク効果があれば、バッフ
ァ層10の厚さは薄くてもよい、たとえば、厚さ約0.
1μmでもよい。
ァ層10の厚さは薄くてもよい、たとえば、厚さ約0.
1μmでもよい。
またInPのクラッド層上にInAlAsのバッファ層
を設ける場合を説明したが、この組合わせに限らない。
を設ける場合を説明したが、この組合わせに限らない。
InPに対してInGaAlAs:
G a A、 sに対してGaAlAs、I nA’I
P、InGaA I P ; GaSbに対してGaA I Sb、GaA IAs
Sb;等の材料を用いることができる。
P、InGaA I P ; GaSbに対してGaA I Sb、GaA IAs
Sb;等の材料を用いることができる。
[発明の効果]
以上説明したように、本発明によればエツチングマスク
から、活性領域へ与える歪を抑えたまま、電流狭窄層を
活性領域に近づけることができるため、高温においても
特性の良好な半導体発光装置を製造できる。
から、活性領域へ与える歪を抑えたまま、電流狭窄層を
活性領域に近づけることができるため、高温においても
特性の良好な半導体発光装置を製造できる。
大巾にリーク電流を下げることができ、半導体発光装置
の特性を改善できる。
の特性を改善できる。
第1図(A)−<D)は本発明の実施例によるレーザ作
製方法を説明するための断面図、第2図、第3図は本発
明の他の実施例を説明するための断面図、 第4図(A)−(D)は従来法によるレーザ作製方法の
例を説明するための断面図である。 図におい゛て、 l n型InPの基板、 2 n型InPの下側クラッド層 3 InGaAsPの活性層 4 p型1nPの上側クラッド層 5 Sio2゛のマスク 5a ホトレジストのマスク 6 p型InPの埋込層 7 n型InPの電流狭窄層 8 p型InPの層 9 p 型InGaAsPのコンタクト層10
InAlAsのバッファ層第1図 の中1”/I状見 第2図 本発明I刈セf)実施911 L;よる作製1農り中聞
玖認 第3図 第4図
製方法を説明するための断面図、第2図、第3図は本発
明の他の実施例を説明するための断面図、 第4図(A)−(D)は従来法によるレーザ作製方法の
例を説明するための断面図である。 図におい゛て、 l n型InPの基板、 2 n型InPの下側クラッド層 3 InGaAsPの活性層 4 p型1nPの上側クラッド層 5 Sio2゛のマスク 5a ホトレジストのマスク 6 p型InPの埋込層 7 n型InPの電流狭窄層 8 p型InPの層 9 p 型InGaAsPのコンタクト層10
InAlAsのバッファ層第1図 の中1”/I状見 第2図 本発明I刈セf)実施911 L;よる作製1農り中聞
玖認 第3図 第4図
Claims (1)
- (1)、活性層とこれを挟むクラッド層とを含み、スト
ライプ状に整形されたダブルヘテロ構造を電流狭窄半導
体層で埋める半導体発光装置の製造方法であつて、 下側クラッド層(2)、活性層(3)、薄い上側クラッ
ド層(4)を順次エピタキシャル成長する工程と、 上側クラッド層(4)上に、上側クラッド層(4)と格
子整合し、上側クラッド層(4)と異なるエッチング特
性を有し、アルミニウム(Al)を成分の1つとして含
み、その酸化物がエピタキシャル成長に対するマスクと
して働くことのできる半導体のバッファ層(10)をエ
ピタキシャル成長する工程と、 マスク(5、5a)を用いてバッファ層(10)と、上
側クラッド層(4)と、活性層(3)と、下側クラッド
層(2)の少なくとも一部とをメサエッチングしてメサ
構造を作る工程と、バッファ層(10)の露出表面を酸
化する工程と、 メサ構造を埋める電流狭窄半導体層(6、7)をエピタ
キシャル成長する工程と、 を含むことを特徴とする半導体発光装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14654288A JPH01313985A (ja) | 1988-06-14 | 1988-06-14 | 半導体発光装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14654288A JPH01313985A (ja) | 1988-06-14 | 1988-06-14 | 半導体発光装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01313985A true JPH01313985A (ja) | 1989-12-19 |
Family
ID=15410010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14654288A Pending JPH01313985A (ja) | 1988-06-14 | 1988-06-14 | 半導体発光装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01313985A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2761811A1 (fr) * | 1997-04-03 | 1998-10-09 | France Telecom | Technologie sans gravure pour integration de composants |
EP1024565A2 (en) * | 1999-01-26 | 2000-08-02 | Nec Corporation | Method for fabricating a semiconductor optical device |
JP2007059621A (ja) * | 2005-08-24 | 2007-03-08 | Sumitomo Electric Ind Ltd | 半導体光素子の製造方法 |
-
1988
- 1988-06-14 JP JP14654288A patent/JPH01313985A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2761811A1 (fr) * | 1997-04-03 | 1998-10-09 | France Telecom | Technologie sans gravure pour integration de composants |
EP0875922A1 (fr) * | 1997-04-03 | 1998-11-04 | France Telecom | Technologie sans gravure pour intégration de composants |
EP1024565A2 (en) * | 1999-01-26 | 2000-08-02 | Nec Corporation | Method for fabricating a semiconductor optical device |
EP1024565A3 (en) * | 1999-01-26 | 2000-11-22 | Nec Corporation | Method for fabricating a semiconductor optical device |
US6261855B1 (en) | 1999-01-26 | 2001-07-17 | Nec Corporation | Method for fabricating a semiconductor optical device |
JP2007059621A (ja) * | 2005-08-24 | 2007-03-08 | Sumitomo Electric Ind Ltd | 半導体光素子の製造方法 |
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