JPH0575205A - 半導体発光装置 - Google Patents
半導体発光装置Info
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- JPH0575205A JPH0575205A JP23751191A JP23751191A JPH0575205A JP H0575205 A JPH0575205 A JP H0575205A JP 23751191 A JP23751191 A JP 23751191A JP 23751191 A JP23751191 A JP 23751191A JP H0575205 A JPH0575205 A JP H0575205A
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- Japan
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- inp
- type
- barrier layer
- gaas barrier
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Abstract
(57)【要約】
【目的】 半導体発光装置に関し，漏れ電流の小さい，
高効率，高出力の半導体レーザ装置の提供を目的とす
る。 【構成】 一導電型ＩｎＰ基板１と, 一導電型ＩｎＰ基
板１上に形成された一導電型ＩｎＰバッファ層２と，一
導電型ＩｎＰバッファ層２の一部，ＩｎＧａＡｓＰ活性
層３，反対導電型ＩｎＰクラッド層４からなる積層構造
のメサストライプ部と，メサストライプ部の側面及び一
導電型ｎ−ＩｎＰバッファ層２上を覆うｐ型ＧａＡｓバ
リア層６と, ｐ型ＧａＡｓバリア層６に接するｐ型Ｉｎ
Ｐ埋込み層７とを有する半導体発光装置により構成す
る。また，上記の構造に加えて，前記ｐ型ＩｎＰ埋込み
層７の表面を覆うｐ型ＧａＡｓバリア層を有する半導体
発光装置により構成する。
高効率，高出力の半導体レーザ装置の提供を目的とす
る。 【構成】 一導電型ＩｎＰ基板１と, 一導電型ＩｎＰ基
板１上に形成された一導電型ＩｎＰバッファ層２と，一
導電型ＩｎＰバッファ層２の一部，ＩｎＧａＡｓＰ活性
層３，反対導電型ＩｎＰクラッド層４からなる積層構造
のメサストライプ部と，メサストライプ部の側面及び一
導電型ｎ−ＩｎＰバッファ層２上を覆うｐ型ＧａＡｓバ
リア層６と, ｐ型ＧａＡｓバリア層６に接するｐ型Ｉｎ
Ｐ埋込み層７とを有する半導体発光装置により構成す
る。また，上記の構造に加えて，前記ｐ型ＩｎＰ埋込み
層７の表面を覆うｐ型ＧａＡｓバリア層を有する半導体
発光装置により構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体発光装置に係り，
特に，ＩｎＰ基板上のＩｎＧａＡｓＰ活性層を有する埋
め込み型半導体レーザに関する。
特に，ＩｎＰ基板上のＩｎＧａＡｓＰ活性層を有する埋
め込み型半導体レーザに関する。
【０００２】このような半導体レーザは，例えば１μｍ
帯の光通信に用いられ，高効率で高光出力の特性が要望
されている。したがって，活性層以外を流れるリーク電
流を低減する必要がある。
帯の光通信に用いられ，高効率で高光出力の特性が要望
されている。したがって，活性層以外を流れるリーク電
流を低減する必要がある。
【０００３】
【従来の技術】図５(a), (b)は従来の埋込み型半導体レ
ーザの断面図を示す。図５(a) において，１はｎ−Ｉｎ
Ｐ基板，２はｎ−ＩｎＰバッファ層，３はＩｎＧａＡｓ
Ｐ活性層，４はｐ−ＩｎＰクラッド層，７はｐ−ＩｎＰ
埋込み層，ｎ−ＩｎＰ層８とｐ−ＩｎＰ層９は電流狭窄
層，10はｐ−ＩｎＰキャップ層，11はｐ−ＩｎＧａＡｓ
Ｐコンタクト層，12はｐ側電極，13はｎ側電極を表す。
ーザの断面図を示す。図５(a) において，１はｎ−Ｉｎ
Ｐ基板，２はｎ−ＩｎＰバッファ層，３はＩｎＧａＡｓ
Ｐ活性層，４はｐ−ＩｎＰクラッド層，７はｐ−ＩｎＰ
埋込み層，ｎ−ＩｎＰ層８とｐ−ＩｎＰ層９は電流狭窄
層，10はｐ−ＩｎＰキャップ層，11はｐ−ＩｎＧａＡｓ
Ｐコンタクト層，12はｐ側電極，13はｎ側電極を表す。
【０００４】このような構造の半導体レーザでは，活性
層以外を流れるリーク電流を低減するため，矢印Ａで示
すようなリーク経路ではｎ−ＩｎＰ層８とｐ−ＩｎＰ層
９の電流狭窄層でリーク電流を阻止している。また，矢
印Ｂで示すようなリーク経路ではｐ−ＩｎＰ埋込み層７
部分のｐｎ接合のビルトイン電圧が，ＩｎＧａＡｓＰ活
性層８部分のｐｎ接合のビルトイン電圧よりも大きいこ
とを利用してリーク電流を阻止している。
層以外を流れるリーク電流を低減するため，矢印Ａで示
すようなリーク経路ではｎ−ＩｎＰ層８とｐ−ＩｎＰ層
９の電流狭窄層でリーク電流を阻止している。また，矢
印Ｂで示すようなリーク経路ではｐ−ＩｎＰ埋込み層７
部分のｐｎ接合のビルトイン電圧が，ＩｎＧａＡｓＰ活
性層８部分のｐｎ接合のビルトイン電圧よりも大きいこ
とを利用してリーク電流を阻止している。
【０００５】一方，図５(b) において，21はｐ−ＩｎＰ
基板，22はｐ−ＩｎＰバッファ層，23はＩｎＧａＡｓＰ
活性層，24はｎ−ＩｎＰクラッド層，27はｎ−ＩｎＰ埋
込み層，ｐ−ＩｎＰ層28とｎ−ＩｎＰ層29は電流狭窄
層，31はｎ−ＩｎＰキャップ層，32はｎ−ＩｎＧａＡｓ
Ｐコンタクト層，33はｎ側電極，34はｐ側電極を表す。
基板，22はｐ−ＩｎＰバッファ層，23はＩｎＧａＡｓＰ
活性層，24はｎ−ＩｎＰクラッド層，27はｎ−ＩｎＰ埋
込み層，ｐ−ＩｎＰ層28とｎ−ＩｎＰ層29は電流狭窄
層，31はｎ−ＩｎＰキャップ層，32はｎ−ＩｎＧａＡｓ
Ｐコンタクト層，33はｎ側電極，34はｐ側電極を表す。
【０００６】このような構造の半導体レーザでは，活性
層以外を流れるリーク電流として，矢印Ｃと矢印Ｄで示
すようなリーク経路があるが，図５(a) と同様な方法で
リーク電流を阻止している。
層以外を流れるリーク電流として，矢印Ｃと矢印Ｄで示
すようなリーク経路があるが，図５(a) と同様な方法で
リーク電流を阻止している。
【０００７】しかし，Ｂ，Ｄのリーク経路の電流阻止
は，ｐ−ＩｎＰ埋込み層７部分のｐｎ接合のビルトイン
電圧が，ＩｎＧａＡｓＰ活性層８部分のｐｎ接合のビル
トイン電圧よりも大きいといっても 0.4ｅＶ程度でその
差が小さいため，リーク電流阻止の効果は十分ではなか
った。
は，ｐ−ＩｎＰ埋込み層７部分のｐｎ接合のビルトイン
電圧が，ＩｎＧａＡｓＰ活性層８部分のｐｎ接合のビル
トイン電圧よりも大きいといっても 0.4ｅＶ程度でその
差が小さいため，リーク電流阻止の効果は十分ではなか
った。
【０００８】したがって，光出力を増そうとして電流を
増加させた時に，Ｂ，Ｄのリーク経路を流れるリーク電
流が増加して，効率が低くなり光出力が飽和してくる。
増加させた時に，Ｂ，Ｄのリーク経路を流れるリーク電
流が増加して，効率が低くなり光出力が飽和してくる。
【０００９】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，ｐ−ＩｎＰ埋込み層７部分のｐｎ接合のビルトイ
ン電圧とＩｎＧａＡｓＰ活性層８部分のｐｎ接合のビル
トイン電圧との差を大きくして，Ｂ，Ｄのリーク経路を
流れるリーク電流を低減して，高効率で高光出力の半導
体レーザを提供することを目的とする。
鑑み，ｐ−ＩｎＰ埋込み層７部分のｐｎ接合のビルトイ
ン電圧とＩｎＧａＡｓＰ活性層８部分のｐｎ接合のビル
トイン電圧との差を大きくして，Ｂ，Ｄのリーク経路を
流れるリーク電流を低減して，高効率で高光出力の半導
体レーザを提供することを目的とする。
【００１０】
【課題を解決するための手段】図１(a) 〜(c) は第１の
実施例を示す工程順断面図，図２は第２の実施例を示す
断面図, 図３は第３の実施例を示す断面図である。
実施例を示す工程順断面図，図２は第２の実施例を示す
断面図, 図３は第３の実施例を示す断面図である。
【００１１】上記課題は，一導電型ＩｎＰ基板１，21
と, 該一導電型ＩｎＰ基板１, 21上に形成された一導電
型ＩｎＰバッファ層２，22と，該一導電型ＩｎＰバッフ
ァ層２, 22の一部，ＩｎＧａＡｓＰ活性層３, 23，反対
導電型ＩｎＰクラッド層４, 24からなる積層構造のメサ
ストライプ部と，該メサストライプ部の側面及び該一導
電型ＩｎＰバッファ層２, 22上を覆うｐ型ＧａＡｓバリ
ア層６, 26と, 該ｐ型ＧａＡｓバリア層６, 26に接する
ｐ型ＩｎＰ埋込み層７, 27とを有する半導体発光装置に
よって解決される。
と, 該一導電型ＩｎＰ基板１, 21上に形成された一導電
型ＩｎＰバッファ層２，22と，該一導電型ＩｎＰバッフ
ァ層２, 22の一部，ＩｎＧａＡｓＰ活性層３, 23，反対
導電型ＩｎＰクラッド層４, 24からなる積層構造のメサ
ストライプ部と，該メサストライプ部の側面及び該一導
電型ＩｎＰバッファ層２, 22上を覆うｐ型ＧａＡｓバリ
ア層６, 26と, 該ｐ型ＧａＡｓバリア層６, 26に接する
ｐ型ＩｎＰ埋込み層７, 27とを有する半導体発光装置に
よって解決される。
【００１２】また，上記の構造に加えて，前記ｐ型Ｉｎ
Ｐ埋込み層27の表面を覆うｐ型ＧａＡｓバリア層30を有
する半導体発光装置によって解決される。
Ｐ埋込み層27の表面を覆うｐ型ＧａＡｓバリア層30を有
する半導体発光装置によって解決される。
【００１３】
【作用】図４(a) 〜(c) はリーク経路のエネルギーバン
ド図を示す。図４(a) はＩｎＰとＧａＡｓのエネルギー
バンド図で，本発明ではＩｎＰとＧａＡｓのエネルギー
バンド不連続が伝導帯で0.31ｅＶあることを利用し，Ｉ
ｎＰ埋込み層のｐｎ接合部分にｐ−ＧａＡｓ層を挿入す
る。
ド図を示す。図４(a) はＩｎＰとＧａＡｓのエネルギー
バンド図で，本発明ではＩｎＰとＧａＡｓのエネルギー
バンド不連続が伝導帯で0.31ｅＶあることを利用し，Ｉ
ｎＰ埋込み層のｐｎ接合部分にｐ−ＧａＡｓ層を挿入す
る。
【００１４】図４(b) は本発明の層構成のエネルギーバ
ンド図，図４(c) は従来の層構成のエネルギーバンド図
を示す。ｎ−ＩｎＰ埋込み層とｐ−ＧａＡｓバリア層の
ビルトイン電圧Ｅbi1 とＩｎＧａＡｓＰ活性層部分のｐ
ｎ接合のビルトイン電圧との差は 0.7ｅｖ程度となり，
従来の層構成のｎ−ＩｎＰ層とｐ−ＩｎＰ層のビルトイ
ン電圧Ｅbi2 とＩｎＧａＡｓＰ活性層部分のｐｎ接合の
ビルトイン電圧との差0.4 ｅＶに比べて２倍程度大きく
なっている。
ンド図，図４(c) は従来の層構成のエネルギーバンド図
を示す。ｎ−ＩｎＰ埋込み層とｐ−ＧａＡｓバリア層の
ビルトイン電圧Ｅbi1 とＩｎＧａＡｓＰ活性層部分のｐ
ｎ接合のビルトイン電圧との差は 0.7ｅｖ程度となり，
従来の層構成のｎ−ＩｎＰ層とｐ−ＩｎＰ層のビルトイ
ン電圧Ｅbi2 とＩｎＧａＡｓＰ活性層部分のｐｎ接合の
ビルトイン電圧との差0.4 ｅＶに比べて２倍程度大きく
なっている。
【００１５】ＧａＡｓ層はＩｎＰ層に対して約−3.7 ％
の格子不整合があるが，ＧａＡｓ層の厚さを下記で表さ
れる臨界膜厚ｈc 以下にすれば転位などの欠陥は発生し
ない（J.W.Mathews: J.Crystal Growth Vol 27, p118
(1974) 参照）。
の格子不整合があるが，ＧａＡｓ層の厚さを下記で表さ
れる臨界膜厚ｈc 以下にすれば転位などの欠陥は発生し
ない（J.W.Mathews: J.Crystal Growth Vol 27, p118
(1974) 参照）。
【００１６】
【数１】 ｈc ＝ｂ(1−νcos2α)/２πｆ(1＋ν)cosλ
×(logn ｈc /b＋１） ここで，ｂはバーガースベクトルの大きさ，ｆは歪み
量，νはポアッソン比，λは滑り面と界面の交線に垂直
な面の方向と滑り方向となす角，αは転位線とバーガー
スベクトルのなす角を表す。
×(logn ｈc /b＋１） ここで，ｂはバーガースベクトルの大きさ，ｆは歪み
量，νはポアッソン比，λは滑り面と界面の交線に垂直
な面の方向と滑り方向となす角，αは転位線とバーガー
スベクトルのなす角を表す。
【００１７】ＩｎＰ層のＧａＡｓ層の場合，臨界膜厚は
約 100Åとなり，これ以下にしてやれば転位などの欠陥
は入らない。また，この程度の厚さがあれば電子のトン
ネルはほとんどなく，ビルトイン電圧は大きくなる。
約 100Åとなり，これ以下にしてやれば転位などの欠陥
は入らない。また，この程度の厚さがあれば電子のトン
ネルはほとんどなく，ビルトイン電圧は大きくなる。
【００１８】
【実施例】図１(a) 〜(c) は第１の実施例を示す工程順
断面図であり，以下，これらの図を参照しながら第１の
実施例について説明する。
断面図であり，以下，これらの図を参照しながら第１の
実施例について説明する。
【００１９】図１(a) 参照 ｎ−ＩｎＰ基板１上にＭＯＣＶＤ法により厚さ１μｍの
ｎーＩｎＰバッファ層２，厚さ0.1 μｍのＩｎＧａＡｓ
Ｐ活性層３（波長換算 1.3μｍ組成），厚さ0.5 μｍの
ｐーＩｎＰクラッド層４を成長する。成長温度は 600℃
で, 用いた原料ガスはIII 族はＴＭＩ（トリメチルイン
ジウム）とＴＥＧ（トリエチルガリウム），Ｖ族原料ガ
スはＰＨ3（ホスフィン）とＡｓＨ3 （アルシン），ド
ーパントはｐ形はＤＭＺ（ジメチル亜鉛），ｎ形はＳｉ
Ｈ4 （モノシラン）とした。
ｎーＩｎＰバッファ層２，厚さ0.1 μｍのＩｎＧａＡｓ
Ｐ活性層３（波長換算 1.3μｍ組成），厚さ0.5 μｍの
ｐーＩｎＰクラッド層４を成長する。成長温度は 600℃
で, 用いた原料ガスはIII 族はＴＭＩ（トリメチルイン
ジウム）とＴＥＧ（トリエチルガリウム），Ｖ族原料ガ
スはＰＨ3（ホスフィン）とＡｓＨ3 （アルシン），ド
ーパントはｐ形はＤＭＺ（ジメチル亜鉛），ｎ形はＳｉ
Ｈ4 （モノシラン）とした。
【００２０】ｐーＩｎＰクラッド層４上にＳｉＯ2 をス
パッタリングし，それを加工して，＜０１１＞方向に延
びるＳｉＯ2 マスク５を形成する。ＳｉＯ2 マスク５を
マスクにしてｐーＩｎＰクラッド層４，ＩｎＧａＡｓＰ
活性層３，ｎーＩｎＰバッファ層２をエッチングし，幅
約 1.5μｍ，高さ約１μｍのメサストライプ構造を形成
する。
パッタリングし，それを加工して，＜０１１＞方向に延
びるＳｉＯ2 マスク５を形成する。ＳｉＯ2 マスク５を
マスクにしてｐーＩｎＰクラッド層４，ＩｎＧａＡｓＰ
活性層３，ｎーＩｎＰバッファ層２をエッチングし，幅
約 1.5μｍ，高さ約１μｍのメサストライプ構造を形成
する。
【００２１】図１(b) 参照 ＳｉＯ2 マスク５を残したまま，２回目のＭＯＶＰＥ法
によりメサストライプ部側面上とｎーＩｎＰバッファ層
２上に厚さ７０ÅのｐーＧａＡｓバリア層６を選択的に
成長し，つづいてｐ−ＩｎＰ埋込み層７，ｎ−ＩｎＰ電
流狭窄層８，ｐ−ＩｎＰ電流狭窄層９を選択的に埋め込
み成長する。
によりメサストライプ部側面上とｎーＩｎＰバッファ層
２上に厚さ７０ÅのｐーＧａＡｓバリア層６を選択的に
成長し，つづいてｐ−ＩｎＰ埋込み層７，ｎ−ＩｎＰ電
流狭窄層８，ｐ−ＩｎＰ電流狭窄層９を選択的に埋め込
み成長する。
【００２２】図１(c) 参照 メサ上部のＳｉＯ2 マスク５を剥離した後，３回目のＭ
ＯＶＰＥ法により，厚さ 0.5μｍのｐ−ＩｎＰキャップ
層10, 厚さ 0.5μｍのｐ−ＩｎＧａＡｓＰコンタクト層
11を成長した。
ＯＶＰＥ法により，厚さ 0.5μｍのｐ−ＩｎＰキャップ
層10, 厚さ 0.5μｍのｐ−ＩｎＧａＡｓＰコンタクト層
11を成長した。
【００２３】ｐ−ＩｎＧａＡｓＰコンタクト層11上にＴ
ｉ／Ｐｔ／Ａｕ層のｐ側電極12, 基板１下にＡｕＧｅ／
Ａｕ層のｎ側電極13を形成した。その後，へき開して共
振器長 300μｍのレーザ素子とした。
ｉ／Ｐｔ／Ａｕ層のｐ側電極12, 基板１下にＡｕＧｅ／
Ａｕ層のｎ側電極13を形成した。その後，へき開して共
振器長 300μｍのレーザ素子とした。
【００２４】この半導体レーザにより，２０ｍＷ以上で
の効率が 0.3ｍＷ／ｍＡ，最大光出力 100ｍＷを得た。
これに対してｐーＧａＡｓバリア層６のない従来構造の
半導体レーザでは，２０ｍＷ以上での効率が 0.2ｍＷ／
ｍＡ，最大光出力８０ｍであった。
の効率が 0.3ｍＷ／ｍＡ，最大光出力 100ｍＷを得た。
これに対してｐーＧａＡｓバリア層６のない従来構造の
半導体レーザでは，２０ｍＷ以上での効率が 0.2ｍＷ／
ｍＡ，最大光出力８０ｍであった。
【００２５】図２は第２の実施例を示す断面図で，21は
ｐ−ＩｎＰ基板，22はＰ−ＩｎＰバッファ層，23はＩｎ
ＧａＡｓＰ活性層，24はｎ−ＩｎＰクラッド層，26はｐ
ーＧａＡｓバリア層，27はｐ−ＩｎＰ埋込み層，28はｎ
−ＩｎＰ電流狭窄層，29はｐ−ＩｎＰ電流狭窄層，31は
ｎ−ＩｎＰキャップ層，32はｎ−ＩｎＧａＡｓＰコンタ
クト層，33はＡｕＧｅ／Ａｕ層のｎ側電極，34はＡｕＺ
ｎ／Ａｕ層のｐ側電極を表す。
ｐ−ＩｎＰ基板，22はＰ−ＩｎＰバッファ層，23はＩｎ
ＧａＡｓＰ活性層，24はｎ−ＩｎＰクラッド層，26はｐ
ーＧａＡｓバリア層，27はｐ−ＩｎＰ埋込み層，28はｎ
−ＩｎＰ電流狭窄層，29はｐ−ＩｎＰ電流狭窄層，31は
ｎ−ＩｎＰキャップ層，32はｎ−ＩｎＧａＡｓＰコンタ
クト層，33はＡｕＧｅ／Ａｕ層のｎ側電極，34はＡｕＺ
ｎ／Ａｕ層のｐ側電極を表す。
【００２６】製造工程は図１に準じる。この場合もｐー
ＧａＡｓバリア層26の挿入により，電流リークは減少
し，効率，最大光出力を高めることができる。図３は第
３の実施例を示す断面図で，図２の構造に加えてｐ−Ｉ
ｎＰ電流狭窄層29上に厚さ７０ÅのｐーＧａＡｓバリア
層30を有するものである。図１の構造に加えて，ｎ−Ｉ
ｎＰ電流狭窄層９上に厚さ７０ÅのｐーＧａＡｓバリア
層を形成するようにしてもよい。この構造により，リー
ク電流をさらに減少させることができる。
ＧａＡｓバリア層26の挿入により，電流リークは減少
し，効率，最大光出力を高めることができる。図３は第
３の実施例を示す断面図で，図２の構造に加えてｐ−Ｉ
ｎＰ電流狭窄層29上に厚さ７０ÅのｐーＧａＡｓバリア
層30を有するものである。図１の構造に加えて，ｎ−Ｉ
ｎＰ電流狭窄層９上に厚さ７０ÅのｐーＧａＡｓバリア
層を形成するようにしてもよい。この構造により，リー
ク電流をさらに減少させることができる。
【００２７】ｐ−ＩｎＰ電流狭窄層上のｐーＧａＡｓバ
リア層の形成は，図１で説明した２回目のＭＯＶＰＥ法
によるｐーＧａＡｓバリア層６，ｐ−ＩｎＰ埋込み層
７，ｎ−ＩｎＰ電流狭窄層８，ｐ−ＩｎＰ電流狭窄層９
の成長につづけてｐーＧａＡｓバリア層の成長を行うよ
うにすればよい。
リア層の形成は，図１で説明した２回目のＭＯＶＰＥ法
によるｐーＧａＡｓバリア層６，ｐ−ＩｎＰ埋込み層
７，ｎ−ＩｎＰ電流狭窄層８，ｐ−ＩｎＰ電流狭窄層９
の成長につづけてｐーＧａＡｓバリア層の成長を行うよ
うにすればよい。
【００２８】ＩｎＰ基板がｎ型であってもｐ型であって
も，埋込み層のｐｎ接合部分に挿入するバリア層はｐー
ＧａＡｓ層とする。もし，ｎーＧａＡｓ層とすると，ｐ
ーＧａＡｓ層の場合より，リーク電流を減少する効果が
小さくなる。
も，埋込み層のｐｎ接合部分に挿入するバリア層はｐー
ＧａＡｓ層とする。もし，ｎーＧａＡｓ層とすると，ｐ
ーＧａＡｓ層の場合より，リーク電流を減少する効果が
小さくなる。
【００２９】
【発明の効果】以上説明したように，本発明によれば，
厚さ 100Å以下のｐーＧａＡｓバリア層の挿入により，
新たな欠陥を導入することなしに埋込み層のｐｎ接合部
分のビルトイン電圧を大きくできる。そのため，電流リ
ークが減少し，高効率で高出力の半導体レーザが得られ
る。
厚さ 100Å以下のｐーＧａＡｓバリア層の挿入により，
新たな欠陥を導入することなしに埋込み層のｐｎ接合部
分のビルトイン電圧を大きくできる。そのため，電流リ
ークが減少し，高効率で高出力の半導体レーザが得られ
る。
【図１】(a) 〜(c) は第１の実施例を示す工程順断面図
である。
である。
【図２】第２の実施例を示す断面図である。
【図３】第３の実施例を示す断面図である。
【図４】(a) 〜(c) はリーク経路のエネルギーバンド図
である。
である。
【図５】(a), (b)は従来の埋込み型半導体レーザの断面
図である。
図である。
１はｎ−ＩｎＰ基板 ２はバッファ層であってｎ−ＩｎＰ層 ３は活性層であってＩｎＧａＡｓＰ層 ４はクラッド層であってｐ−ＩｎＰ層 ５はストライプマスクであってＳｉＯ2 マスク ６はｐ−ＧａＡｓバリア層 ７は埋込み層であり電流阻止層であってｐ−ＩｎＰ層 ８は埋込み層であり電流狭窄層であってｎ−ＩｎＰ層 ９は埋込み層であり電流狭窄層であってｐ−ＩｎＰ層 10はキャップ層であってｐ−ＩｎＰ層 11はコンタクト層であってｐ−ＩｎＧａＡｓＰ層 12はＴｉ／Ｐｔ／Ａｕ層であってｐ側電極 13はＡｕＧｅ／Ａｕ層であってｎ側電極 21はｐ−ＩｎＰ基板 22はバッファ層であってｐ−ＩｎＰ層 23は活性層であってＩｎＧａＡｓＰ層 24はクラッド層であってｎ−ＩｎＰ層 26はｐ−ＧａＡｓバリア層 27は埋込み層であり電流阻止層であってｐ−ＩｎＰ層 28は埋込み層であり電流狭窄層であってｎ−ＩｎＰ層 29は埋込み層であり電流狭窄層であってｐ−ＩｎＰ層 30はｐ−ＧａＡｓバリア層 31はキャップ層であってｎ−ＩｎＰ層 32はコンタクト層であってｎ−ＩｎＧａＡｓＰ層 33はＡｕＧｅ／Ａｕ層であってｎ側電極 34はＡｕＺｎ／Ａｕ層であってｐ側電極
Claims (2)
- 【請求項１】 一導電型ＩｎＰ基板(1, 21) と, 該一導
電型ＩｎＰ基板(1,21) 上に形成された一導電型ＩｎＰ
バッファ層(2, 22) と，該一導電型ＩｎＰバッファ層
(2, 22) の一部，ＩｎＧａＡｓＰ活性層(3, 23) ，反対
導電型ＩｎＰクラッド層(4, 24) からなる積層構造のメ
サストライプ部と，該メサストライプ部の側面及び該一
導電型ＩｎＰバッファ層(2, 22) 上を覆うｐ型ＧａＡｓ
バリア層(6, 26) と, 該ｐ型ＧａＡｓバリア層(6, 26)
に接するｐ型ＩｎＰ埋込み層(7,27) とを有することを
特徴とする半導体発光装置。 - 【請求項２】 請求項１記載の構造に加えて，前記ｐ型
ＩｎＰ埋込み層(27)の表面を覆うｐ型ＧａＡｓバリア層
(30)を有することを特徴とする半導体発光装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23751191A JPH0575205A (ja) | 1991-09-18 | 1991-09-18 | 半導体発光装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23751191A JPH0575205A (ja) | 1991-09-18 | 1991-09-18 | 半導体発光装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575205A true JPH0575205A (ja) | 1993-03-26 |
Family
ID=17016409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23751191A Withdrawn JPH0575205A (ja) | 1991-09-18 | 1991-09-18 | 半導体発光装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575205A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032730A (ja) * | 2004-07-16 | 2006-02-02 | Sumitomo Electric Ind Ltd | 半導体光素子 |
| JP2008227545A (ja) * | 2008-06-12 | 2008-09-25 | Sumitomo Electric Ind Ltd | 半導体光素子 |
-
1991
- 1991-09-18 JP JP23751191A patent/JPH0575205A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032730A (ja) * | 2004-07-16 | 2006-02-02 | Sumitomo Electric Ind Ltd | 半導体光素子 |
| JP2008227545A (ja) * | 2008-06-12 | 2008-09-25 | Sumitomo Electric Ind Ltd | 半導体光素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |