JPS60147119A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS60147119A JPS60147119A JP311184A JP311184A JPS60147119A JP S60147119 A JPS60147119 A JP S60147119A JP 311184 A JP311184 A JP 311184A JP 311184 A JP311184 A JP 311184A JP S60147119 A JPS60147119 A JP S60147119A
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- etched
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は溝イリき半導体素子の製造方法に関する。
（技術的背景）
ディジタルオーディオディスク、レーザビームプリンタ
、光通信等の光源として半導体レーザ素子を用いる場合
、安定な横基本モード発振、低電流、大出力動作をする
ことが望まれる。このような要求された性能を満たすた
めに、チャンネル内部ストライプ形状を有す６半導体レ
ーザが提案されている０文献： ｒＡｐｐｌｉｅｄ Ｐ
ｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｊ（ｖｏｌ、４０．
ｎｏ、５ 、ｐ３７２−３７４（１１１１８２）、Ｓ、
Ｙａｓａｍｏｔ。
、光通信等の光源として半導体レーザ素子を用いる場合
、安定な横基本モード発振、低電流、大出力動作をする
ことが望まれる。このような要求された性能を満たすた
めに、チャンネル内部ストライプ形状を有す６半導体レ
ーザが提案されている０文献： ｒＡｐｐｌｉｅｄ Ｐ
ｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｊ（ｖｏｌ、４０．
ｎｏ、５ 、ｐ３７２−３７４（１１１１８２）、Ｓ、
Ｙａｓａｍｏｔ。
ｅｔ ａｌ、 ）には、例えば、■型の溝を設けた構造
の半導体レーザ素子が提案されている。この構造の素子
の断面図を第１図に示す。
の半導体レーザ素子が提案されている。この構造の素子
の断面図を第１図に示す。
第１図において、ｌはｐ −ＧａＡｓ基板であって、こ
の基板ｌの上面１ａにｐ −ＧａＡｓ （又はＧａＡ１
）Ａｓ）電流狭窄層２．下側クラッド層３であるｐ−Ｇ
ａＡＱＡｓ層、活性層４であるｐ−ＧａＡＱＡｓ層、上
側クラッド層５であるｎ−ＧａＡＱＡｓ層、キャップ層
６であるｎ−ＧａＡｓ層が順次に形成されていて、この
キャップ層６上にＡｕ−Ｇｅ−Ｎｉからなるｎ側オーム
性電極７、そして基板ｌの下面ｔｂにＡｕ−Ｚｎからな
るｐ側オーム性電極８が夫々形成されている。
の基板ｌの上面１ａにｐ −ＧａＡｓ （又はＧａＡ１
）Ａｓ）電流狭窄層２．下側クラッド層３であるｐ−Ｇ
ａＡＱＡｓ層、活性層４であるｐ−ＧａＡＱＡｓ層、上
側クラッド層５であるｎ−ＧａＡＱＡｓ層、キャップ層
６であるｎ−ＧａＡｓ層が順次に形成されていて、この
キャップ層６上にＡｕ−Ｇｅ−Ｎｉからなるｎ側オーム
性電極７、そして基板ｌの下面ｔｂにＡｕ−Ｚｎからな
るｐ側オーム性電極８が夫々形成されている。
この素子の製造課程において、ｐ−ＧａＡｓ基板ｌ上に
ｎ−ＧａＡｓ層２を一様に成長させた後、ストライプ以
外を５ｉ０２等でマスクして５０Ｈ２０−１）１．０−
ＩＮＨ４０Ｈエツチング液を用いてエツチングを行って
Ｖ型の溝２ａを形成している。
ｎ−ＧａＡｓ層２を一様に成長させた後、ストライプ以
外を５ｉ０２等でマスクして５０Ｈ２０−１）１．０−
ＩＮＨ４０Ｈエツチング液を用いてエツチングを行って
Ｖ型の溝２ａを形成している。
しかしながら、このエツチング液は、被エツチング層で
あるこのＧａＡｓ層２及び下地層であるＧａＡｓ基板ｌ
基板者に対して工・ンチング能力を有しているので、エ
ツチング幅を大きくする場合には、それに応じて基板１
も深くエツチングされてしまう。従って、エツチング深
さを制御するためには、エツチング時間を制御しなけれ
ばならない。
あるこのＧａＡｓ層２及び下地層であるＧａＡｓ基板ｌ
基板者に対して工・ンチング能力を有しているので、エ
ツチング幅を大きくする場合には、それに応じて基板１
も深くエツチングされてしまう。従って、エツチング深
さを制御するためには、エツチング時間を制御しなけれ
ばならない。
しかしながら、エツチング液の劣化、温度管理、ウェハ
ー上における液の状態制御等の問題がエツチング深さの
正確な制御の妨げとなっているため、ウェハーの個々の
素子の特性のバラツキの原因となっていた。従って、従
来のエツチング方法は大量生産を目的とした安定なエツ
チング工程を提供することが出来ないという欠点があっ
た。
ー上における液の状態制御等の問題がエツチング深さの
正確な制御の妨げとなっているため、ウェハーの個々の
素子の特性のバラツキの原因となっていた。従って、従
来のエツチング方法は大量生産を目的とした安定なエツ
チング工程を提供することが出来ないという欠点があっ
た。
（発明の目的）
この発明の目的は、上述した従来の欠点に鑑み、エツチ
ング深さを正確に制御することが出来てエツチング工程
の安定化を図ることが出来るようにした半導体素子の製
造方法を提供することにある。
ング深さを正確に制御することが出来てエツチング工程
の安定化を図ることが出来るようにした半導体素子の製
造方法を提供することにある。
（発明の構成）
この目的の達成を図るため、この発明の半導体素子の製
造方法によれば、被エツチング層を成長させるべき下地
層上にエツチング停止層を成長させ、続いて、このエツ
チング停止層上にこの被エツチング層を成長させ、然る
後、エツチング液を用いてこの被エツチング層をエツチ
ングして溝を形成することを特徴とする。
造方法によれば、被エツチング層を成長させるべき下地
層上にエツチング停止層を成長させ、続いて、このエツ
チング停止層上にこの被エツチング層を成長させ、然る
後、エツチング液を用いてこの被エツチング層をエツチ
ングして溝を形成することを特徴とする。
（実施例の説明）
以下、図面を参照してこの発明の詳細な説明する。
第２図（Ａ）〜（Ｅ）はこの発明の詳細な説明するだめ
の製造工程図で、各図（Ａ）〜（Ｅ）は主要製造段階で
の素子の状態を断面図で示しである。尚、図中、断面を
表わすハツチングをＬ部分省略して示しである。また、
図はこの発明を理解出来る程度に概略的に示しであるに
すぎない。
の製造工程図で、各図（Ａ）〜（Ｅ）は主要製造段階で
の素子の状態を断面図で示しである。尚、図中、断面を
表わすハツチングをＬ部分省略して示しである。また、
図はこの発明を理解出来る程度に概略的に示しであるに
すぎない。
この実施例では、下地層をｐ−ＧａＡｓ基板とし。
被エツチング層をｐ−ＧａＡＱＡｓ層（又はＧａＡｓ層
′）からなる電流狭窄層とした、ＧａＡｓ／ ＧａＭ、
Ａｓ系ダブルヘテロ接合を有する溝付き半導体レーザ素
子の場合につき説明する。
′）からなる電流狭窄層とした、ＧａＡｓ／ ＧａＭ、
Ａｓ系ダブルヘテロ接合を有する溝付き半導体レーザ素
子の場合につき説明する。
この発明においては、被エツチング層を形成す゛るｐ
−ＧａＡＱ Ａｓ層に溝を形成するに当り、エツチング
停止層を用いるが、この被エツチング層に対するエツチ
ングを制御するためには、先ず、このエツチング停止層
としてエツチング速度の充分に遅い物質を用いて、エツ
チングを所定の量で止めることを利用すれば良い。さら
に、この停止層は基板と良好に格子整合することが必要
である。
−ＧａＡＱ Ａｓ層に溝を形成するに当り、エツチング
停止層を用いるが、この被エツチング層に対するエツチ
ングを制御するためには、先ず、このエツチング停止層
としてエツチング速度の充分に遅い物質を用いて、エツ
チングを所定の量で止めることを利用すれば良い。さら
に、この停止層は基板と良好に格子整合することが必要
である。
そこで、実験を重ねたところ、ＧａＡｓ −ＧａＡＱ
Ａｓ系ダブルへテロレーザの場合には、ＧａＡｓ及びＧ
ａＡＱＡｓと格子整合しかつ両者に比べて充分エツチン
グ速度の遅い物質としては、ＩｎＧａＰが有効であるこ
とがわかり、特に、ｌ Ｈｏ、Ｇ ａａｊ Ｐが好適で
あることがわかった。ＧａＡｓ、 ＧａＡＱＡｓはＨ，
ＳＯ＋ Ｈ２ｏ２’Ｚｏ系エツチング液でエツチングさ
れ、そのエツチング速度はエツチング液の組成比を変化
させることにより数ｐ、 ｍ／ｗｉｎ程度とすることが
出来る。しかし、このエツチング液ではＩｎＧａＰはほ
とんどエツチングされることはない。そこで１、このＩ
ｎＧａＰ層をエツチングの深さ方向の停止層として用い
ることが出来る。
Ａｓ系ダブルへテロレーザの場合には、ＧａＡｓ及びＧ
ａＡＱＡｓと格子整合しかつ両者に比べて充分エツチン
グ速度の遅い物質としては、ＩｎＧａＰが有効であるこ
とがわかり、特に、ｌ Ｈｏ、Ｇ ａａｊ Ｐが好適で
あることがわかった。ＧａＡｓ、 ＧａＡＱＡｓはＨ，
ＳＯ＋ Ｈ２ｏ２’Ｚｏ系エツチング液でエツチングさ
れ、そのエツチング速度はエツチング液の組成比を変化
させることにより数ｐ、 ｍ／ｗｉｎ程度とすることが
出来る。しかし、このエツチング液ではＩｎＧａＰはほ
とんどエツチングされることはない。そこで１、このＩ
ｎＧａＰ層をエツチングの深さ方向の停止層として用い
ることが出来る。
次に、製造工程につき説明する。
先ず、第２図（Ａ）に示すように、下地層としてのｐ−
ＧａＡｓ基板ｌＯを用意する。この基板１０の上面１０
ａにエツチング停止層としてｐ −Ｉ ｎ、、、Ｇ ａ
ｏ、Ｐ層１１を一様に成長させ、続いて、この層１１上
に被エツチング層としてｐ−ＧａＡＱＡｓ層１２を成長
させる。
ＧａＡｓ基板ｌＯを用意する。この基板１０の上面１０
ａにエツチング停止層としてｐ −Ｉ ｎ、、、Ｇ ａ
ｏ、Ｐ層１１を一様に成長させ、続いて、この層１１上
に被エツチング層としてｐ−ＧａＡＱＡｓ層１２を成長
させる。
次に、第２図（Ｂ）に示すように、ｐ −ＧａＭＪＡｓ
層！２上にエツチングマスク１３を形成する。このマス
ク材料としてはシリカガラス、窒化シリコン膜を用いる
のが好適であり、ストライプ状のマスクパターンはホト
リングラフイー技術により形成することが出来る。続い
て、ｌ５Ｏ０−ＨＯ−８０系エツチング液でエツチング
を行なって溝１４を形成する。このエツチング液の組成
比を適当に設定することが出来るが、この実施例では、
−例としてＨ，Ｓｏ、：ＨｚＯ□：Ｈ２０＝４：１：１
と設定した。このエツチングの際、エツチング時間を制
御することによってエツチング深さ、すなわち、溝の深
さがＩｎＧａＰ ７７３１１に達した時点で終了するよ
うにすれば、図示のようなＶ字形状の溝１４を得ること
が出来る。
層！２上にエツチングマスク１３を形成する。このマス
ク材料としてはシリカガラス、窒化シリコン膜を用いる
のが好適であり、ストライプ状のマスクパターンはホト
リングラフイー技術により形成することが出来る。続い
て、ｌ５Ｏ０−ＨＯ−８０系エツチング液でエツチング
を行なって溝１４を形成する。このエツチング液の組成
比を適当に設定することが出来るが、この実施例では、
−例としてＨ，Ｓｏ、：ＨｚＯ□：Ｈ２０＝４：１：１
と設定した。このエツチングの際、エツチング時間を制
御することによってエツチング深さ、すなわち、溝の深
さがＩｎＧａＰ ７７３１１に達した時点で終了するよ
うにすれば、図示のようなＶ字形状の溝１４を得ること
が出来る。
この場合、さらにエツチング時間を延長させても、第２
図（Ｄ）に示すように、ｒｎＧａＰ層１１がエツチング
停止の作用をしてエツチング深さはＧａＡＱＡｓ層１２
の厚さ以上には深くならず、エツチングの幅が大きくな
って溝１４の形状が逆台形となるにすぎない。このよう
に、溝１４の深さは被エツチング層であるＧａ＃Ａｓ層
１２の層厚２より一義的に決定されることとなる。
図（Ｄ）に示すように、ｒｎＧａＰ層１１がエツチング
停止の作用をしてエツチング深さはＧａＡＱＡｓ層１２
の厚さ以上には深くならず、エツチングの幅が大きくな
って溝１４の形状が逆台形となるにすぎない。このよう
に、溝１４の深さは被エツチング層であるＧａ＃Ａｓ層
１２の層厚２より一義的に決定されることとなる。
次に、第２図（Ｃ）に示すように、エツチングマスク１
３を除去した後、このような■溝１４が形成されたｐ
−Ｇａ／ｌ＆ Ａｓ層１２上にダブルへテロ接合を形成
する各層、すなわち、下側クラッド層を形成するＰ −
ＧａＡＱ ＡｓＭ１５、活性層を形成するｐ −ＧａＡ
ＱＡＳ層１６及び層側６ラッド層を形成するｎ −Ｇａ
ＡＱＡｓ層エフを順次に成長させ、さらに、この上側ク
ラッド層１７上にキャップ層を形成するｎ −ＧａＡｓ
Ｊｉｊ Ｉｌｌを成長させる。
３を除去した後、このような■溝１４が形成されたｐ
−Ｇａ／ｌ＆ Ａｓ層１２上にダブルへテロ接合を形成
する各層、すなわち、下側クラッド層を形成するＰ −
ＧａＡＱ ＡｓＭ１５、活性層を形成するｐ −ＧａＡ
ＱＡＳ層１６及び層側６ラッド層を形成するｎ −Ｇａ
ＡＱＡｓ層エフを順次に成長させ、さらに、この上側ク
ラッド層１７上にキャップ層を形成するｎ −ＧａＡｓ
Ｊｉｊ Ｉｌｌを成長させる。
続いて、このキャップ層１８上にｎ側オーム性電極１８
及び基板１０の下面１０ｂ上にｐ側オーム性電極２０を
蒸着により形成して、第２図（Ｃ）に示すような構造の
レーザ素子を完成する。
及び基板１０の下面１０ｂ上にｐ側オーム性電極２０を
蒸着により形成して、第２図（Ｃ）に示すような構造の
レーザ素子を完成する。
一方、第２図（＋７）に示すような逆台形状の溝１４の
場合にも、第２図（Ｃ）につき説明したと同様に、下側
クラッド層１５、活性層１Ｂ、上側クラッド層１７及び
キャップ層１８を順次に成長さ、然る後、ｎ側及びｐ側
オーム性電極１９及び２０を被着形成し、第２図（Ｅ）
に示すような構造のレーザ素子を完成する。
場合にも、第２図（Ｃ）につき説明したと同様に、下側
クラッド層１５、活性層１Ｂ、上側クラッド層１７及び
キャップ層１８を順次に成長さ、然る後、ｎ側及びｐ側
オーム性電極１９及び２０を被着形成し、第２図（Ｅ）
に示すような構造のレーザ素子を完成する。
以上、ｐ −ＧａＡｓ基板を用いた半導体レーザ素子に
つき説明したが、ｎ−ＧａＡｓ基板を用い、他の全ての
層の伝導型を反転した構造とすることも出来るし、また
、活性層をＧａＡＱ Ａｓ ／ ＧａＡｓの超格子構造
−、、ｊ、ｌｊ成、ア、い。 ？ （発明の効果） 上述した説明からも明らかなように、この発明の半導体
素子の製造方法によれば、被エツチング層の下側にエツ
チングを停止させるためのエツチング停止層を設け、然
る後、エツチングを行って溝を形成する方法であるので
、エツチングによって形成される溝の深さは、被エチン
グ層の成長層厚により一義的に決定される。これがため
、この発明によれば、エツチング深さを正確に制御でき
、従２て、エツチング工程の安定化を図ることが出来、
しかも、ウェハーの個々、の素子の特性のバラツキを著
しく低減出来るという利益を奏し得る。
つき説明したが、ｎ−ＧａＡｓ基板を用い、他の全ての
層の伝導型を反転した構造とすることも出来るし、また
、活性層をＧａＡＱ Ａｓ ／ ＧａＡｓの超格子構造
−、、ｊ、ｌｊ成、ア、い。 ？ （発明の効果） 上述した説明からも明らかなように、この発明の半導体
素子の製造方法によれば、被エツチング層の下側にエツ
チングを停止させるためのエツチング停止層を設け、然
る後、エツチングを行って溝を形成する方法であるので
、エツチングによって形成される溝の深さは、被エチン
グ層の成長層厚により一義的に決定される。これがため
、この発明によれば、エツチング深さを正確に制御でき
、従２て、エツチング工程の安定化を図ることが出来、
しかも、ウェハーの個々、の素子の特性のバラツキを著
しく低減出来るという利益を奏し得る。
この発明は溝付き構造を有する半導体レーザ、その他の
半導体素子の製造に利用出来る。さらに、ＧａＡｓ／Ｇ
ａＡＱＡｓヘテロ接合を有する構造の半導体素子の溝形
成においても＋−１ｎＧａＰをエツチング停止層として
用いることが出来る。
半導体素子の製造に利用出来る。さらに、ＧａＡｓ／Ｇ
ａＡＱＡｓヘテロ接合を有する構造の半導体素子の溝形
成においても＋−１ｎＧａＰをエツチング停止層として
用いることが出来る。
尚、上述したエツチング液の組成比は他の値であっても
良く、又、エツチング停止層のＩｎＧａＰの組成比も他
の好適な値とすることも出来る。
良く、又、エツチング停止層のＩｎＧａＰの組成比も他
の好適な値とすることも出来る。
第１図は従来の半導体レーザ素子の製造方法の説明に供
する断面図、 第２図（Ａ）〜（Ｅ）はこの発明の半導体素子の製造方
法を説明するための製造工程図である。 ｌＯ・・・基板（又は下地層） 、 １０ａ ＝−（基
板の）土面１０ｂ・・・（基板の）下面、 １１・・・
エツチング停止層１２・・・被エツチング層、１３・・
・エツチングマスク１４・・・溝、 １５・・・下側ク
ラッド層１６・・・活性層、 １７・・・上側クランド
層１８・・・キャップ層、 １９・・・上側オーム性電
極２０・・・下側オーム性電極。 特許出願人 沖電気工業株式会社。 ＺＵ ＠２図 Ｕ
する断面図、 第２図（Ａ）〜（Ｅ）はこの発明の半導体素子の製造方
法を説明するための製造工程図である。 ｌＯ・・・基板（又は下地層） 、 １０ａ ＝−（基
板の）土面１０ｂ・・・（基板の）下面、 １１・・・
エツチング停止層１２・・・被エツチング層、１３・・
・エツチングマスク１４・・・溝、 １５・・・下側ク
ラッド層１６・・・活性層、 １７・・・上側クランド
層１８・・・キャップ層、 １９・・・上側オーム性電
極２０・・・下側オーム性電極。 特許出願人 沖電気工業株式会社。 ＺＵ ＠２図 Ｕ
Claims (1)
- 溝付き半導体素子を製造するに当り、被エツチング層を
成長させるべき下地層上にエツチング停止層を成長させ
、続いて、該エツチング停止層上に該被エツチング層を
成長させ、然る後、エツチング液を用いて該被エツチン
グ層をエツチングして溝を形成することを特徴とする半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP311184A JPS60147119A (ja) | 1984-01-11 | 1984-01-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP311184A JPS60147119A (ja) | 1984-01-11 | 1984-01-11 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60147119A true JPS60147119A (ja) | 1985-08-03 |
Family
ID=11548237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP311184A Pending JPS60147119A (ja) | 1984-01-11 | 1984-01-11 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60147119A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176183A (ja) * | 1986-01-29 | 1987-08-01 | Sony Corp | 半導体レーザ装置の製造方法 |
| JPS6319824A (ja) * | 1986-07-14 | 1988-01-27 | Hitachi Ltd | 半導体レーザ素子の製造方法 |
| WO1999027586A3 (en) * | 1997-11-26 | 1999-10-14 | Whitaker Corp | INxGa1-xP STOP-ETCH LAYER FOR SELECTIVE RECESS OF GALLIUM ARSENIDE-BASED EPTITAXIAL FIELD EFFECT TRANSISTORS AND PROCESS THEREFOR |
-
1984
- 1984-01-11 JP JP311184A patent/JPS60147119A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176183A (ja) * | 1986-01-29 | 1987-08-01 | Sony Corp | 半導体レーザ装置の製造方法 |
| JPS6319824A (ja) * | 1986-07-14 | 1988-01-27 | Hitachi Ltd | 半導体レーザ素子の製造方法 |
| WO1999027586A3 (en) * | 1997-11-26 | 1999-10-14 | Whitaker Corp | INxGa1-xP STOP-ETCH LAYER FOR SELECTIVE RECESS OF GALLIUM ARSENIDE-BASED EPTITAXIAL FIELD EFFECT TRANSISTORS AND PROCESS THEREFOR |
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