JPH04340284A - 半導体レーザ及びその製造方法 - Google Patents
半導体レーザ及びその製造方法Info
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- JPH04340284A JPH04340284A JP1225991A JP1225991A JPH04340284A JP H04340284 A JPH04340284 A JP H04340284A JP 1225991 A JP1225991 A JP 1225991A JP 1225991 A JP1225991 A JP 1225991A JP H04340284 A JPH04340284 A JP H04340284A
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体レ−ザ及びその製
造方法に係り、特に電流阻止層を具備する半導体レ−ザ
及びその製造方法に関する。
造方法に係り、特に電流阻止層を具備する半導体レ−ザ
及びその製造方法に関する。
【０００２】
【従来の技術】現在、各種の半導体レ−ザが実用化され
ており、その中でＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉ
ｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ ）により製造される半導体レ−ザ素子として、利
得導波型構造のものが知られている。
ており、その中でＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉ
ｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ ）により製造される半導体レ−ザ素子として、利
得導波型構造のものが知られている。
【０００３】以下、図面を参照して、利得導波型構造を
有する半導体レ−ザ素子の製造方法について説明する。
有する半導体レ−ザ素子の製造方法について説明する。
【０００４】第２図（ａ）〜（ｆ）は、従来の利得導波
型構造を有する半導体レ−ザ素子の製造工程を示す断面
図である。第１図（ａ）に示すように、まずｎ型ＧａＡ
ｓ基板２０１上にＭＯＣＶＤ等によりｎ型Ａｌｘ Ｇａ
１−ｘ Ａｓからなるクラッド層２０２、ＧａＡｓ又は
Ａｌｙ Ｇａ１−ｙ Ａｓからなる活性層２０３、ｐ型
Ａｌｘ Ｇａ１−ｘ Ａｓからなるクラッド層２０４、
及びｐ型ＧａＡｓからなるキャップ層２０５を順次形成
する。
型構造を有する半導体レ−ザ素子の製造工程を示す断面
図である。第１図（ａ）に示すように、まずｎ型ＧａＡ
ｓ基板２０１上にＭＯＣＶＤ等によりｎ型Ａｌｘ Ｇａ
１−ｘ Ａｓからなるクラッド層２０２、ＧａＡｓ又は
Ａｌｙ Ｇａ１−ｙ Ａｓからなる活性層２０３、ｐ型
Ａｌｘ Ｇａ１−ｘ Ａｓからなるクラッド層２０４、
及びｐ型ＧａＡｓからなるキャップ層２０５を順次形成
する。
【０００５】次に、スパッタリング又はＰＣＶＤ（Ｐｌ
ａｓｍａ ＣＶＤ）等により全面にＳｉＯ２ 膜を形成
した後、フォトリソグラフィ−工程及び緩衝弗酸等を用
いたエッチング工程により、第２図（ｂ）に示すように
、ｎ型電流阻止層を形成するためのマスクとして用いら
れるＳｉＯ２ 膜２０６を形成する。
ａｓｍａ ＣＶＤ）等により全面にＳｉＯ２ 膜を形成
した後、フォトリソグラフィ−工程及び緩衝弗酸等を用
いたエッチング工程により、第２図（ｂ）に示すように
、ｎ型電流阻止層を形成するためのマスクとして用いら
れるＳｉＯ２ 膜２０６を形成する。
【０００６】その後、このＳｉＯ２ 膜２０６をマスク
として用い、ＮＨ４ ＯＨ：Ｈ２ Ｏ２ ＝１：２０（
２５℃）等のエッチング液を用いた化学エッチングによ
り、第２図（ｃ）に示すように、ｐ型Ａｌｘ Ｇａ１−
ｘ Ａｓからなるクラッド層２０４の残膜厚が０．２〜
０．４μｍとなるまでエッチング処理を行う。
として用い、ＮＨ４ ＯＨ：Ｈ２ Ｏ２ ＝１：２０（
２５℃）等のエッチング液を用いた化学エッチングによ
り、第２図（ｃ）に示すように、ｐ型Ａｌｘ Ｇａ１−
ｘ Ａｓからなるクラッド層２０４の残膜厚が０．２〜
０．４μｍとなるまでエッチング処理を行う。
【０００７】次いで、第２図（ｄ）に示すように、Ｓｉ
Ｏ２ 膜２０６をマスクとして用い、ｎ型電流阻止層２
０７をその膜厚がｐ型ＧａＡｓからなるキャップ層２０
６の上面とほぼ等しくなるまで選択再成長する。
Ｏ２ 膜２０６をマスクとして用い、ｎ型電流阻止層２
０７をその膜厚がｐ型ＧａＡｓからなるキャップ層２０
６の上面とほぼ等しくなるまで選択再成長する。
【０００８】次に、第２図（ｅ）に示すように、ＳｉＯ
２ 膜２０６を緩衝弗酸等を用いて除去した後、第２図
（ｆ）に示すように、全面にｐ型電極２０８を蒸着等に
より形成し、利得導波型半導体レ−ザ素子を得る。
２ 膜２０６を緩衝弗酸等を用いて除去した後、第２図
（ｆ）に示すように、全面にｐ型電極２０８を蒸着等に
より形成し、利得導波型半導体レ−ザ素子を得る。
【０００９】以上説明した方法によると、ｎ型電流阻止
層を自己整合で形成することが可能である。
層を自己整合で形成することが可能である。
【００１０】
【発明が解決しようとする課題】しかし、上述した従来
の利得導波型半導体レ−ザ素子の製造方法では、ｎ型電
流阻止層を形成するために、ｐ型Ａｌｘ Ｇａ１−ｘ
Ａｓクラッド層２０４の化学エッチングの際に、その残
膜厚を正確に制御する必要がある。しかし、残膜厚の正
確な制御は困難であり、特に同一のウエハ面内で多数の
素子において再現性よく均一な厚さにｐ型Ａｌｘ Ｇａ
１−ｘ Ａｓクラッド層２０４をエッチングすることは
非常に困難である。化学エッチング以外でも、例えばＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）の
ようなドライエッチングを用いても、素子内及びウエハ
内において完全に均一な速度でエッチングを行うことは
困難であり、エッチングされた表面は、程度の差こそあ
れ、多くの凹凸が生じてしまう。
の利得導波型半導体レ−ザ素子の製造方法では、ｎ型電
流阻止層を形成するために、ｐ型Ａｌｘ Ｇａ１−ｘ
Ａｓクラッド層２０４の化学エッチングの際に、その残
膜厚を正確に制御する必要がある。しかし、残膜厚の正
確な制御は困難であり、特に同一のウエハ面内で多数の
素子において再現性よく均一な厚さにｐ型Ａｌｘ Ｇａ
１−ｘ Ａｓクラッド層２０４をエッチングすることは
非常に困難である。化学エッチング以外でも、例えばＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）の
ようなドライエッチングを用いても、素子内及びウエハ
内において完全に均一な速度でエッチングを行うことは
困難であり、エッチングされた表面は、程度の差こそあ
れ、多くの凹凸が生じてしまう。
【００１１】また、一般にＭＯＣＶＤの成長速度は面方
位の影響を受けるため、選択再成長時に、特に第２図（
ｆ）の斜線部分２０９を中心に成長速度の差に起因する
結晶欠陥が発生し、注入電流のリ−クが生じ易い。更に
、以上の理由から、再成長したｎ型電流阻止層の表面に
も凹凸が生じ易く、しばしばｐ型電極２０８との密着性
の不良の原因となっていた。
位の影響を受けるため、選択再成長時に、特に第２図（
ｆ）の斜線部分２０９を中心に成長速度の差に起因する
結晶欠陥が発生し、注入電流のリ−クが生じ易い。更に
、以上の理由から、再成長したｎ型電流阻止層の表面に
も凹凸が生じ易く、しばしばｐ型電極２０８との密着性
の不良の原因となっていた。
【００１２】本発明は上記事情の下になされ、クラッド
層の膜厚の制御を容易に行うことが出来、電流阻止層に
結晶欠陥を生ずることがなく、かつ電流阻止層と電極と
の密着性の良好な半導体レ−ザを提供することを目的と
する。
層の膜厚の制御を容易に行うことが出来、電流阻止層に
結晶欠陥を生ずることがなく、かつ電流阻止層と電極と
の密着性の良好な半導体レ−ザを提供することを目的と
する。
【００１３】また、本発明は、そのような半導体レ−ザ
の製造方法を提供することを目的とする。
の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体レ−ザは
、半導体基板と、この上に形成された第１導電型の下部
クラッド層と、この下部クラッド層の一部上に選択成長
により形成された第１導電型の上部クラッド層と、この
上部クラッド層上に形成された第１導電型のキャップ層
と、前記下部クラッド層の他の部分上に前記上部クラッ
ド層及びキャップ層の側壁に接して選択成長により形成
された電流阻止層とを具備することを特徴とする。
、半導体基板と、この上に形成された第１導電型の下部
クラッド層と、この下部クラッド層の一部上に選択成長
により形成された第１導電型の上部クラッド層と、この
上部クラッド層上に形成された第１導電型のキャップ層
と、前記下部クラッド層の他の部分上に前記上部クラッ
ド層及びキャップ層の側壁に接して選択成長により形成
された電流阻止層とを具備することを特徴とする。
【００１５】また、本発明の半導体レ−ザの製造方法は
、半導体基板上に第１導電型の下部クラッド層を形成す
る工程と、前記下部クラッド層上に選択的に第１のマス
クを形成する工程と、前記下部クラッド層上の前記第１
のマスクにより覆われていない部分に選択成長により第
１導電型の上部クラッド層を形成する工程と、前記上部
クラッド層上に第１導電型のキャップ層を形成する工程
と、前記キャップ層上に選択的に第２のマスクを形成す
るとともに前記下部クラッド層上の第１のマスクを除去
する工程と、前記下部クラッド層上の第１のマスクが除
去された部分上に前記上部クラッド層及びキャップ層の
側壁に接して選択成長により電流阻止層を形成する工程
とを具備することを特徴とする。
、半導体基板上に第１導電型の下部クラッド層を形成す
る工程と、前記下部クラッド層上に選択的に第１のマス
クを形成する工程と、前記下部クラッド層上の前記第１
のマスクにより覆われていない部分に選択成長により第
１導電型の上部クラッド層を形成する工程と、前記上部
クラッド層上に第１導電型のキャップ層を形成する工程
と、前記キャップ層上に選択的に第２のマスクを形成す
るとともに前記下部クラッド層上の第１のマスクを除去
する工程と、前記下部クラッド層上の第１のマスクが除
去された部分上に前記上部クラッド層及びキャップ層の
側壁に接して選択成長により電流阻止層を形成する工程
とを具備することを特徴とする。
【００１６】
【作用】本発明では、クラッド層の形成を下部クラッド
層の形成と上部クラッド層の形成とに分け、下部クラッ
ド層を形成した後、選択成長により上部クラッド層を形
成している。そのため、電流阻止層を形成するためのク
ラッド層の膜厚制御に化学エッチングを用いる必要がな
く、正確に制御することが出来る。更に、電流阻止層が
形成される上部クラッド層表面及び前記上部クラッド及
びキャップ層の側壁は平坦であるため、電流阻止層の成
長界面に結晶欠陥が生ずることがなく、リ−ク電流が低
減化されるとともに、電流阻止層の表面も平坦になり、
電極との密着性も良好となる。
層の形成と上部クラッド層の形成とに分け、下部クラッ
ド層を形成した後、選択成長により上部クラッド層を形
成している。そのため、電流阻止層を形成するためのク
ラッド層の膜厚制御に化学エッチングを用いる必要がな
く、正確に制御することが出来る。更に、電流阻止層が
形成される上部クラッド層表面及び前記上部クラッド及
びキャップ層の側壁は平坦であるため、電流阻止層の成
長界面に結晶欠陥が生ずることがなく、リ−ク電流が低
減化されるとともに、電流阻止層の表面も平坦になり、
電極との密着性も良好となる。
【００１７】
【実施例】以下、本発明の一実施例に係る利得導波型構
造を有する半導体レ−ザ素子の製造方法について、図面
を参照して説明する。
造を有する半導体レ−ザ素子の製造方法について、図面
を参照して説明する。
【００１８】まず、図１（ａ）に示すように、ｎ型Ｇａ
Ａｓ基板１０１上に、ＭＯＣＶＤ等によりｎ型Ａｌｘ
Ｇａ１−ｘ Ａｓからなるクラッド層１０２、ＧａＡｓ
又はＡｌｙ Ｇａ１−ｙ Ａｓからなる活性層１０３、
ｐ型Ａｌｘ Ｇａ１−ｘ Ａｓからなる下部クラッド層
１０４（膜厚：０．２〜０．４μｍ）を順次形成する。
Ａｓ基板１０１上に、ＭＯＣＶＤ等によりｎ型Ａｌｘ
Ｇａ１−ｘ Ａｓからなるクラッド層１０２、ＧａＡｓ
又はＡｌｙ Ｇａ１−ｙ Ａｓからなる活性層１０３、
ｐ型Ａｌｘ Ｇａ１−ｘ Ａｓからなる下部クラッド層
１０４（膜厚：０．２〜０．４μｍ）を順次形成する。
【００１９】次に、スパッタリング又はＰＣＶＤ（Ｐｌ
ａｓｍａ ＣＶＤ）等により全面にＳｉＯ２ 膜を形成
した後、フォトリソグラフィ−工程及び緩衝弗酸等を用
いたエッチング工程により、第１図（ｂ）に示すように
、上部クラッド層及びキャップ層を形成するための選択
成長マスクとして用いられるＳｉＯ２ 膜１０５を形成
する。
ａｓｍａ ＣＶＤ）等により全面にＳｉＯ２ 膜を形成
した後、フォトリソグラフィ−工程及び緩衝弗酸等を用
いたエッチング工程により、第１図（ｂ）に示すように
、上部クラッド層及びキャップ層を形成するための選択
成長マスクとして用いられるＳｉＯ２ 膜１０５を形成
する。
【００２０】その後、このＳｉＯ２ 膜１０５をマスク
として用いて選択再成長を行い、図１（ｃ）に示すよう
に、ｐ型Ａｌｘ Ｇａ１−ｘ Ａｓからなる上部クラッ
ド層１０６及びｐ型ＧａＡｓからなるキャップ層１０７
をそれぞれ所望の膜厚に形成する。
として用いて選択再成長を行い、図１（ｃ）に示すよう
に、ｐ型Ａｌｘ Ｇａ１−ｘ Ａｓからなる上部クラッ
ド層１０６及びｐ型ＧａＡｓからなるキャップ層１０７
をそれぞれ所望の膜厚に形成する。
【００２１】次いで、図１（ｄ）に示すように、再びス
パッタリング又はＰＣＶＤ（ＰｌａｓｍａＣＶＤ）等に
より全面にＳｉＯ２ 膜１０８ａを形成した後、フォト
リソグラフィ−工程及び緩衝弗酸等を用いたエッチング
工程により、第１図（ｅ）に示すように、ｎ型電流阻止
層を形成するためのマスクとして用いられるＳｉＯ２
膜１０８ｂを形成する。
パッタリング又はＰＣＶＤ（ＰｌａｓｍａＣＶＤ）等に
より全面にＳｉＯ２ 膜１０８ａを形成した後、フォト
リソグラフィ−工程及び緩衝弗酸等を用いたエッチング
工程により、第１図（ｅ）に示すように、ｎ型電流阻止
層を形成するためのマスクとして用いられるＳｉＯ２
膜１０８ｂを形成する。
【００２２】その後、図１（ｅ）に示すように、ＳｉＯ
２ 膜１０８ｂをマスクとして用い、ｎ型電流阻止層１
０９をその膜厚がｐ型ＧａＡｓからなるキャップ層１０
７の上面とほぼ等しくなるまで選択再成長する。
２ 膜１０８ｂをマスクとして用い、ｎ型電流阻止層１
０９をその膜厚がｐ型ＧａＡｓからなるキャップ層１０
７の上面とほぼ等しくなるまで選択再成長する。
【００２３】次に、ＳｉＯ２ 膜１０８ｂを緩衝弗酸等
を用いて除去した後、図１（ｆ）に示すように、全面に
ｐ型電極１１０を蒸着等により形成し、利得導波型半導
体レ−ザ素子を得る。
を用いて除去した後、図１（ｆ）に示すように、全面に
ｐ型電極１１０を蒸着等により形成し、利得導波型半導
体レ−ザ素子を得る。
【００２４】以上説明した製造工程では、ｐ型Ａｌｘ
Ｇａ１−ｘＡｓからなるクラッド層の成長を途中で一時
中断して、下部クラッド層１０４を形成した後、選択再
成長用のマスク１０５を形成し、次いでこのマスク１０
５を用いて上部クラッド層１０６を形成している。即ち
クラッド層はエッチングにより形成されていない。その
ため、クラッド層の膜厚を正確に制御することが可能で
ある。
Ｇａ１−ｘＡｓからなるクラッド層の成長を途中で一時
中断して、下部クラッド層１０４を形成した後、選択再
成長用のマスク１０５を形成し、次いでこのマスク１０
５を用いて上部クラッド層１０６を形成している。即ち
クラッド層はエッチングにより形成されていない。その
ため、クラッド層の膜厚を正確に制御することが可能で
ある。
【００２５】以上の実施例では、Ａｌｘ Ｇａ１−ｘ
Ａｓ系材料を用いたレ−ザについて説明したが、Ａｌｘ
Ｇａ１−ｘ Ａｓ系材料以外の材料、例えば（Ａｌｘ
Ｇａ１−ｘ ）ｙ Ｉｎ１−ｙ Ｐ系、Ｉｎｘ Ｇａ
１−ｘ Ａｓｙ Ｐ１−ｙ 系を用いても、同様の効果
を得ることが出来る。
Ａｓ系材料を用いたレ−ザについて説明したが、Ａｌｘ
Ｇａ１−ｘ Ａｓ系材料以外の材料、例えば（Ａｌｘ
Ｇａ１−ｘ ）ｙ Ｉｎ１−ｙ Ｐ系、Ｉｎｘ Ｇａ
１−ｘ Ａｓｙ Ｐ１−ｙ 系を用いても、同様の効果
を得ることが出来る。
【００２６】また、以上の実施例では、レ−ザ構造とし
て利得導波型半導体レ−ザを例にとって説明したが、本
発明はそれに限らず、例えば屈折率導波型半導体レ−ザ
のように電流素子層を含むもの、或いはそれ以外でも化
学エッチング又はドライエッチング工程を少なくとも１
回必要としていた構造のレ−ザ素子に、同様に適用可能
である。
て利得導波型半導体レ−ザを例にとって説明したが、本
発明はそれに限らず、例えば屈折率導波型半導体レ−ザ
のように電流素子層を含むもの、或いはそれ以外でも化
学エッチング又はドライエッチング工程を少なくとも１
回必要としていた構造のレ−ザ素子に、同様に適用可能
である。
【００２７】
【発明の効果】以上説明したように、本発明の製造方法
によると、電流阻止層を、エッチング後ではなく成長を
中断した後のクラッド層上に形成するため、結晶欠陥に
起因するリ−ク電流が低減化される。更に、電流阻止層
の平坦性が高いため、電極との密着性も良好である。
によると、電流阻止層を、エッチング後ではなく成長を
中断した後のクラッド層上に形成するため、結晶欠陥に
起因するリ−ク電流が低減化される。更に、電流阻止層
の平坦性が高いため、電極との密着性も良好である。
【図１】本発明の一実施例に係る利得導波型半導体レ−
ザの製造工程を示す断面図。
ザの製造工程を示す断面図。
【図２】従来の利得導波型半導体レ−ザの製造工程を示
す断面図。
す断面図。
１０１…ｎ型ＧａＡｓ基板、１０２…クラッド層、１０
３…活性層、１０４…下部クラッド層、１０５，１０８
ａ，１０８ｂ…ＳｉＯ２ 膜、１０６…上部クラッド層
、１０７…キャップ層、１０９…ｎ型電流阻止層、１１
０…ｐ型電極。
３…活性層、１０４…下部クラッド層、１０５，１０８
ａ，１０８ｂ…ＳｉＯ２ 膜、１０６…上部クラッド層
、１０７…キャップ層、１０９…ｎ型電流阻止層、１１
０…ｐ型電極。
Claims (2)
- 【請求項１】半導体基板と、この上に形成された第１導
電型の下部クラッド層と、この下部クラッド層の一部上
に選択成長により形成された第１導電型の上部クラッド
層と、この上部クラッド層上に形成された第１導電型の
キャップ層と、前記下部クラッド層の他の部分上に前記
上部クラッド層及びキャップ層の側壁に接して選択成長
により形成された電流阻止層とを具備する半導体レ−ザ
。 - 【請求項２】半導体基板上に第１導電型の下部クラッド
層を形成する工程と、前記下部クラッド層上に選択的に
第１のマスクを形成する工程と、前記下部クラッド層上
の前記第１のマスクにより覆われていない部分に選択成
長により第１導電型の上部クラッド層を形成する工程と
、前記上部クラッド層上に第１導電型のキャップ層を形
成する工程と、前記キャップ層上に選択的に第２のマス
クを形成するとともに前記下部クラッド層上の第１のマ
スクを除去する工程と、前記下部クラッド層上の第１の
マスクが除去された部分上に前記上部クラッド層及びキ
ャップ層の側壁に接して選択成長により電流阻止層を形
成する工程とを具備する半導体レ−ザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225991A JPH04340284A (ja) | 1991-02-01 | 1991-02-01 | 半導体レーザ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225991A JPH04340284A (ja) | 1991-02-01 | 1991-02-01 | 半導体レーザ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340284A true JPH04340284A (ja) | 1992-11-26 |
Family
ID=11800372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1225991A Withdrawn JPH04340284A (ja) | 1991-02-01 | 1991-02-01 | 半導体レーザ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340284A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301202A (en) * | 1993-02-25 | 1994-04-05 | International Business Machines, Corporation | Semiconductor ridge waveguide laser with asymmetrical cladding |
| US6887726B2 (en) | 1997-09-29 | 2005-05-03 | Nec Corporation | Semiconductor layer formed by selective deposition and method for depositing semiconductor layer |
-
1991
- 1991-02-01 JP JP1225991A patent/JPH04340284A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301202A (en) * | 1993-02-25 | 1994-04-05 | International Business Machines, Corporation | Semiconductor ridge waveguide laser with asymmetrical cladding |
| US6887726B2 (en) | 1997-09-29 | 2005-05-03 | Nec Corporation | Semiconductor layer formed by selective deposition and method for depositing semiconductor layer |
| US7314672B2 (en) | 1997-09-29 | 2008-01-01 | Nec Corporation | Semiconductor layer formed by selective deposition and method for depositing semiconductor layer |
| US7655485B2 (en) | 1997-09-29 | 2010-02-02 | Nec Corporation | Semiconductor layer formed by selective deposition and method for depositing semiconductor layer |
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