JPH0621575A - 埋め込みヘテロ構造半導体デバイスの製作方法 - Google Patents

埋め込みヘテロ構造半導体デバイスの製作方法

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JPH0621575A
JPH0621575A JP5110501A JP11050193A JPH0621575A JP H0621575 A JPH0621575 A JP H0621575A JP 5110501 A JP5110501 A JP 5110501A JP 11050193 A JP11050193 A JP 11050193A JP H0621575 A JPH0621575 A JP H0621575A
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Abstract

(57)【要約】 (修正有) 【目的】 埋め込みヘテロ構造レーザの改良された製作
方法を提供する。 【構成】 大きな禁制帯のInGaAsPキャップ層1
8をBHの最上部上にエピタキシャル成長させ、SiO
2 マスク層20をキャップ層18上にプラズマ堆積させ
る。マスク層は通常の技術を用いてパターン形成され、
次にかく伴した低温Br−メタノールを用いて、メサが
所望のようにエッチされる。アンダーカットが限定さ
れ、抵抗を低くする場合、キャップ層の禁制帯Egは、
1.05eV<Eg<1.24eVにすべきである。

Description

【発明の詳細な説明】
【0001】
【本発明の背景】本発明は半導体デバイス、より具体的
には、埋め込みヘテロ構造レーザに係る。InGaAs
P/InP材料系から作られ、埋め込みヘテロ構造(B
H)のような実屈折率導波路を用いた半導体ダイオード
レーザは、最近大きな関心をもたれている。そのような
デバイスの場合、製造工程にはレーザの光空洞及び活性
領域の横方向の寸法を最終的に規定するメサを形成する
エッチング工程が必要である。もし高い生産性を得よう
とするならば、エッチングプロセス中、メサの寸法を高
度に制御できるようにすることが重要である。形状及び
寸法を厳重に制御するという問題に付随して、マスクア
ンダーカットの問題がある。このアンダーカットの問題
はしばしば予測できず、所望のメサに対する寸法及び形
状制御の損失となる。BHレーザの場合、2.0μm幅
の生活層を有するならば、メサの各側でわずか1.0μ
mのアンダーカットが生じるだけで、ウエハ上のメサは
完全に失われる。マスクのアンダーカットが予測でき、
許容される場合でさえ、大きなマスクオーバーハングに
より、その後のプロセス工程に問題が生じる可能性があ
る。従って、これらのレーザ構造用のメサを製作するた
めに用いられるエッチャント系及びエッチング技術は、
アンダーカットがほとんどないか全くないように、形状
及び寸法制御の精密な制御を可能にしなければならな
い。このことは本発明に従い実現される。
【0002】
【本発明の要約】本発明の一視点に従うと、大きな禁制
帯のInGaAsPキャップ層をBHの最上部上にエピ
タキシャル成長させ、SiO2 マスク層をキャップ層上
にプラズマ堆積させる。マスク層は通常の技術を用いて
パターン形成され、次にかく伴した低温Br−メタノー
ルを用いて、メサが所望のようにエッチされる。アンダ
ーカットが限定され、抵抗を低くする場合、キャップ層
の禁制帯Egは、1.05eV<Eg<1.24eVに
すべきである。
【0003】
【詳細な記述】図2を参照すると、埋め込みヘテロ構造
(BH)レーザが最初適当な単結晶基板上に、ダブルヘ
テロ構造(DH)ウエハをエピタキシャル成長させるこ
とにより製作される。一般に、エピタキシャル層はマス
クされ、細長いメサを形成するためエッチされ、その一
つが側面図として図1に示されている。メサの形状は活
性層のストライプ形状の輪郭を規定し、典型的な場合メ
サの首付近に配置されている。その後、メサの側面に沿
った層をエピタキシャル再成長することにより、活性層
を広禁制帯、低屈折率材料で囲み、各BHを完成させ
る。電極がウエハの最上部及び底部に形成され、次にウ
エハはへき開及びのこぎりで切るといった方法により、
個々のレーザチップに切断される。最後に、レーザは適
当なヒートシンク(図示されていない)上に、マウント
される。
【0004】より具体的に、図2の完成したInP/I
nGaAsP BHレーザについて考察する。その製作
には、n−InP基板10上に(たとえば液相エピタキ
シー(LPE)により)以下の順序で本質的に格子整合
した層を、エピタキシャル成長させる(図示されていな
い)周知の工程が含まれる。n−InPの第1のクラッ
ド層12、In1-yGayAsx1-x活性層14、p−I
nPの第2のクラッド層16及びp+ −InGaAsP
電極補助キャップ層18である。これらの層はダブルヘ
テロ構造(DH)ウエハを形成する。活性層中の比率x
及びyは、たとえばオルセン(Olsen) らにより、アイ
・イー・イー・イー・ジャーナル・オブ・カンタム・エ
レクトロニクス (IEEE Journal of Quantum Electroni
cs)、QE−17、131(1981)に述べられてい
るように、所望のレーザの動作波長に従って、選択され
る。
【0005】このウエハから、図1に示された型の細長
いメサの輪郭を規定するために、SiO2 エッチマスク
層がキャップ層18上に堆積され、標準的なフォトリソ
グラフィ技術を用いて、各意図したメサ上にストライプ
マスク20を形成するために、パターン形成される。B
r−メタノールを用いたエッチングにより、メサを規定
し、活性層14を約2.0μm以下の幅(典型的な場
合、約0.1−0.2μm厚)に狭くする。
【0006】本発明に従うと、メサは以下の工程の組合
せにより、マスク20を著しくアンダーカットすること
なく、輪郭が描かれる。すなわち、キャップ層18は
1.05eV<Eg<1.24eVの範囲の禁制帯を有
するように作られ、SiO2 マスク20は(後に十分述
べる)具体的な条件下で、プラズマ堆積させる。次に、
メサはアンダーカットに対するエッチ深さの比が増すよ
うに、かく伴しながら低温(好ましくは約0℃)で、B
r−メタノールを用いてエッチされる。Egの上限以上
では、電極抵抗は好ましくないほど高くなり、下限以下
では過度のアンダーカットが起こる。
【0007】これらの条件下で、アンダーカットは一方
の側で約0.5μmより大きくはなく、具体的な電極抵
抗は10-5Ω−cm2 以下である。図1に示されたメサ
構造のエッチング後、広禁制帯、低屈折率材料で活性層
14を囲むように、メサの両側面に沿って、LPEによ
り(一般的に示されているように)InP層22及び2
4を成長させる。広面積金属電極28が基板10上に形
成され、ストライプ形状金属電極30がn−InP層2
4上に形成される。
【0008】本発明の別の実施例において、図5に描か
れた型の完成したBHレーザが、以下のように製作され
る。InP/InGaAsP/InP DH(層12、
14、16)が上で述べたのと本質的に同様に製作され
る。しかし、キャップ層18’は上で述べた広禁制帯
【数1】 ではなく、狭禁制帯
【数2】
【0009】又はp+ −InGaAsから成る。狭禁制
帯材料の優れた電極特性を実現するために、p−InP
の保護層19(図3)をキャップ層18’上に成長させ
る。層19はその後のメサエッチング工程中、アンダー
カットを減らし、層18’を保護する。メサを規定する
ために、SiO2 ストライプ20を上で述べたように保
護層19上にプラズマ堆積させる。Br−メタノール中
のエッチングにより、図3に示されたメサ構造ができ
る。
【0010】次に、メサの側面に沿ったInP層のLP
E成長により、図4中に示された構造が得られる。しか
し、それに加えて、InGaAsPの保護層25をIn
P阻止層22及び24を損なうことなく、7M−12M
HClのような選択エッチャントにより、p−InP
保護層19が除去可能になる。p−InP保護層19は
除去される。なぜならば、この材料に良好な電極を形成
することは困難で、一方下の狭禁制帯層18’にははる
かに優れた電極が形成できるからである。
【0011】第I例 基板はSn−ドープ
【数3】 で、約1°内で(001)又は(111)面の面方位を
有した。メサエッチング装置は約80mlの(容積にし
て)1%Br−メタノール溶液及びウエハを保持するた
めの穴のあいたテフロンTMバスケットを含む100m
lビーカであった。(テフロンはダウ・コーニング社の
商標である。)プラズマ堆積SiO2 及びSi34エッ
チングマスクの両方について試みたが、アンダーカット
の観点から、以下の条件下で堆積させたSiO2 マスク
が好ましかった。
【0012】市販されているプラズマ堆積システム(プ
ラズマ サーム PK−12)を用いた。測定されたプ
ラズマRFパワー密度は約40−50mW/cm2 で、
容器圧力は約500−1000m Torr、基板支持
台温度は約200−300℃であった。アルゴン中のガ
ス濃度3%シラン(324sccm)及び100%亜酸
化窒素を容器中で混合し、堆積速度は670オングスト
ローム/分であった。得られたSiO2 薄膜は1.47
±0.015の屈折率を有し、BOE(6:1、NH4
F:HF) 中のエッチ速度は3200オングストロー
ム/分で、約1×109dyn/cm の低い圧縮応力を
有した。これらのSiO2 薄膜はまた、スパッタリング
のような他の技術を用いて堆積させたSiO2 薄膜よ
り、アンダーカットは小さいことがわかった。
【0013】これらのプラズマ堆積プロセスを用い、3
000オングストロームのSiO2をウエハの001表
面上に堆積させた。次に、標準的なフォトリソグラフィ
技術を用い、各方向([110]及び[111])に沿
って、ストライプ及び窓が規定された。次に、これらの
試料は本質的に約0℃の一定温度における(容積にし
て)1%Br−メタノールを用いて、4.0−5.0μ
mの深さにエッチされた。
【0014】エッチングプロセス中マスクアンダーカッ
トに影響を与える二つのパラメータは、温度及び試料/
溶液かく伴である。それぞれ0℃(かく伴を伴う)及び
25℃(最小のかく伴)における1%Br−メタノール
溶液を用いて、同じ深さにエッチされたメサのSME顕
微鏡写真をとった。これらの試料に用いたエッチングマ
スクは、上で述べたようにプラズマ堆積させたSiO2
であった。定性的には、最小のかく伴で25℃において
メサエッチした場合、側壁は著しく丸くなる傾向があ
り、弱い(111)A結晶構造が現れ、全エッチ深さ:
アンダーカット比は約2:1であった。それに対し、か
く伴して0℃でエッチされたメサは、強い(111)A
結晶構造と、全エッチ深さ:アンダーカット比は20:
1以上であることが特徴であった。
【0015】アンダーカットに影響を与える第3の要因
は、マスク組成であることがわかった。先に述べたよう
に、プラズマ堆積Si34エッチングマスクは、同一の
エッチング条件下で、プラズマ堆積したSiO2 マスク
よりは、よりアンダーカットが起こりやすいことがわか
った。
【0016】BHレーザの製作中マスクアンダーカット
に影響を与えることがわかった更に別の要因は、通常電
極用にDH上に成長させるp+−InGaAsP キャッ
プ層の最上部の組成である。0.97eVの禁制帯を有
するp+−InGaAsP 層(InPに格子整合する)
は、著しくアンダーカットを起こす傾向があり、一方約
1.20eVの禁制帯を有するp+−InGaAsP
は、本質的にこの問題を除くことがわかる。より具体的
には、片側で約0.5μm以下のアンダーカットとする
ためには、キャップ層の禁制帯は、約1.05eV以上
にすべきで、約10-5Ω−cm以下の接触抵抗とするた
めには、禁制帯は約1.24eV以下にすべきである。
【0017】第II例 この例はアンダーカットを制限するため、狭禁制帯In
GaAsPキャップ層を用いて、InP保護層への電極
形成を容易にすることの効果を示すものである。 (1
00)面のSn−ドープ(n〜1018cm-3)InP基
板を用いた。0.7μm厚のZn−ドープ(p〜1×1
19cm-3)InGaAsP(λ=1.55μm)層を
基板上にLPE成長させ、0.25μm厚のZn−ドー
プ(p〜2.5×1018cm-3)InP層を、InGa
AsP層上に成長させた。第I例で述べたように、プラ
ズマ堆積SiO2 マスクストライプを、[110]方向
に沿って形成し、Br−メタノールを用いて、6.2μ
mの深さにメサをエッチした。InP層は片側で0.1
μm以下のマスクのアンダーカットに限定された。
【図面の簡単な説明】
【図1】図1は本発明の一実施例に従いメサエッチした
後のヘテロ構造を示す図である。
【図2】図2は図1の構造を含むBHレーザを示す図で
ある。
【図3】図3は本発明の第2の視点に従いメサエッチし
た後の別のヘテロ構造を示す図である。
【図4】図4はBHを形成するために、エピタキシャル
層を再成長した後の図3の構造を示す図である。
【図5】図5は図4の構造を含むBHレーザを示す図で
ある。
【符号の説明】
12、14、16 InP/InGaAsPダブルヘ
テロ構造 18又は18’ 電極補助層 20 ストライプマスク層 19 InPアンダーカット阻止層 22、24 InP層 25 InGaAsP保護層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド ジャール ネルソン アメリカ合衆国 07922 ニュージャーシ ィ,ユニオン,バークレイ ハイツ,ヒル サイド アヴェニュー 171 (72)発明者 ランダル ブリアン ウィルソン アメリカ合衆国 07040 ニュージャーシ ィ,エセックス,メイプルウッド,タスカ ン ロード 70

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 (a) InP/InGaARsPダブ
    ルヘテロ構造及び前記ヘテロ構造上の電極補助層を含む
    本質的に格子整合のとれた複数の半導体層をエピタキシ
    ャル成長させる工程、 (b) 前記複数の層上に、ストライプマスク層(たと
    えば20)を形成する工程、 (c) 前記マスク層下に、細長いメサを形成するため
    に、前記複数の層を形成する工程とを含む埋め込みヘテ
    ロ構造半導体デバイスの製作方法において、 前記工程(a)は前記ヘテロ構造上に電極補助層を、ま
    た前記電極補助層上にInPアンダーカット阻止層を成
    長させており、 該方法は更に前記メサの各側に沿って、InP層をエピ
    タキシャル成長させ、前記InP層上にInGaAsP
    保護層を成長させる工程(d)、及び前記工程(d)の
    後に前記電極補助層が露出するように、前記InPアン
    ダーカット阻止層を選択的に除去する追加された工程
    (e)を含むことを特徴とする埋め込みヘテロ構造半導
    体デバイスの製作方法。
  2. 【請求項2】 請求項1に記載された方法において、 工程(a)はIn.Ga及びAsの化合物として、かつ
    約1.053eV以下の禁制帯を有するように、電極補
    助層を成長させることを含むことを特徴とする埋め込み
    ヘテロ構造半導体デバイスの製作方法。
  3. 【請求項3】 請求項2に記載された方法において、 工程(a)はInGaAs三元化合物として、電極補助
    層を成長させることを含むことを特徴とする埋め込みヘ
    テロ構造半導体デバイスの製作方法。
  4. 【請求項4】 請求項2に記載された方法において、 工程(a)はInGaAsP四元化合物として、電極補
    助層を成長させることを含むことを特徴とする埋め込み
    ヘテロ構造半導体デバイスの製作方法。
  5. 【請求項5】 請求項1に記載された方法において、 工程(c)はエッチングが起こっている間、溶液をかく
    拌しながら、約0℃において、容積にしてメタノール中
    に約1%のBrを含む溶液中で、前記複数の層をエッチ
    ングすることを特徴とする埋め込みヘテロ構造半導体デ
    バイスの製作方法。
JP5110501A 1983-06-20 1993-05-12 埋め込みヘテロ構造半導体デバイスの製作方法 Expired - Lifetime JPH0673390B2 (ja)

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60154689A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 発光素子およびこれを用いた光通信装置
JPS60224288A (ja) * 1984-04-20 1985-11-08 Fujitsu Ltd 半導体発光装置の製造方法
DE3421215A1 (de) * 1984-06-07 1985-12-12 Aeg-Telefunken Ag, 1000 Berlin Und 6000 Frankfurt Verfahren zur erzeugung von ingaasp und ingaas - doppelheterostrukturlasern und -led's mittels fluessigphasenepitaxie fuer einen wellenlaengenbereich von (lambda) = 1,2 (my)m bis 1,7 (my)m
JPS6197189A (ja) * 1984-10-16 1986-05-15 Matsushita Electric Ind Co Ltd 液相成長方法
US4647320A (en) * 1985-05-22 1987-03-03 Trw Inc. Method of making a surface emitting light emitting diode
US4694311A (en) * 1985-05-22 1987-09-15 Trw Inc. Planar light-emitting diode
GB8516853D0 (en) * 1985-07-03 1985-08-07 British Telecomm Manufacture of semiconductor structures
US4783425A (en) * 1985-11-06 1988-11-08 Hitachi, Ltd. Fabrication process of semiconductor lasers
GB8609190D0 (en) * 1986-04-15 1986-05-21 British Telecomm Semiconductor devices
US4888085A (en) * 1986-09-18 1989-12-19 Eastman Kodak Company Processes for their manufacture of monolithically integrated planar lasers differing in emission wavelengths
US4891093A (en) * 1986-09-18 1990-01-02 Eastman Kodak Company Processes for the manufacture of laser including monolithically integrated planar devices
US4818722A (en) * 1986-09-29 1989-04-04 Siemens Aktiengesellschaft Method for generating a strip waveguide
US4729963A (en) * 1986-11-21 1988-03-08 Bell Communications Research, Inc. Fabrication method for modified planar semiconductor structures
JPS63284878A (ja) * 1987-04-30 1988-11-22 シーメンス、アクチエンゲゼルシヤフト 埋込み活性層をもつレーザダイオードの製造方法
US4972238A (en) * 1987-12-08 1990-11-20 Kabushiki Kaisha Toshiba Semiconductor laser device
JPH0279486A (ja) * 1988-09-14 1990-03-20 Sharp Corp 半導体レーザ素子
US5236864A (en) * 1988-12-28 1993-08-17 Research Development Corporation Of Japan Method of manufacturing a surface-emitting type semiconductor laser device
GB2228617A (en) * 1989-02-27 1990-08-29 Philips Electronic Associated A method of manufacturing a semiconductor device having a mesa structure
DE3910288A1 (de) * 1989-03-30 1990-10-04 Standard Elektrik Lorenz Ag Verfahren zur herstellung monolithisch integrierter optoelektronischer module
DE69010485T2 (de) * 1990-04-06 1995-01-26 Ibm Verfahren zur Erzeugung der Stegstruktur eines selbstausrichtenden Halbleiterlasers.
JP2737477B2 (ja) * 1991-09-27 1998-04-08 日本電気株式会社 半導体レーザの製造方法
US5416790A (en) * 1992-11-06 1995-05-16 Sanyo Electric Co., Ltd. Semiconductor laser with a self-sustained pulsation
US5441912A (en) * 1993-07-28 1995-08-15 The Furukawa Electric Co., Ltd. Method of manufacturing a laser diode
JPH08210240A (ja) 1994-07-27 1996-08-20 Fujikura Kasei Co Ltd アクチュエータ
US5851928A (en) * 1995-11-27 1998-12-22 Motorola, Inc. Method of etching a semiconductor substrate
JP2002232082A (ja) * 2000-11-30 2002-08-16 Furukawa Electric Co Ltd:The 埋込型半導体レーザ素子の製造方法、及び埋込型半導体レーザ素子
US6776424B2 (en) * 2002-12-24 2004-08-17 David Sellers Sled with strap anchor
US7696019B2 (en) * 2006-03-09 2010-04-13 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
JP4985411B2 (ja) * 2008-01-08 2012-07-25 住友電気工業株式会社 半導体光素子を作製する方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3833435A (en) * 1972-09-25 1974-09-03 Bell Telephone Labor Inc Dielectric optical waveguides and technique for fabricating same
JPS5916402B2 (ja) * 1975-09-30 1984-04-16 富士通株式会社 GaAlAsエツチング液
NL7609607A (nl) * 1976-08-30 1978-03-02 Philips Nv Werkwijze voor het vervaardigen van een half- geleiderinrichting en halfgeleiderinrichting vervaardigd met behulp van de werkwijze.
JPS5826834B2 (ja) * 1979-09-28 1983-06-06 株式会社日立製作所 半導体レ−ザ−装置
JPS5662386A (en) * 1979-10-29 1981-05-28 Hitachi Ltd Manufacture of semiconductor device
JPS56157082A (en) * 1980-05-09 1981-12-04 Hitachi Ltd Semiconductor laser device and manufacture
JPS5726487A (en) * 1980-07-23 1982-02-12 Hitachi Ltd Semiconductor laser device
US4481631A (en) * 1981-06-12 1984-11-06 At&T Bell Laboratories Loss stabilized buried heterostructure laser
GB2114808B (en) * 1981-12-01 1985-10-09 Standard Telephones Cables Ltd Semiconductor laser manufacture

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