JPH0621575A - 埋め込みヘテロ構造半導体デバイスの製作方法 - Google Patents
埋め込みヘテロ構造半導体デバイスの製作方法Info
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- JPH0621575A JPH0621575A JP5110501A JP11050193A JPH0621575A JP H0621575 A JPH0621575 A JP H0621575A JP 5110501 A JP5110501 A JP 5110501A JP 11050193 A JP11050193 A JP 11050193A JP H0621575 A JPH0621575 A JP H0621575A
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Abstract
(57)【要約】 （修正有）
【目的】 埋め込みヘテロ構造レーザの改良された製作
方法を提供する。 【構成】 大きな禁制帯のＩｎＧａＡｓＰキャップ層１
８をＢＨの最上部上にエピタキシャル成長させ、ＳｉＯ
2 マスク層２０をキャップ層１８上にプラズマ堆積させ
る。マスク層は通常の技術を用いてパターン形成され、
次にかく伴した低温Ｂｒ−メタノールを用いて、メサが
所望のようにエッチされる。アンダーカットが限定さ
れ、抵抗を低くする場合、キャップ層の禁制帯Ｅｇは、
１．０５ｅＶ＜Ｅｇ＜１．２４ｅＶにすべきである。
方法を提供する。 【構成】 大きな禁制帯のＩｎＧａＡｓＰキャップ層１
８をＢＨの最上部上にエピタキシャル成長させ、ＳｉＯ
2 マスク層２０をキャップ層１８上にプラズマ堆積させ
る。マスク層は通常の技術を用いてパターン形成され、
次にかく伴した低温Ｂｒ−メタノールを用いて、メサが
所望のようにエッチされる。アンダーカットが限定さ
れ、抵抗を低くする場合、キャップ層の禁制帯Ｅｇは、
１．０５ｅＶ＜Ｅｇ＜１．２４ｅＶにすべきである。
Description
【０００１】
【本発明の背景】本発明は半導体デバイス、より具体的
には、埋め込みヘテロ構造レーザに係る。ＩｎＧａＡｓ
Ｐ／ＩｎＰ材料系から作られ、埋め込みヘテロ構造（Ｂ
Ｈ）のような実屈折率導波路を用いた半導体ダイオード
レーザは、最近大きな関心をもたれている。そのような
デバイスの場合、製造工程にはレーザの光空洞及び活性
領域の横方向の寸法を最終的に規定するメサを形成する
エッチング工程が必要である。もし高い生産性を得よう
とするならば、エッチングプロセス中、メサの寸法を高
度に制御できるようにすることが重要である。形状及び
寸法を厳重に制御するという問題に付随して、マスクア
ンダーカットの問題がある。このアンダーカットの問題
はしばしば予測できず、所望のメサに対する寸法及び形
状制御の損失となる。ＢＨレーザの場合、２．０μｍ幅
の生活層を有するならば、メサの各側でわずか１．０μ
ｍのアンダーカットが生じるだけで、ウエハ上のメサは
完全に失われる。マスクのアンダーカットが予測でき、
許容される場合でさえ、大きなマスクオーバーハングに
より、その後のプロセス工程に問題が生じる可能性があ
る。従って、これらのレーザ構造用のメサを製作するた
めに用いられるエッチャント系及びエッチング技術は、
アンダーカットがほとんどないか全くないように、形状
及び寸法制御の精密な制御を可能にしなければならな
い。このことは本発明に従い実現される。
には、埋め込みヘテロ構造レーザに係る。ＩｎＧａＡｓ
Ｐ／ＩｎＰ材料系から作られ、埋め込みヘテロ構造（Ｂ
Ｈ）のような実屈折率導波路を用いた半導体ダイオード
レーザは、最近大きな関心をもたれている。そのような
デバイスの場合、製造工程にはレーザの光空洞及び活性
領域の横方向の寸法を最終的に規定するメサを形成する
エッチング工程が必要である。もし高い生産性を得よう
とするならば、エッチングプロセス中、メサの寸法を高
度に制御できるようにすることが重要である。形状及び
寸法を厳重に制御するという問題に付随して、マスクア
ンダーカットの問題がある。このアンダーカットの問題
はしばしば予測できず、所望のメサに対する寸法及び形
状制御の損失となる。ＢＨレーザの場合、２．０μｍ幅
の生活層を有するならば、メサの各側でわずか１．０μ
ｍのアンダーカットが生じるだけで、ウエハ上のメサは
完全に失われる。マスクのアンダーカットが予測でき、
許容される場合でさえ、大きなマスクオーバーハングに
より、その後のプロセス工程に問題が生じる可能性があ
る。従って、これらのレーザ構造用のメサを製作するた
めに用いられるエッチャント系及びエッチング技術は、
アンダーカットがほとんどないか全くないように、形状
及び寸法制御の精密な制御を可能にしなければならな
い。このことは本発明に従い実現される。
【０００２】
【本発明の要約】本発明の一視点に従うと、大きな禁制
帯のＩｎＧａＡｓＰキャップ層をＢＨの最上部上にエピ
タキシャル成長させ、ＳｉＯ2 マスク層をキャップ層上
にプラズマ堆積させる。マスク層は通常の技術を用いて
パターン形成され、次にかく伴した低温Ｂｒ−メタノー
ルを用いて、メサが所望のようにエッチされる。アンダ
ーカットが限定され、抵抗を低くする場合、キャップ層
の禁制帯Ｅｇは、１．０５ｅＶ＜Ｅｇ＜１．２４ｅＶに
すべきである。
帯のＩｎＧａＡｓＰキャップ層をＢＨの最上部上にエピ
タキシャル成長させ、ＳｉＯ2 マスク層をキャップ層上
にプラズマ堆積させる。マスク層は通常の技術を用いて
パターン形成され、次にかく伴した低温Ｂｒ−メタノー
ルを用いて、メサが所望のようにエッチされる。アンダ
ーカットが限定され、抵抗を低くする場合、キャップ層
の禁制帯Ｅｇは、１．０５ｅＶ＜Ｅｇ＜１．２４ｅＶに
すべきである。
【０００３】
【詳細な記述】図２を参照すると、埋め込みヘテロ構造
（ＢＨ）レーザが最初適当な単結晶基板上に、ダブルヘ
テロ構造（ＤＨ）ウエハをエピタキシャル成長させるこ
とにより製作される。一般に、エピタキシャル層はマス
クされ、細長いメサを形成するためエッチされ、その一
つが側面図として図１に示されている。メサの形状は活
性層のストライプ形状の輪郭を規定し、典型的な場合メ
サの首付近に配置されている。その後、メサの側面に沿
った層をエピタキシャル再成長することにより、活性層
を広禁制帯、低屈折率材料で囲み、各ＢＨを完成させ
る。電極がウエハの最上部及び底部に形成され、次にウ
エハはへき開及びのこぎりで切るといった方法により、
個々のレーザチップに切断される。最後に、レーザは適
当なヒートシンク（図示されていない）上に、マウント
される。
（ＢＨ）レーザが最初適当な単結晶基板上に、ダブルヘ
テロ構造（ＤＨ）ウエハをエピタキシャル成長させるこ
とにより製作される。一般に、エピタキシャル層はマス
クされ、細長いメサを形成するためエッチされ、その一
つが側面図として図１に示されている。メサの形状は活
性層のストライプ形状の輪郭を規定し、典型的な場合メ
サの首付近に配置されている。その後、メサの側面に沿
った層をエピタキシャル再成長することにより、活性層
を広禁制帯、低屈折率材料で囲み、各ＢＨを完成させ
る。電極がウエハの最上部及び底部に形成され、次にウ
エハはへき開及びのこぎりで切るといった方法により、
個々のレーザチップに切断される。最後に、レーザは適
当なヒートシンク（図示されていない）上に、マウント
される。
【０００４】より具体的に、図２の完成したＩｎＰ／Ｉ
ｎＧａＡｓＰ ＢＨレーザについて考察する。その製作
には、ｎ−ＩｎＰ基板１０上に（たとえば液相エピタキ
シー（ＬＰＥ）により）以下の順序で本質的に格子整合
した層を、エピタキシャル成長させる（図示されていな
い）周知の工程が含まれる。ｎ−ＩｎＰの第１のクラッ
ド層１２、Ｉｎ1-yＧａyＡｓxＰ1-x活性層１４、ｐ−Ｉ
ｎＰの第２のクラッド層１６及びｐ+ −ＩｎＧａＡｓＰ
電極補助キャップ層１８である。これらの層はダブルヘ
テロ構造（ＤＨ）ウエハを形成する。活性層中の比率ｘ
及びｙは、たとえばオルセン（Olsen） らにより、アイ
・イー・イー・イー・ジャーナル・オブ・カンタム・エ
レクトロニクス （IEEE Journal of Quantum Electroni
cs）、ＱＥ−１７、１３１（１９８１）に述べられてい
るように、所望のレーザの動作波長に従って、選択され
る。
ｎＧａＡｓＰ ＢＨレーザについて考察する。その製作
には、ｎ−ＩｎＰ基板１０上に（たとえば液相エピタキ
シー（ＬＰＥ）により）以下の順序で本質的に格子整合
した層を、エピタキシャル成長させる（図示されていな
い）周知の工程が含まれる。ｎ−ＩｎＰの第１のクラッ
ド層１２、Ｉｎ1-yＧａyＡｓxＰ1-x活性層１４、ｐ−Ｉ
ｎＰの第２のクラッド層１６及びｐ+ −ＩｎＧａＡｓＰ
電極補助キャップ層１８である。これらの層はダブルヘ
テロ構造（ＤＨ）ウエハを形成する。活性層中の比率ｘ
及びｙは、たとえばオルセン（Olsen） らにより、アイ
・イー・イー・イー・ジャーナル・オブ・カンタム・エ
レクトロニクス （IEEE Journal of Quantum Electroni
cs）、ＱＥ−１７、１３１（１９８１）に述べられてい
るように、所望のレーザの動作波長に従って、選択され
る。
【０００５】このウエハから、図１に示された型の細長
いメサの輪郭を規定するために、ＳｉＯ2 エッチマスク
層がキャップ層１８上に堆積され、標準的なフォトリソ
グラフィ技術を用いて、各意図したメサ上にストライプ
マスク２０を形成するために、パターン形成される。Ｂ
ｒ−メタノールを用いたエッチングにより、メサを規定
し、活性層１４を約２．０μｍ以下の幅（典型的な場
合、約０．１−０．２μｍ厚）に狭くする。
いメサの輪郭を規定するために、ＳｉＯ2 エッチマスク
層がキャップ層１８上に堆積され、標準的なフォトリソ
グラフィ技術を用いて、各意図したメサ上にストライプ
マスク２０を形成するために、パターン形成される。Ｂ
ｒ−メタノールを用いたエッチングにより、メサを規定
し、活性層１４を約２．０μｍ以下の幅（典型的な場
合、約０．１−０．２μｍ厚）に狭くする。
【０００６】本発明に従うと、メサは以下の工程の組合
せにより、マスク２０を著しくアンダーカットすること
なく、輪郭が描かれる。すなわち、キャップ層１８は
１．０５ｅＶ＜Ｅｇ＜１．２４ｅＶの範囲の禁制帯を有
するように作られ、ＳｉＯ2 マスク２０は（後に十分述
べる）具体的な条件下で、プラズマ堆積させる。次に、
メサはアンダーカットに対するエッチ深さの比が増すよ
うに、かく伴しながら低温（好ましくは約０℃）で、Ｂ
ｒ−メタノールを用いてエッチされる。Ｅｇの上限以上
では、電極抵抗は好ましくないほど高くなり、下限以下
では過度のアンダーカットが起こる。
せにより、マスク２０を著しくアンダーカットすること
なく、輪郭が描かれる。すなわち、キャップ層１８は
１．０５ｅＶ＜Ｅｇ＜１．２４ｅＶの範囲の禁制帯を有
するように作られ、ＳｉＯ2 マスク２０は（後に十分述
べる）具体的な条件下で、プラズマ堆積させる。次に、
メサはアンダーカットに対するエッチ深さの比が増すよ
うに、かく伴しながら低温（好ましくは約０℃）で、Ｂ
ｒ−メタノールを用いてエッチされる。Ｅｇの上限以上
では、電極抵抗は好ましくないほど高くなり、下限以下
では過度のアンダーカットが起こる。
【０００７】これらの条件下で、アンダーカットは一方
の側で約０．５μｍより大きくはなく、具体的な電極抵
抗は１０-5Ω−ｃｍ2 以下である。図１に示されたメサ
構造のエッチング後、広禁制帯、低屈折率材料で活性層
１４を囲むように、メサの両側面に沿って、ＬＰＥによ
り（一般的に示されているように）ＩｎＰ層２２及び２
４を成長させる。広面積金属電極２８が基板１０上に形
成され、ストライプ形状金属電極３０がｎ−ＩｎＰ層２
４上に形成される。
の側で約０．５μｍより大きくはなく、具体的な電極抵
抗は１０-5Ω−ｃｍ2 以下である。図１に示されたメサ
構造のエッチング後、広禁制帯、低屈折率材料で活性層
１４を囲むように、メサの両側面に沿って、ＬＰＥによ
り（一般的に示されているように）ＩｎＰ層２２及び２
４を成長させる。広面積金属電極２８が基板１０上に形
成され、ストライプ形状金属電極３０がｎ−ＩｎＰ層２
４上に形成される。
【０００８】本発明の別の実施例において、図５に描か
れた型の完成したＢＨレーザが、以下のように製作され
る。ＩｎＰ／ＩｎＧａＡｓＰ／ＩｎＰ ＤＨ（層１２、
１４、１６）が上で述べたのと本質的に同様に製作され
る。しかし、キャップ層１８’は上で述べた広禁制帯
れた型の完成したＢＨレーザが、以下のように製作され
る。ＩｎＰ／ＩｎＧａＡｓＰ／ＩｎＰ ＤＨ（層１２、
１４、１６）が上で述べたのと本質的に同様に製作され
る。しかし、キャップ層１８’は上で述べた広禁制帯
【数１】 ではなく、狭禁制帯
【数２】
【０００９】又はｐ+ −ＩｎＧａＡｓから成る。狭禁制
帯材料の優れた電極特性を実現するために、ｐ−ＩｎＰ
の保護層１９（図３）をキャップ層１８’上に成長させ
る。層１９はその後のメサエッチング工程中、アンダー
カットを減らし、層１８’を保護する。メサを規定する
ために、ＳｉＯ2 ストライプ２０を上で述べたように保
護層１９上にプラズマ堆積させる。Ｂｒ−メタノール中
のエッチングにより、図３に示されたメサ構造ができ
る。
帯材料の優れた電極特性を実現するために、ｐ−ＩｎＰ
の保護層１９（図３）をキャップ層１８’上に成長させ
る。層１９はその後のメサエッチング工程中、アンダー
カットを減らし、層１８’を保護する。メサを規定する
ために、ＳｉＯ2 ストライプ２０を上で述べたように保
護層１９上にプラズマ堆積させる。Ｂｒ−メタノール中
のエッチングにより、図３に示されたメサ構造ができ
る。
【００１０】次に、メサの側面に沿ったＩｎＰ層のＬＰ
Ｅ成長により、図４中に示された構造が得られる。しか
し、それに加えて、ＩｎＧａＡｓＰの保護層２５をＩｎ
Ｐ阻止層２２及び２４を損なうことなく、７Ｍ−１２Ｍ
ＨＣｌのような選択エッチャントにより、ｐ−ＩｎＰ
保護層１９が除去可能になる。ｐ−ＩｎＰ保護層１９は
除去される。なぜならば、この材料に良好な電極を形成
することは困難で、一方下の狭禁制帯層１８’にははる
かに優れた電極が形成できるからである。
Ｅ成長により、図４中に示された構造が得られる。しか
し、それに加えて、ＩｎＧａＡｓＰの保護層２５をＩｎ
Ｐ阻止層２２及び２４を損なうことなく、７Ｍ−１２Ｍ
ＨＣｌのような選択エッチャントにより、ｐ−ＩｎＰ
保護層１９が除去可能になる。ｐ−ＩｎＰ保護層１９は
除去される。なぜならば、この材料に良好な電極を形成
することは困難で、一方下の狭禁制帯層１８’にははる
かに優れた電極が形成できるからである。
【００１１】第Ｉ例 基板はＳｎ−ドープ
【数３】 で、約１°内で（００１）又は（１１１）面の面方位を
有した。メサエッチング装置は約８０ｍｌの（容積にし
て）１％Ｂｒ−メタノール溶液及びウエハを保持するた
めの穴のあいたテフロンＴＭバスケットを含む１００ｍ
ｌビーカであった。（テフロンはダウ・コーニング社の
商標である。）プラズマ堆積ＳｉＯ2 及びＳｉ3Ｎ4エッ
チングマスクの両方について試みたが、アンダーカット
の観点から、以下の条件下で堆積させたＳｉＯ2 マスク
が好ましかった。
有した。メサエッチング装置は約８０ｍｌの（容積にし
て）１％Ｂｒ−メタノール溶液及びウエハを保持するた
めの穴のあいたテフロンＴＭバスケットを含む１００ｍ
ｌビーカであった。（テフロンはダウ・コーニング社の
商標である。）プラズマ堆積ＳｉＯ2 及びＳｉ3Ｎ4エッ
チングマスクの両方について試みたが、アンダーカット
の観点から、以下の条件下で堆積させたＳｉＯ2 マスク
が好ましかった。
【００１２】市販されているプラズマ堆積システム（プ
ラズマ サーム ＰＫ−１２）を用いた。測定されたプ
ラズマＲＦパワー密度は約４０−５０ｍＷ／ｃｍ2 で、
容器圧力は約５００−１０００ｍ Ｔｏｒｒ、基板支持
台温度は約２００−３００℃であった。アルゴン中のガ
ス濃度３％シラン（３２４ｓｃｃｍ）及び１００％亜酸
化窒素を容器中で混合し、堆積速度は６７０オングスト
ローム／分であった。得られたＳｉＯ2 薄膜は１．４７
±０．０１５の屈折率を有し、ＢＯＥ（６：１、ＮＨ4
Ｆ：ＨＦ） 中のエッチ速度は３２００オングストロー
ム／分で、約１×１０9ｄｙｎ／ｃｍ の低い圧縮応力を
有した。これらのＳｉＯ2 薄膜はまた、スパッタリング
のような他の技術を用いて堆積させたＳｉＯ2 薄膜よ
り、アンダーカットは小さいことがわかった。
ラズマ サーム ＰＫ−１２）を用いた。測定されたプ
ラズマＲＦパワー密度は約４０−５０ｍＷ／ｃｍ2 で、
容器圧力は約５００−１０００ｍ Ｔｏｒｒ、基板支持
台温度は約２００−３００℃であった。アルゴン中のガ
ス濃度３％シラン（３２４ｓｃｃｍ）及び１００％亜酸
化窒素を容器中で混合し、堆積速度は６７０オングスト
ローム／分であった。得られたＳｉＯ2 薄膜は１．４７
±０．０１５の屈折率を有し、ＢＯＥ（６：１、ＮＨ4
Ｆ：ＨＦ） 中のエッチ速度は３２００オングストロー
ム／分で、約１×１０9ｄｙｎ／ｃｍ の低い圧縮応力を
有した。これらのＳｉＯ2 薄膜はまた、スパッタリング
のような他の技術を用いて堆積させたＳｉＯ2 薄膜よ
り、アンダーカットは小さいことがわかった。
【００１３】これらのプラズマ堆積プロセスを用い、３
０００オングストロームのＳｉＯ2をウエハの００１表
面上に堆積させた。次に、標準的なフォトリソグラフィ
技術を用い、各方向（［１１０］及び［１１１］）に沿
って、ストライプ及び窓が規定された。次に、これらの
試料は本質的に約０℃の一定温度における（容積にし
て）１％Ｂｒ−メタノールを用いて、４．０−５．０μ
ｍの深さにエッチされた。
０００オングストロームのＳｉＯ2をウエハの００１表
面上に堆積させた。次に、標準的なフォトリソグラフィ
技術を用い、各方向（［１１０］及び［１１１］）に沿
って、ストライプ及び窓が規定された。次に、これらの
試料は本質的に約０℃の一定温度における（容積にし
て）１％Ｂｒ−メタノールを用いて、４．０−５．０μ
ｍの深さにエッチされた。
【００１４】エッチングプロセス中マスクアンダーカッ
トに影響を与える二つのパラメータは、温度及び試料／
溶液かく伴である。それぞれ０℃（かく伴を伴う）及び
２５℃（最小のかく伴）における１％Ｂｒ−メタノール
溶液を用いて、同じ深さにエッチされたメサのＳＭＥ顕
微鏡写真をとった。これらの試料に用いたエッチングマ
スクは、上で述べたようにプラズマ堆積させたＳｉＯ2
であった。定性的には、最小のかく伴で２５℃において
メサエッチした場合、側壁は著しく丸くなる傾向があ
り、弱い（１１１）Ａ結晶構造が現れ、全エッチ深さ：
アンダーカット比は約２：１であった。それに対し、か
く伴して０℃でエッチされたメサは、強い（１１１）Ａ
結晶構造と、全エッチ深さ：アンダーカット比は２０：
１以上であることが特徴であった。
トに影響を与える二つのパラメータは、温度及び試料／
溶液かく伴である。それぞれ０℃（かく伴を伴う）及び
２５℃（最小のかく伴）における１％Ｂｒ−メタノール
溶液を用いて、同じ深さにエッチされたメサのＳＭＥ顕
微鏡写真をとった。これらの試料に用いたエッチングマ
スクは、上で述べたようにプラズマ堆積させたＳｉＯ2
であった。定性的には、最小のかく伴で２５℃において
メサエッチした場合、側壁は著しく丸くなる傾向があ
り、弱い（１１１）Ａ結晶構造が現れ、全エッチ深さ：
アンダーカット比は約２：１であった。それに対し、か
く伴して０℃でエッチされたメサは、強い（１１１）Ａ
結晶構造と、全エッチ深さ：アンダーカット比は２０：
１以上であることが特徴であった。
【００１５】アンダーカットに影響を与える第３の要因
は、マスク組成であることがわかった。先に述べたよう
に、プラズマ堆積Ｓｉ3Ｎ4エッチングマスクは、同一の
エッチング条件下で、プラズマ堆積したＳｉＯ2 マスク
よりは、よりアンダーカットが起こりやすいことがわか
った。
は、マスク組成であることがわかった。先に述べたよう
に、プラズマ堆積Ｓｉ3Ｎ4エッチングマスクは、同一の
エッチング条件下で、プラズマ堆積したＳｉＯ2 マスク
よりは、よりアンダーカットが起こりやすいことがわか
った。
【００１６】ＢＨレーザの製作中マスクアンダーカット
に影響を与えることがわかった更に別の要因は、通常電
極用にＤＨ上に成長させるｐ+−ＩｎＧａＡｓＰ キャッ
プ層の最上部の組成である。０．９７ｅＶの禁制帯を有
するｐ+−ＩｎＧａＡｓＰ 層（ＩｎＰに格子整合する）
は、著しくアンダーカットを起こす傾向があり、一方約
１．２０ｅＶの禁制帯を有するｐ+−ＩｎＧａＡｓＰ
は、本質的にこの問題を除くことがわかる。より具体的
には、片側で約０．５μｍ以下のアンダーカットとする
ためには、キャップ層の禁制帯は、約１．０５ｅＶ以上
にすべきで、約１０-5Ω−ｃｍ以下の接触抵抗とするた
めには、禁制帯は約１．２４ｅＶ以下にすべきである。
に影響を与えることがわかった更に別の要因は、通常電
極用にＤＨ上に成長させるｐ+−ＩｎＧａＡｓＰ キャッ
プ層の最上部の組成である。０．９７ｅＶの禁制帯を有
するｐ+−ＩｎＧａＡｓＰ 層（ＩｎＰに格子整合する）
は、著しくアンダーカットを起こす傾向があり、一方約
１．２０ｅＶの禁制帯を有するｐ+−ＩｎＧａＡｓＰ
は、本質的にこの問題を除くことがわかる。より具体的
には、片側で約０．５μｍ以下のアンダーカットとする
ためには、キャップ層の禁制帯は、約１．０５ｅＶ以上
にすべきで、約１０-5Ω−ｃｍ以下の接触抵抗とするた
めには、禁制帯は約１．２４ｅＶ以下にすべきである。
【００１７】第ＩＩ例 この例はアンダーカットを制限するため、狭禁制帯Ｉｎ
ＧａＡｓＰキャップ層を用いて、ＩｎＰ保護層への電極
形成を容易にすることの効果を示すものである。 （１
００）面のＳｎ−ドープ（ｎ〜１０18ｃｍ-3）ＩｎＰ基
板を用いた。０．７μｍ厚のＺｎ−ドープ（ｐ〜１×１
０19ｃｍ-3）ＩｎＧａＡｓＰ（λ＝１．５５μｍ）層を
基板上にＬＰＥ成長させ、０．２５μｍ厚のＺｎ−ドー
プ（ｐ〜２．５×１０18ｃｍ-3）ＩｎＰ層を、ＩｎＧａ
ＡｓＰ層上に成長させた。第Ｉ例で述べたように、プラ
ズマ堆積ＳｉＯ2 マスクストライプを、［１１０］方向
に沿って形成し、Ｂｒ−メタノールを用いて、６．２μ
ｍの深さにメサをエッチした。ＩｎＰ層は片側で０．１
μｍ以下のマスクのアンダーカットに限定された。
ＧａＡｓＰキャップ層を用いて、ＩｎＰ保護層への電極
形成を容易にすることの効果を示すものである。 （１
００）面のＳｎ−ドープ（ｎ〜１０18ｃｍ-3）ＩｎＰ基
板を用いた。０．７μｍ厚のＺｎ−ドープ（ｐ〜１×１
０19ｃｍ-3）ＩｎＧａＡｓＰ（λ＝１．５５μｍ）層を
基板上にＬＰＥ成長させ、０．２５μｍ厚のＺｎ−ドー
プ（ｐ〜２．５×１０18ｃｍ-3）ＩｎＰ層を、ＩｎＧａ
ＡｓＰ層上に成長させた。第Ｉ例で述べたように、プラ
ズマ堆積ＳｉＯ2 マスクストライプを、［１１０］方向
に沿って形成し、Ｂｒ−メタノールを用いて、６．２μ
ｍの深さにメサをエッチした。ＩｎＰ層は片側で０．１
μｍ以下のマスクのアンダーカットに限定された。
【図１】図１は本発明の一実施例に従いメサエッチした
後のヘテロ構造を示す図である。
後のヘテロ構造を示す図である。
【図２】図２は図１の構造を含むＢＨレーザを示す図で
ある。
ある。
【図３】図３は本発明の第２の視点に従いメサエッチし
た後の別のヘテロ構造を示す図である。
た後の別のヘテロ構造を示す図である。
【図４】図４はＢＨを形成するために、エピタキシャル
層を再成長した後の図３の構造を示す図である。
層を再成長した後の図３の構造を示す図である。
【図５】図５は図４の構造を含むＢＨレーザを示す図で
ある。
ある。
１２、１４、１６ ＩｎＰ／ＩｎＧａＡｓＰダブルヘ
テロ構造 １８又は１８’ 電極補助層 ２０ ストライプマスク層 １９ ＩｎＰアンダーカット阻止層 ２２、２４ ＩｎＰ層 ２５ ＩｎＧａＡｓＰ保護層
テロ構造 １８又は１８’ 電極補助層 ２０ ストライプマスク層 １９ ＩｎＰアンダーカット阻止層 ２２、２４ ＩｎＰ層 ２５ ＩｎＧａＡｓＰ保護層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド ジャール ネルソン アメリカ合衆国 07922 ニュージャーシ ィ，ユニオン，バークレイ ハイツ，ヒル サイド アヴェニュー 171 (72)発明者 ランダル ブリアン ウィルソン アメリカ合衆国 07040 ニュージャーシ ィ，エセックス，メイプルウッド，タスカ ン ロード 70
Claims (5)
- 【請求項１】 （ａ） ＩｎＰ／ＩｎＧａＡＲｓＰダブ
ルヘテロ構造及び前記ヘテロ構造上の電極補助層を含む
本質的に格子整合のとれた複数の半導体層をエピタキシ
ャル成長させる工程、 （ｂ） 前記複数の層上に、ストライプマスク層（たと
えば２０）を形成する工程、 （ｃ） 前記マスク層下に、細長いメサを形成するため
に、前記複数の層を形成する工程とを含む埋め込みヘテ
ロ構造半導体デバイスの製作方法において、 前記工程（ａ）は前記ヘテロ構造上に電極補助層を、ま
た前記電極補助層上にＩｎＰアンダーカット阻止層を成
長させており、 該方法は更に前記メサの各側に沿って、ＩｎＰ層をエピ
タキシャル成長させ、前記ＩｎＰ層上にＩｎＧａＡｓＰ
保護層を成長させる工程（ｄ）、及び前記工程（ｄ）の
後に前記電極補助層が露出するように、前記ＩｎＰアン
ダーカット阻止層を選択的に除去する追加された工程
（ｅ）を含むことを特徴とする埋め込みヘテロ構造半導
体デバイスの製作方法。 - 【請求項２】 請求項１に記載された方法において、 工程（ａ）はＩｎ．Ｇａ及びＡｓの化合物として、かつ
約１．０５３ｅＶ以下の禁制帯を有するように、電極補
助層を成長させることを含むことを特徴とする埋め込み
ヘテロ構造半導体デバイスの製作方法。 - 【請求項３】 請求項２に記載された方法において、 工程（ａ）はＩｎＧａＡｓ三元化合物として、電極補助
層を成長させることを含むことを特徴とする埋め込みヘ
テロ構造半導体デバイスの製作方法。 - 【請求項４】 請求項２に記載された方法において、 工程（ａ）はＩｎＧａＡｓＰ四元化合物として、電極補
助層を成長させることを含むことを特徴とする埋め込み
ヘテロ構造半導体デバイスの製作方法。 - 【請求項５】 請求項１に記載された方法において、 工程（ｃ）はエッチングが起こっている間、溶液をかく
拌しながら、約０℃において、容積にしてメタノール中
に約１％のＢｒを含む溶液中で、前記複数の層をエッチ
ングすることを特徴とする埋め込みヘテロ構造半導体デ
バイスの製作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US505993 | 1983-06-20 | ||
| US06/505,993 US4566171A (en) | 1983-06-20 | 1983-06-20 | Elimination of mask undercutting in the fabrication of InP/InGaAsP BH devices |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125451A Division JPH0693527B2 (ja) | 1983-06-20 | 1984-06-20 | 埋め込みヘテロ構造半導体デバイスの製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621575A true JPH0621575A (ja) | 1994-01-28 |
| JPH0673390B2 JPH0673390B2 (ja) | 1994-09-14 |
Family
ID=24012734
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125451A Expired - Lifetime JPH0693527B2 (ja) | 1983-06-20 | 1984-06-20 | 埋め込みヘテロ構造半導体デバイスの製作方法 |
| JP5110501A Expired - Lifetime JPH0673390B2 (ja) | 1983-06-20 | 1993-05-12 | 埋め込みヘテロ構造半導体デバイスの製作方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125451A Expired - Lifetime JPH0693527B2 (ja) | 1983-06-20 | 1984-06-20 | 埋め込みヘテロ構造半導体デバイスの製作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4566171A (ja) |
| JP (2) | JPH0693527B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154689A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Ltd | 発光素子およびこれを用いた光通信装置 |
| JPS60224288A (ja) * | 1984-04-20 | 1985-11-08 | Fujitsu Ltd | 半導体発光装置の製造方法 |
| DE3421215A1 (de) * | 1984-06-07 | 1985-12-12 | Aeg-Telefunken Ag, 1000 Berlin Und 6000 Frankfurt | Verfahren zur erzeugung von ingaasp und ingaas - doppelheterostrukturlasern und -led's mittels fluessigphasenepitaxie fuer einen wellenlaengenbereich von (lambda) = 1,2 (my)m bis 1,7 (my)m |
| JPS6197189A (ja) * | 1984-10-16 | 1986-05-15 | Matsushita Electric Ind Co Ltd | 液相成長方法 |
| US4647320A (en) * | 1985-05-22 | 1987-03-03 | Trw Inc. | Method of making a surface emitting light emitting diode |
| US4694311A (en) * | 1985-05-22 | 1987-09-15 | Trw Inc. | Planar light-emitting diode |
| GB8516853D0 (en) * | 1985-07-03 | 1985-08-07 | British Telecomm | Manufacture of semiconductor structures |
| US4783425A (en) * | 1985-11-06 | 1988-11-08 | Hitachi, Ltd. | Fabrication process of semiconductor lasers |
| GB8609190D0 (en) * | 1986-04-15 | 1986-05-21 | British Telecomm | Semiconductor devices |
| US4888085A (en) * | 1986-09-18 | 1989-12-19 | Eastman Kodak Company | Processes for their manufacture of monolithically integrated planar lasers differing in emission wavelengths |
| US4891093A (en) * | 1986-09-18 | 1990-01-02 | Eastman Kodak Company | Processes for the manufacture of laser including monolithically integrated planar devices |
| US4818722A (en) * | 1986-09-29 | 1989-04-04 | Siemens Aktiengesellschaft | Method for generating a strip waveguide |
| US4729963A (en) * | 1986-11-21 | 1988-03-08 | Bell Communications Research, Inc. | Fabrication method for modified planar semiconductor structures |
| JPS63284878A (ja) * | 1987-04-30 | 1988-11-22 | シーメンス、アクチエンゲゼルシヤフト | 埋込み活性層をもつレーザダイオードの製造方法 |
| US4972238A (en) * | 1987-12-08 | 1990-11-20 | Kabushiki Kaisha Toshiba | Semiconductor laser device |
| JPH0279486A (ja) * | 1988-09-14 | 1990-03-20 | Sharp Corp | 半導体レーザ素子 |
| US5236864A (en) * | 1988-12-28 | 1993-08-17 | Research Development Corporation Of Japan | Method of manufacturing a surface-emitting type semiconductor laser device |
| GB2228617A (en) * | 1989-02-27 | 1990-08-29 | Philips Electronic Associated | A method of manufacturing a semiconductor device having a mesa structure |
| DE3910288A1 (de) * | 1989-03-30 | 1990-10-04 | Standard Elektrik Lorenz Ag | Verfahren zur herstellung monolithisch integrierter optoelektronischer module |
| EP0450255B1 (en) * | 1990-04-06 | 1994-07-06 | International Business Machines Corporation | Process for forming the ridge structure of a self-aligned semiconductor laser |
| JP2737477B2 (ja) * | 1991-09-27 | 1998-04-08 | 日本電気株式会社 | 半導体レーザの製造方法 |
| US5416790A (en) * | 1992-11-06 | 1995-05-16 | Sanyo Electric Co., Ltd. | Semiconductor laser with a self-sustained pulsation |
| US5441912A (en) * | 1993-07-28 | 1995-08-15 | The Furukawa Electric Co., Ltd. | Method of manufacturing a laser diode |
| JPH08210240A (ja) | 1994-07-27 | 1996-08-20 | Fujikura Kasei Co Ltd | アクチュエータ |
| US5851928A (en) * | 1995-11-27 | 1998-12-22 | Motorola, Inc. | Method of etching a semiconductor substrate |
| JP2002232082A (ja) * | 2000-11-30 | 2002-08-16 | Furukawa Electric Co Ltd:The | 埋込型半導体レーザ素子の製造方法、及び埋込型半導体レーザ素子 |
| US6776424B2 (en) * | 2002-12-24 | 2004-08-17 | David Sellers | Sled with strap anchor |
| US7696019B2 (en) * | 2006-03-09 | 2010-04-13 | Infineon Technologies Ag | Semiconductor devices and methods of manufacturing thereof |
| JP4985411B2 (ja) * | 2008-01-08 | 2012-07-25 | 住友電気工業株式会社 | 半導体光素子を作製する方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3833435A (en) * | 1972-09-25 | 1974-09-03 | Bell Telephone Labor Inc | Dielectric optical waveguides and technique for fabricating same |
| JPS5916402B2 (ja) * | 1975-09-30 | 1984-04-16 | 富士通株式会社 | ＧａＡｌＡｓエツチング液 |
| NL7609607A (nl) * | 1976-08-30 | 1978-03-02 | Philips Nv | Werkwijze voor het vervaardigen van een half- geleiderinrichting en halfgeleiderinrichting vervaardigd met behulp van de werkwijze. |
| JPS5826834B2 (ja) * | 1979-09-28 | 1983-06-06 | 株式会社日立製作所 | 半導体レ−ザ−装置 |
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| JPS56157082A (en) * | 1980-05-09 | 1981-12-04 | Hitachi Ltd | Semiconductor laser device and manufacture |
| JPS5726487A (en) * | 1980-07-23 | 1982-02-12 | Hitachi Ltd | Semiconductor laser device |
| US4481631A (en) * | 1981-06-12 | 1984-11-06 | At&T Bell Laboratories | Loss stabilized buried heterostructure laser |
| GB2114808B (en) * | 1981-12-01 | 1985-10-09 | Standard Telephones Cables Ltd | Semiconductor laser manufacture |
-
1983
- 1983-06-20 US US06/505,993 patent/US4566171A/en not_active Expired - Lifetime
-
1984
- 1984-06-20 JP JP59125451A patent/JPH0693527B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-12 JP JP5110501A patent/JPH0673390B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4566171A (en) | 1986-01-28 |
| JPH0693527B2 (ja) | 1994-11-16 |
| JPS6018991A (ja) | 1985-01-31 |
| JPH0673390B2 (ja) | 1994-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19950301 |