JPS6018991A - 埋め込みヘテロ構造半導体デバイスの製作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の背景 本発明は半導体デバイス、より具体的には。

埋め込みへテロ構造レーザに係る。

ＩｎＧａＡｓＰ　／　ＩｎＰ材料系から作ら」ｔ、埋め
込みへテロ構造（Ｂ　Ｈ）のような実屈折率導波路を用
いた半導体ダイオードレーザは、最近大きな関心をもた
れている。そのようなデバイスの場合、製造工程にはレ
ーザの光空洞及び活性領域の横方向の１」−法を最終的
に規定するメサな形成するエツチング工程が必要である
。もし高い生産性を得ようとするならば。

エツチングプロセス中、メサの寸法を高度に制御できろ
ようにすることが重要である。

形状及び寸法を厳重に制御するという問題に付随して、
マスクアンダーカットの問題がある。このアンダーカッ
トの問題はしばしば予測できず、所望のメサに対する寸
法及び形状制御の損失となる。１３　Ｈレーザの場合、
２．０μｍ幅の活性層を有するならば、メサの各側でわ
ずか１．０μｍ　のアンダーカットが生じろだけテアウ
ェハ上のメサは完全に失わ」上る。

マスクのアンダーカットが予測でき、許容される場合で
さえ、大きなマスクオーバーハングにより、その後のプ
ロセス工程に問題が生じる可能性がある。従って、これ
らのレーザ構造用のメサを製作するために用いられるエ
ッチャント系及びエツチング技術は、アンダーカットが
ほとんどないか全くないように。

形状及び寸法制御の精密な制御を可能にしなければなら
ない。このことは本発明に従い実現される。

本発明の要約 本発明の一視点に従うと、大きな禁制帯のＩｎＧａＡｓ
Ｐキャップ層を１３　Ｉ−１の最上部上にエピタキシャ
ル成長させ、５Ｉ０２マスク層をキャップ層上にプラズ
マ堆積させる。マスク層は通常の技術を用いてパターン
形成され２次にかく拌した低温Ｂｒ−メタノールを用い
て、メサが所望のようにエッチされる。アンダーカット
が限定され、抵抗を低くする場合、キャップ層の禁制体
Ｅｇ　は、１．０５　ｅＶ＜Ｅｇ＜１２４ｅ■　にすべ
きである。

詳細な記述 第２図を参照すると、埋め込みへテロ構造（Ｂ）１）レ
ーザが最初適当な単結晶基板上に。

ダブルへテロ構造（ＤＩＩ）ウェハをエピタキシャル成
長させることにより製作される。一般に、エピタキシャ
ル層はマスクされ、細長いメサな形成するためエッチさ
れ、その一つが側面図として第１図に示さ」もている。

メサの形状は活性層のストライプ形状の輪郭を規定し、
典型的な場合メサの首付近に配置されている。その後、
メサの側面に治った層をエピタキシャル再成長すること
により、活性層を広禁制帯、低屈折率材料で囲み、各Ｂ
　Ｈを完成させる。電極がウェハの最上部及び底部に形
成され２次にウェハばへき開及びのこぎりで切るといっ
た方法により９個々のレーザチップに切断される。最後
に、レーザは適当なヒートシンク（図示されていない）
上に。

マウントさｈる。

より具体的に、第２図の完成したＩｎＰ　／ＩｎＧａＡ
ｓＰ　ＢＨレレーについて考察する。その製作には、ｎ
−ＩｎＰ基板（１０）上Ｖｃ（たとえば液相エピタキシ
ー（ＬＰＥ　）により）以下の順序で本質的に格子整合
した層を、エピタキシャル成長させる（図示されていな
い）周知の工程が含まれる。ｎ　−■ｎｐの第１のクラ
ッド層（、，１２）　、Ｉｎ１．（３ａｙＡＳｘＰ、　
、、活性相（１４＞、ｐ−■ｎｐの第２のクラッド層（
１６）及び計−１ｎＯａｋｓＰ電極補助キャップ層（１
８）である。これらの層はダブルへテロ構造（ＤＨ）ウ
ェハを形成する。活性層中の比率Ｘ及びｙは、たとえば
オルセン（０１ｓｅｎ　）らにより。

アイ・イー・イー・イー・ジャーナル・オフ゛・カンタ
ム・エレクトロニクス（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏ
ｆＱｕａｎｔｕｍ　Ｅｌｅｃｔｒｏｎｉｃｓ　）　、Ｑ
　Ｂ　−１７、１３１（１９８１）に述べられているよ
うに、所望のレーザの動作波長に従って２選択される。

このウェハかも、第１図に示された型の細長いメサの輪
郭を規定するために、５Ｌ０２工ツチマスク層がキャッ
プ層（１８）上に堆積さ」ｔ、標準的なフォトリソグラ
フィ技術を用いて、各意図したメサ上にストライプマス
ク（２０）を形成するために、パターン形成される。Ｂ
［−メタノールを用いたエツチングにより、メサを規定
し、活性層（１４）を約２、０μｍ以下の幅（典型的な
場合、約０１−〇。２μｎ１　厚）に狭くする。

本発明に従うと、メサは以下の工程の組合−せにＪニリ
、マスク（２０）を著しくアンダーカットすることなく
９輪郭が描かｈる。すなわら、キャップ層（１８）は１
．　Ｄ　５　ｅＶ　＜　Ｅｇ＜　１．２１１　ｅＶの範
囲の禁制帯を有するように作らｊ”Ｌ　、Ｓ　ｉ　Ｏ２
マスク（２０）は（後に十分述べる）具体的な条件下で
、プラズマ堆積させる。次に、メサはアンダーカットに
対するエッチ深さの比が増すように、かく拌しながら低
温（好ましくは約０℃）で、Ｂｒ−メタノールを用いて
エッチされる。Ｅｇ　の上限以上では、電極抵抗は好ま
しくないほど高くなり。

下限以下では過度のアンダーカットが起る。

こ」ｔらの条件下で、アンダーカットは一方の側で約０
．５μｍ　より大きくはなく、具体的な電極抵抗は１Ｄ
　Ω−ｃＪｎ２以下である。

第１図に示されたメサ構造のエツチング後。

広禁制帯、低屈折率材料で活性層（１４）を囲むように
、メサの両側面に沿って、Ｌｌ）Ｅにより（一般的に示
されているように）ｌｎｉ）層（２２）及び（２４）を
成長させる。

広面積金属電極（２８）が基板（１０）上に形成され、
ストライプ形状金属電極（３０）がｎ　−ｉｎｐ層（２
４）上に形成される。

本発明の別の実施例において、第５図に描かれた型の完
成したＢＨレレーが、以下のように製作される。ＩｎＰ
　／　ＩｎＧａＡｓＰ　／　ＩｎＰ　ＤＨ（層（１２，
１４，１６））が上で述べたのと本質的に同様に製作さ
」しる。しかし、キャップ層（１８’）は上で述べた広
禁制帯（Ｅｇ：１、０５　ｅＶ　）　ＩｎＧａＡｓｐで
はなく、狭禁制帯（Ｋｇ　＜　１．０５　ｅＶ　）　Ｉ
）−ＩｎＧａＡｓｐ又はｐ−ＩｎＧａＡＳ　から成る。

狭禁制帯材料の優れた電極特性を実現するために、ｐ−
ＩｎＰの保護層（１９）（第６図）をキャップ層（１８
’）上に成長させる。層（１９）はその後のメサエッチ
ング工程中、アンダーカットを減し９層（１８’）を保
護する。メサな規定するために。

５１０２ストライプ（２０）を上で述べたように保護層
（１９）上にプラズマ堆積させる。

Ｂｒ−メタノール中のエツチングにより、第３図に示さ
れたメサ構造ができる。

次だ、メサの側面に沿ったＩｎＰ層のＬＰＥ成長により
、第４図中に示された構造が得られる。しかし、それに
加えて＋　ＩｎＧａＡＳＰの保護層（２５）をＩｎＰ阻
止層（２２）及び（２４）を撰うことなく、７　Ｍ−１
２ＭＨＣＪのような選択エッチャントにより、ｐ−１ｎ
Ｐ保護層（１９）が除去可能になる。ｐ　−ＩｎＰ保′
護層（１９）は除去される。なぜならば、この材料に良
好な電極を形成することは困難で、一方下の狭禁制帯層
（１Ｂ’）にははるかに優れた電極が形成できるからで
ある。

第１例 基板はＳｎ−ドープ（ｎ−１０ａｍ　）　ＩｎＰで、約
１°内で（００１）又は（１１１）面の面方位を有した
。メサエッチング装置は約８ｏ―の（容積にして）１％
１３ｒ−メタノール溶液及びウェハを保持するための穴
のあいブこテフロンＴＭ　バスケットな含む１００−ビ
ー力であった。（テフロンはダウ・コーニング社の商標
である。）プラズマ堆積５ｉｎ２　及びＳＬ、Ｎ４エツ
チングマスクの両方について試みたが、アンダーカット
の観点から、以下の灸件下で堆積させたＳｉ２０　マス
クが好ましかった。

市販されているプラズマ堆積システム（プラズマ　サー
ム　ＰＫ−１２）を用いた。測定されたプラズマＲＦパ
ワー密度は約４〇−５０ｍＷ／ｃｍ２で、容器圧力は約
５００−１０　Ｄ　Ｄ　ｍＴｏｒｒ、基板支持台温度は
約２００−’３０［１０Ｇであった。アルゴン中のガス
濃度６％シラン（５２４ｓｅｃｍ）及び１００％亜酸化
窒素を容器中で混合し、堆積速度は６７０Ａ／分であっ
た。得られた５Ｉ０２薄膜は１４７±０．０１５の屈折
率を有し、ＢＯＥ（６：１゜ＮＨ４Ｆ　：　ＨＦ　）中
のエッチ速度は３２ＣＩＯＡ／分で、約１×１０９ｄｙ
Ｏ／備の低い圧縮応力を有した。これらのＳ■０□薄膜
はまた。スパッタリングのような他の技術を用いて堆積
させた５Ｌ０２薄膜より、アンダーカットは小さいこと
がわかった。

これらのプラズマ堆積プロセスを用い。

５０ＤＤ　Ａの５ｔＯ２をウェハの（００１）表面上に
堆積させた。次に、標準的なフォトリソグラフィ技術を
用い、各方向（〔１１ｏ〕及び〔１１１〕）に沿って、
ストライプ及び窓が規定された。次に、これらの試料は
本質的に約０℃の一定温度における（容積にして）１％
１３ｒ−メタノールを用いて、４．０−５．０μｍの深
さにエッチされた。

エツチングプロセス中マスク７ンタ゛−カットに影響を
与える二つのパラメータは、温度及び試料／溶液かく拌
である。そ」１、ぞれ０℃（かく拌を拌う）及び２５°
Ｃ（最小のかく拌）における１％Ｂｒ−メタノール溶液
を用いて。

同じ深さにエッチされたメサのＳＭＢ顕微鏡写真をとっ
た。これらの試料に用いたエツチングマスクは、上で述
べたようにプラズマ堆積させた５Ｉ０２　であった。定
性的には、最小のかく拌で２５℃においてメサエッチし
た場合、側壁は著しく丸くなる傾向があり２弱い（１１
１）Ａ結晶構造が現れ、全エッチ深さ二アンダーカット
比は約２＝１であった。

それに対し、かく拌して０℃でエッチされたメサは２強
い（１１１）Ａ結晶構造と、全エッチ深さ：アンダーカ
ット比は２０：１以上であることが特徴であった。

アンダーカットに影響を与える第６の要因は、マスク組
成であることがわかった。先に述べたように、プラズマ
堆積Ｓ　１ｓ　Ｎ４エツチングマスクは、同一のエツチ
ング条件下で、プラズマ堆積した５１０２マスクよりは
、よりアンダーカットが起りやすいことがわかった。

ＢＨレレーの製作中マスクアンダーカットに影響を与え
ることがわかった更に別の要因は９通常電極用にＤ　Ｈ
上に成長させるｐ−１−１ｎＱａＡｓＰキャップ層の最
上部の組成である。

０、９７　ｅＶ　の禁制帯を有するｐ＋−ＩｎＧａＡｓ
Ｐ層（ＩｎＰに格子整合する）は、著しくアンダーカッ
トを起す傾向があり、一方約１．２０　ｅＶの禁制帯を
有する計ＩｎＧａＡｓＰは５本質的にとの問題を除くこ
とがわかる。より具体的には２片側で約０．５μｍ以下
のアンダーカットとするためには、キャップ層の禁制帯
は、約１、０５　ｅＶ　以上にすべきで、約１ｏ　Ω−
国以下の接触抵抗とするためには、禁制帯は約１、２　
Ａ　ｅＶ　以下にすべきである。

第■例 この例はアンダーカットを制限するため。

狭禁制帯ＩｎＧａＡｓＰキャップ層を用いて、ＩｎＰ保
護層への電極形成を容易にすることの効果を示すもので
ある。

（１００）面の３ｎ−ドープ（ｎ−１ｏｊ８ｃｍ３　）
ＩｎＰ基板を用いた。０７μｍ厚のＺｎ−ドープ（ｐ〜
Ｉ　Ｘ　１０１９ｃｚ　’　）　ＩｎＧａＡｓＰ　（λ
−１，５５μｎＬ）層を基板上にＬＰＥ成長させ、０．
２５μｍ厚のｚｎ−ドープ（ｐ〜２、ｓ　Ｘ　１　ｏ１
８ｃｍ−３）ＩｎＰ層を、ＩｎＧａＡｓＰ層上に成長さ
せた。第１例で述べたように、プラズマ堆積５１ｏ２　
マスクストライプを、［：１１０〕方向に沿って形成し
、Ｂｒ−メタノールを用いて、６．２μｍ　の深さにメ
サをエッチした。ＩｎＰ層は片側で０．１μｍ以下のマ
スクのアンダーカットに限定された。

【図面の簡単な説明】

第１図は本発明の一実施例に従いメサエッチした後のへ
テロ構造を示す図。 第２図は第１図の構造を含むＢＨレレーを示す図。 第６図は本発明の第２の視点に従いメサエッチした後の
別のへテロ構造を示す図。 第４図はＢ）（を形成するために、エピタキシャル層を
再成長した後の第６図の構造を示す図。 第５図は第４図の構造を含むＢ　Ｈレーザを示す図であ
る。 主要部の符号の説明 ｉｎｐ／Ｉｔ＋ＱａＡｓＰダブルへテロ構造−・・１２
．　１４．１６電極補助層・・・・・・・１８又は１８
″ストライプマスク層・・・・・２゜ ＩｎＰアンダーカット阻山層・・・１９■ｎｐ層・・・
・・２２，２４ ＩｎＧａＡＳＰ保護層−・−２５ ＦＩＧ、／ ＦＩＧ、２

Claims (1)

1. 【特許請求の範囲】 １、　（ａ）　ＩｎＰ　／　ＩｎＧａＡｓＰダブルへテ
   ロ構造及び前記へテロ構造上の少くとも一つの電極補助
   層を含む本質的に格子整合のとれた複数の半導体層をエ
   ピタキシャル成長させる工程と。 （ｂｌ　前記電極補助層上に、ストライプマスク層を形
   成する工程と。 （ｃｌ　前記マスク層下に延びたメサを形成するため、
   前記複数の層をエツチングする工程と。 ｆｄｌ　前記メサの各側に沿って、少くとも一つのエピ
   タキシャル層を成長させる工程とを含む埋め込みへテロ
   構造半導体デバイスの製作方法において。 工程［ａｌはＩｎＧａＡＳＰ上に、約１０５−１、２４
   　ｅ■　の範囲の禁制帯を有する前記電極補助層をエピ
   タキシャル成長させることを含み。 工程（ｂｌは前記マスク層を形成するために。 ５Ｉ０２をプラズマ堆積させることを含むことを特徴と
   する埋め込みへテロ構造半導体デバイスの製作方法。 ２、特許請求の範囲第１項に記載された方法において。 前記工程［ｃ）はエツチングが起っている間溶液をかく
   拌しながら、約０℃において。 容積にしてメタノール中に約１％のＢｒ　を含む溶液中
   で、前記複数の層をエツチング　′することを含むこと
   を特徴とする埋め込みへテロ構造半導体デバイスの製作
   方法。 ３、（ａｌ　ＩｎＰ　／　ＩｎＧａＡｓＰダブルへテロ
   構造及び前記へテロ構造上の電極補助層を含む本質的に
   格子整合のとれた複数の半導体層をエピタキシャル成長
   させる工程と。 （ｂ）　前記複数の層上に、ストライプマスク層（たと
   えば２０）を形成する工程 と。 ［ｃｌ　前記マスク層下に、細長いメサを形成するため
   に、前記複数の層を形成す る工程とを含む埋め込みへテロ構造半 導体デバイスの製作方法において。 工程（ａｌは前記へテロ構造上に電極補助層を、また前
   記電極補助層上にＩｎＰアンダーカット阻止層を成長さ
   せることを含み。 工程（ｄ）は前記メサの各側に沿って、ＩｎＰ層をエピ
   タキシャル成長させ、前記ＩｎＰ層上にＩｎＱａＡｓＰ
   保護層を成長させることを含み、更に。 工程（ｄｉの後、前記電極補助層が露出するように、前
   記ＩｎＰアンダーカット阻止層を選択的に除去する追加
   さ」ｔだ工程が含まれることを特徴とする埋め込みへテ
   ロ構造半導体デバイスの製作方法。 ４、　特許請求の範囲第６項に記載さ」ｔだ方法におい
   て。 工程（ａｌはＩｌｌ　、　Ｑａ及びＡｓの化合物として
   。 かつ約１．０５３８Ｖ以下の禁制帯を有するように、電
   極補助層を成長させることを含むことを特徴とする埋め
   込みへテロ構造半導体デバイスの製作方法。 ５、　特許請求の範囲第４項に記載さｉｔだ方法におい
   て。 工程（ａ）は■ｎＧａＡＳ　三元化合物として、電極補
   助層を成長させることを含むことを特徴とする埋め込み
   へテロ構造半導体デバイスの製作方法。 ６　特許請求の範囲第４項に記載された方法において。 工程（ａｌはＩｎ（］ａＡＳＰ四元化合物として、電極
   補助層を成長させることを含むことを特徴とする埋め込
   みへテロ構造半導体デバイスの製作方法。 ７　特許請求の範囲第（３）項に記載さり、た方法にお
   いて。 工程［ｃｌはエツチングが起っている間、溶液をかく拌
   しながら、約Ｏ℃において、容積にしてメタノール中に
   約１％のＢｒ　を含む溶液中で、前記複数の層をエツチ
   ングすることを特徴とする埋め込みへテロ構造半導体デ
   バイスの製作方法。