JP4985411B2 - 半導体光素子を作製する方法 - Google Patents

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Description

本発明は、半導体光素子を作製する方法に関する。
特許文献１には、半導体レーザが記載されている。この半導体レーザでは、ｎ型バッファ層、歪量子井戸活性層、ｐ型クラッド層、第１の電極層３０７、第２の電極層３０８を順にｎ型半導体基板上に形成する。この半導体積層の加工のために、ＳｉＯ２膜をスパッタ法で形成すると共に、ＳｉＯ２選択マスクを作製する。この選択マスクを用いて、エタンガスと水素の混合ガスを用いたＲＩＥ法により半導体積層をエッチングしてメサストライプ３１０を形成する。メサ深さは約２．７μｍである。メサ側壁を鉄ドープ高抵抗ＩｎＰ埋込み層により埋込む。これにより、高速変調が可能な低い素子抵抗をもつ埋め込み構造レーザを提供する。
特開平７−１１５２５１号公報
活性層を含む半導体メサを埋め込むために、０．１μｍ厚のＳｉＯ２マスクを用いて下地半導体領域及び半導体メサ側面上に埋め込み層を成長する。このメサの深さは３μｍ程度以上であることが必要である。なぜなら、埋め込み層（例えば、ｐｎ埋め込み層またはＦｅドープ埋め込み層）の厚みが薄いと、この埋め込み層の耐圧が十分でなくリーク電流が十分に低減できないからである。
半導体メサには、活性層（例えば、厚さ０．２μｍ）、ｐ型クラッド（厚さ１．５μｍ）、ｐ型コンタクト層（厚さ０．２μｍ）が含まれるので、メサの深さは所望の値に比べて小さい。所望の深さのストライプメサを得るために、活性層のエッチングが終了した後に、更に１．５μｍ以上エッチングしている。メサ側面に埋め込み層を埋め込んでいる。
上記所望の深さの半導体メサ側面上に埋め込み層を成長するとき、以下の２つの課題が生じることを発明者が見出した。この半導体メサの側面に、ＳｉＯ２マスク（０．１μｍ程度）を用いて埋め込み層を選択成長すると、ＳｉＯ２マスク上に異常成長が生じた。
この異常成長の原因は、発明者らの検討によれば、選択マスクにある。異常成長は、選択成長のためのマスクの厚さが小さいこと、つまりマスク厚が薄いことに関連している。異常成長を低減するためには、マスクの厚みを大きくすることが好適である。しかしながら、マスクを厚くすると、ＳｉＯ２と半導体層との熱膨張係数差により、結晶成長の温度変化の際に大きな応力が発生し、ＳｉＯ２マスクの割れ（クラック）、マスクの剥がれが生じる。
本発明は、このような事情を鑑みて為されたものであり、埋め込み層の成長に際して異常成長を低減可能な、半導体光素子を作製する方法を提供することを目的とする。
本発明の一側面は、半導体光素子を作製する方法である。この方法は、（ａ）厚さ２マイクロメートル以上のシリコン酸化膜のマスクを、複数のIII−Ｖ化合物半導体層を含む半導体積層上にエッチングにより形成する工程と、（ｂ）前記マスクを用いて前記半導体積層をドライエッチングして光導波路構造の半導体メサを形成する工程と、（ｃ）III−Ｖ化合物半導体を堆積して、前記マスクを用いて前記半導体メサの埋め込み成長を行う工程とを備える。前記マスクのシリコン酸化膜の室温における膜応力が、−２５０以上ＭＰａであり、−１５０ＭＰａ以下である。
室温における膜応力が−２５０ＭＰａ以上−１５０ＭＰａ以下のマスクを用いることによって、埋め込み成長の際の温度変化において、マスクの割れやマスクの剥がれの発生が低減される。このため、マスクに係る上記の不具合を避けてマスクの厚さを２マイクロメートル以上にできる。故に、埋め込み成長の際の異常成長が低減される。
本発明に係る方法では、前記シリコン酸化膜は、前記半導体メサの埋め込み成長における温度と室温との間の温度範囲において正の温度係数を有する。この保方法によれば、半導体プロセスの温度上昇の際に、マスクの応力が小さくなる。また、本発明に係る方法では、前記膜応力は、摂氏５００度以上摂氏７００度以下の温度範囲において、−２００ＭＰａ以上であり、１００ＭＰａ以下であることが好ましい。正の温度係数のシリコン酸化膜によれば、上記の温度範囲で、半導体メサと埋め込み層との応力差を小さくできる。
本発明に係る方法は、半導体基板上に前記半導体積層の前記複数のIII−Ｖ化合物半導体層を成長する工程を更に備えることができる。前記半導体積層の厚さは１．５マイクロメートル以上であり、前記半導体メサの形成において、前記半導体基板が２マイクロメートル以上の深さで、前記半導体積層が積層された面に対してほぼ垂直にエッチングされる。この方法では、埋め込み層が十分な大きさの耐圧を有するように厚く形成できるので、埋め込み層におけるリーク電流を低減できる。その結果、半導体メサに含まれる活性層に電流を有効に狭窄することができるので、半導体レーザ等の半導体光素子の発光効率等の発光特性を向上させることができる。
本発明に係る方法では、前記半導体メサの埋め込み成長における温度は、摂氏５００度以上であり、摂氏７００度以下であり、前記半導体メサの側面及び前記ＩｎＰ基板の表面が前記埋め込み成長の前記III−Ｖ化合物半導体で覆われることが好ましい。この方法では、半導体メサの埋め込み成長を行った後に、半導体メサの残留応力が低減される。
本発明に係る方法は、誘導結合型プラズマＣＶＤ装置を用いて、前記誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって前記膜応力を調整して、前記マスクのためのシリコン酸化膜を前記半導体積層上に成長する工程を更に備えることができる。前記シリコン酸化膜のための原料ガスはシリコン有機化合物及び酸素を含む。
この方法によれば、誘導結合型プラズマＣＶＤ装置のバイアス電力を制御しながら、シリコン有機化合物及び酸素を用いてマスクのためのシリコン酸化膜を成長するので、シリコン酸化膜の膜応力が調整される。
本発明に係る方法では、前記半導体積層は、第１導電型ＩｎＰ半導体層、活性層、第２導電型ＩｎＰ半導体層、第２導電型ＧａＩｎＡｓ半導体層、およびＩｎＰキャップ層を含み、半導体メサを形成する前記工程では、第１導電型ＩｎＰ半導体層、活性層、第２導電型ＩｎＰ半導体層、第２導電型ＧａＩｎＡｓ半導体層、およびＩｎＰキャップ層がエッチングされる。当該方法は、前記埋め込み成長の後に、前記マスクおよび前記ＩｎＰキャップ層を除去して、前記半導体メサ内のエッチングされた第２導電型ＧａＩｎＡｓ半導体層を露出させる工程と、前記露出された第２導電型ＧａＩｎＡｓ半導体層上に電極を形成する工程とを更に備えることができる。この方法では、ハイメサ構造の半導体光素子の作製に好適である。好適な実施例では、前記半導体基板は第１導電型ＩｎＰ基板からなることが好ましい。
本発明に係る方法では、前記埋め込み成長における前記III−Ｖ化合物半導体は、鉄ドープＩｎＰ層を含むことが好ましい。この方法では、マスクとキャップ層との界面に歪みがない状態で、半絶縁性の埋め込み層を成長できる。
本発明に係る方法では、前記半導体メサの前記埋め込み成長では、前記マスクは単層のシリコン酸化膜からなることができる。この方法によれば、多層マスクを用いることなく、半導体メサの作製及び埋め込み成長が可能である。
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
以上説明したように、本発明によれば、埋め込み層の成長に際して異常成長を低減可能な、半導体光素子を作製する方法が提供される。
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
図１（Ａ）および図１（Ｂ）は、本実施の形態に係る半導体光素子を作製する方法の工程を示す図面である。半導体光素子としては、例えば半導体レーザといった半導体発光素子がある。まず、基板１１を準備する。基板１１は導電性を示す。基板１１としては、例えば、第１導電型のIII−Ｖ化合物半導体基板を用いることができる。具体的には、ｎ型ＩｎＰ半導体基板を用いる。成長炉２５ａ内に基板１１を配置する。図１（Ａ）に示されるように、基板１１の表面１１ａ上に半導体積層１３を形成する。半導体積層１３は、複数のIII−Ｖ化合物半導体層を含んでおり、これらのIII−Ｖ化合物半導体層は上に順に成長される。半導体積層１３は、第１導電型のクラッド層１５、活性層１７、第２導電型のクラッド層１９、第２導電型のコンタクト層２１およびキャップ層２３を含むことができる。半導体積層１３は、例えば有機金属気相成長法を用いて成長される。半導体積層１３の厚みは、例えば２．０マイクロメートル以上である。
半導体レーザのための半導体積層１３の一例では、
基板１１：ｎ型ＩｎＰ基板
第１導電型のクラッド層１５：ｎ型ＩｎＰ半導体、１．０μｍ
活性層１７：ＧａＩｎＡｓＰ多重量子井戸構造、０．２μｍ
第２導電型のクラッド層１９：ｐ型ＩｎＰ半導体、１．５μｍ
第２導電型のコンタクト層２１：ｐ型ＧａＩｎＡｓ半導体、０．２μｍ
キャップ層２３：ｐ型ＩｎＰ半導体、０．１μｍ
である。活性層１７は、例えば１．５５μｍ帯での発光のために作製される。活性層１７は、バルク、単一量子井戸構造、または多重量子井戸構造等の様々な構造を有することができる。半導体レーザは、量子井戸構造の井戸層の上下にガイド層を配置したＳＣＨ構造を有することができる。また、必要な場合には、ｎ型クラッド層に替えて、ｎ型ＩｎＰ基板の表層領域をｎ型クラッド層として用いることができる。
図１（Ｂ）に示されるように、原料ガスＧ１を気相成長装置に供給して半導体積層１３上に、厚さ２マイクロメートル以上のシリコン酸化膜２７を成長する。本実施例におけるシリコン酸化膜２７の膜応力は、室温（例えば、摂氏２５度）で−２５０ＭＰａ以上、−１５０ＭＰａ以下であることが好ましい。この応力の範囲では、埋め込み成長の温度範囲における応力が小さくでき、基板の割れを抑止できるからである。シリコン酸化膜の厚さは、例えば３．０μｍ以下であることが好ましい。応力制御が困難になるからである。
気相成長装置としては、例えば誘導結合型プラズマ（ＩＣＰ）ＣＶＤ装置２５ｂを用いることができる。好適な実施例では、テトラエトキシシラン及び酸素が用いられる。誘導結合型プラズマＣＶＤ装置２５ｂでは、ＩＰＣ放電により原料ガスＧ１をプラズマ状態にして反応させる。このため、比較的低温、例えば基板材料がＩｎＰの場合、摂氏４００度以下で成膜できる。成膜中にバイアスを印加することにより、膜質を制御できる。膜質は緻密であり、また堆積物は低応力であるので、１０マイクロメートル程度の厚みの膜を成長できる。厚膜を堆積しても、膜のクラック等が生じにくい。誘導結合型プラズマＣＶＤ装置において有機シラン系化合物を含む原料ガスを用いて成膜するので、シリコン酸化厚膜を作製しても膜応力に起因する不具合が生じにくい。
原料ガスＧ１は、シリコン有機化合物及び酸素を含む。シリコン有機化合物としては、例えば有機シラン系化合物である。具体的には、例えばテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）、ＴＥＦＳ：Ｓｉ（ＯＣ２Ｈ５）３Ｆ、ＨＳｉ（ＯＣＨ３）３等を用いることができる。
シリコン酸化膜２７の条件の一例は、
シリコン酸化膜２７：厚さ２μｍ
成膜ガスＧ１：テトラエトキシシラン及び酸素
ＴＥＯＳ流量：１０ｓｃｃｍ
Ｏ２流量：５００ｓｃｃｍ
流量比：ＴＥＯＳ／Ｏ２＝１／２０
パワー比：誘導結合ＰＩＰＣ／バイアスＰＢＩＡＳ＝７００Ｗ／１００Ｗ
高周波電力の周波数：誘導結合＝１３．５６ＭＨｚ／バイアス＝４００ｋＨｚ
基板温度：摂氏２００度（バイアス電極内のヒータにより調整）
である。流量比は、ＴＥＯＳ：Ｏ２＝１：２０以上であることが好ましい。
実施例に条件では、シリコン酸化膜の成膜レートが実用的な150nm/min以上となるよう、ＴＥＯＳ流量は６ｓｃｃｍ以上であることが好ましい。一方で、ＴＥＯＳ流量が１５ｓｃｃｍ以下であることが好ましい。シリコン酸化膜の密度が安定するという利点を有するからである。Ｏ２流量が３００ｓｃｃｍ以上であることが好ましい。テトラエトキシシランの酸化分解が進行しやすいという利点を有するからである。Ｏ２流量が６００ｓｃｃｍ以下であることが好ましい。シリコン酸化膜の密度が安定するという利点を有するからである。チャンバ内の圧力が０．１Ｐａ以上であることが好ましい。実用的な成膜レートを得られやすいという利点を有するからである。チャンバ内の圧力が５Ｐａ以下であることが好ましい。シリコン酸化膜の密度が安定するという利点を有するからである。
図２は、誘導結合型プラズマＣＶＤ装置を用いて成長されたシリコン酸化膜の応力（縦軸）と温度（横軸）との関係を示す図面である。正の応力は引っ張り応力であり、負の応力は圧縮応力である。特性線Ｂ５０は、５０ワットのバイアスパワーに印加により成長されたシリコン酸化膜の応力の温度特性を示す。特性線Ｂ１５０は、１５０ワットのバイアスパワーに印加により成長されたシリコン酸化膜の応力の温度特性を示す。特性線Ｂ５０及び特性線Ｂ１５０によって示されるシリコン酸化膜は、室温で圧縮応力を内包する。また、特性線Ｂ５０及び特性線Ｂ１５０によって示されるシリコン酸化膜は、正の温度係数を有しており、温度が上昇するにつれて応力の絶対値が小さくなる。温度係数の範囲は、例えば＋０．１以上、＋０．３以下である。そして、ある温度を境に、圧縮応力から引っ張り応力に変化する。小さいバイアスパワーで堆積されたシリコン酸化膜は、絶対の小さい圧縮応力を内包し、大きいバイアスパワーで堆積されたシリコン酸化膜は、絶対の大きな圧縮応力を内包する。なお、シリコン酸化膜の応力は、シリコン酸化膜を半導体基板上に形成し、その後、この半導体基板の反りの大きさを計測することで測定することができる。
特性線Ｃは、誘導結合型プラズマＣＶＤ装置２５ｂと異なるプラズマＣＶＤ装置により成長されたシリコン窒化膜（膜厚、５００ｎｍ程度）の応力の温度特性を示す。特性線Ｃによって示されるシリコン酸化膜は、室温で引っ張り応力を内包しており、また小さい負の温度係数を有する。
本実施の形態では、マスクのためのシリコン酸化膜２７を誘導結合型プラズマＣＶＤ装置を用いて半導体積層１３上に成長する際に、誘導結合型プラズマＣＶＤ装置２５ｂのバイアス電力を制御することによって膜応力を調整できる。
一実施例では、図２に示されるように、膜応力は、摂氏５００度以上摂氏７００度以下の温度範囲で−２００ＭＰａ以上であることが好ましい。また、この温度範囲で、１００ＭＰａ以下であることが好ましい。この方法によれば、マスクは小さい圧縮応力であるので、マスク割れの発生が低減される。
図３（Ａ）に示されるように、シリコン酸化膜２７にパターン形成してマスク２９を形成する。まず、パターン形成のためのマスク（例えばレジストマスク）３１をシリコン酸化膜２７上に形成する。次いで、反応性イオンエッチングといったドライエッチングによりシリコン酸化膜２７をエッチングして、マスク２９を形成する。マスク２９は、半導体積層１３の表面に交差する方向に延びる側面２９ｆを有する。マスク２９の厚みは、例えば２μｍ以上である。マスク２９はストライプ形成を有しており、その幅は、例えば０．８〜１．５μｍである。マスク２９を形成した後に、マスク３１を除去する。マスク２９は単層のシリコン酸化膜からなることができる。多層マスクを用いることなく、半導体メサの作製及び埋め込み成長が可能である。
マスク３１を除去した後に、基板をエッチング装置２５ｃに配置する。図３（Ｂ）に示されるように、マスク２９を用いて半導体積層１３をドライエッチングして光導波路構造のための半導体メサ３３を形成する。活性層１７が露出するような深さまでエッチングする。
ドライエッチングの条件の一例は、
ガスＧＥ：ＣＨ４／Ｈ２
プラズマパワー：１００Ｗ
である。ドライエッチングによりマスク２９の上縁２９ｂ、２９ｃが消失してエッチングが進行するにつれて傾斜面が形成され、マスク２９はマスク２９ａに変形していく。このドライエッチングが終了すると、半導体メサ３３が形成される。このドライエッチングにより、エッチングされた半導体メサ３３の側面は、半導体積層１３が積層された面にほぼ垂直になるように形成することができる。
マスク２９を用いて半導体積層１３をドライエッチングして、光導波路構造のために半導体メサを形成する。一実施例では、上記のドライエッチングによりＩｎＰキャップ層、ＩｎＧａＡｓコンタクト層、ｐ型クラッド層、ＩｎＧａＡｓＰ活性層、ｎ型クラッド層、ｎ型ＩｎＰ基板を加工して、メサ深さＨ（例えば、４μｍ）のハイメサ構造を作製した。半導体メサ形成中において、シリコン酸化膜マスクの応力は圧縮を保つことにより、シリコン酸化膜マスクは割れていない。
既に説明したように、半導体積層１３は、第１導電型クラッド層１５、活性１７層、第２導電型クラッド層１９、第２導電型コンタクト層２１、およびキャップ層２３を含んでおり、半導体メサを形成すると、半導体積層１３が部分的にエッチングされて、エッチングされた第１導電型クラッド層１５ａ、エッチングされた活性層１７ａ、エッチングされた第２導電型クラッド層１９ａ、エッチングされた第２導電型コンタクト層２１ａ、およびエッチングされたキャップ層２３ａが形成される。また、埋め込み層の厚さを確保するために、必要な場合には、基板１１をエッチングすることができ、このエッチングにより基板１１は加工されて基板１１ｃになる。好適な実施例では、半導体基板がＩｎＰ基板であるとき、半導体メサの形成において、ＩｎＰ基板が２マイクロメートル以上の深さで、半導体層が積層された面１１ａに対して半導体メサの側面がほぼ垂直な形状を有するようにエッチングされることが好ましい。例えば、半導体層が積層された面１１ａに沿って延びる基準線ＲＭに対して半導体メサの側面が成す角度αとしては、９０度以上であり、９５度以下であることができる。このメサ深さＨによれば、この半導体メサの側面を埋め込む埋め込み層の厚みを十分厚く形成できるので、埋め込み層が十分な大きさ耐圧を示し、半導体メサに含まれる活性層１７ａへの電流狭窄が十分に行われ、埋め込み層におけるリーク電流を低減できる。
図４（Ａ）に示されるように、III−Ｖ化合物半導体を堆積して、マスク２９ａを用いて半導体メサ３３の埋め込み成長を行う。埋め込み成長は、例えば有機金属気相成長法を用いて行われる。埋め込み成長では半導体メサ３３の側面が埋め込まれて、メサ高さＨ程度まで高抵抗の埋め込み半導体３５が堆積される。この選択成長によって、半導体メサ３３が埋め込まれる。
埋め込み半導体３５一例では、
埋め込み半導体３５：Ｆｅ−ＩｎＰ半導体
である。ＭＯＶＰＥ法により、摂氏６００度の成長温度にてフォスフィンガス、トリメチルインジウム及びフェロセンを成長炉２５ｄに供給し、鉄濃度１×１０１７ｃｍ−３の半絶縁性ＩｎＰ埋め込み層を成長した。膜厚は、例えば４．２μｍである。有機金属気相成長装置を用いて、Ｆｅ−ＩｎＰ半導体を堆積して埋め込み成長を行うと、厚いマスク２９ａの側面が、Ｆｅ−ＩｎＰ半導体の成長を物理的にブロックして、マスク２９の上面上への異常成長が防止される。半導体メサの埋め込み成長における成長温度は、摂氏５００度以上であることが好ましい。また、この成長温度は、摂氏７００度以下であることが好ましい。マスク２９、２９ａの膜応力が調整されているので、半導体メサの埋め込み成長を行った後に半導体メサに残留する応力が低減される。また、マスクとキャップ層との界面に歪みがない状態で、半絶縁性の埋め込み層を成長できる。
この方法によれば、有機シラン系化合物を含む原料ガスを誘導結合型プラズマＣＶＤ装置２５ｂに供給してシリコン酸化物を堆積するので、バイアス電力によって調整された応力の厚膜シリコン酸化膜を成長できる。また、厚膜のシリコン酸化膜からマスク２９を形成するので、ドライエッチングによりマスクの上縁が消失してマスクの高さが減少しても、半導体メサ３３のエッチング完了の際にマスク２９ａは十分な高さを有する。この高さのマスク側面により、引き続く埋め込み成長で異常な結晶成長が抑制される。この方法によれば、半導体メサ３３の高さが２マイクロメートル以上であっても、異常成長を抑制しながら半導体メサ３３を埋め込むことができる。
シリコン酸化膜１７から形成されたマスク２９、２９ａは、図２に示されるように、半導体メサ３３の埋め込み成長における成長温度と室温との間の温度範囲において正の温度係数を有する。半導体プロセスの温度上昇の際に、マスクの応力が小さくなる。
好ましくは、埋め込み成長に先立って、半導体表面をウェットエッチングにより処理する。この処理により、０．１μｍ程度の半導体表面が除去される。
図５（Ａ）、図５（Ｂ）および図５（Ｃ）を参照しながら、埋め込み成長を説明する。図５（Ａ）に示されるように、半導体メサのためのドライエッチングによりマスク２９は変形していく。エッチング終了時点では、マスク２９は傾斜面２９ｄ、２９ｅを有するマスク２９ａに変化して、マスク２９ａのマスク側面２９ｇ、２９ｈの高さは、当初のマスク２９の側面２９ｆの高さに比べて減少した。埋め込み選択成長を行うとき、マスク２９ａは、半導体メサ３３の上面を覆っているので、半導体メサ３３の上面には半導体の堆積は生じない。エッチングにより残ったマスク側面２９ｇ、２９ｈが、マスク２９ａの底面２９ｂから上方（例えば、ほぼ垂直）に立ち上がっているので、所望の値よりもやや厚く堆積された埋め込み層は、マスク２９ａの側面２９ｇ、２９ｈに隣接した盛り上がりを有するけれども、埋め込み層がマスク２９ａ上に堆積されることはない。余剰な原料ガスは、マスク２９ａの近傍の半導体領域上に供給されて、図５（Ｂ）に示されるように、埋め込み層がやや厚くなる。したがって、半導体メサ中にコンタクト層を含むような、高い半導体メサを埋め込む場合でも、図５（Ｃ）に示されるように、マスク３７を埋め込み半導体３９が覆うような異常成長３９はない。また、既に説明したように、埋め込み成長中に、マスク２９ａから下地半導体への応力が低減される。
次いで、図４（Ｂ）に示されるように、埋め込み半導体３５を成長した後に、マスク２９ａを除去する。例えば２５％に希釈したフッ酸（ＤＨＦ）により、シリコン酸化膜マスクを除去できる。また、ＩｎＰキャップ層２１ａを除去して、半導体ストライプ４１を形成する。半導体ストライプ４１は、エッチングされた第１導電型クラッド層１３ａ、エッチングされた活性層１５ａ、エッチングされた第２導電型クラッド層１７ａおよびエッチングされた第２導電型コンタクト層１９ａを含む。キャップ層２１ａの除去により、半導体ストライプ４１の上面に、第２導電型コンタクト層１９ａが露出される。例えば、シリコン酸化膜マスクをフッ酸系のエッチャントで除去すると共に、ＩｎＰから成るキャップ層を塩酸系のエッチャントで除去する。キャップ層が除かれたので、半導体ストライプ４１および埋め込み領域３５により溝４３が形成される。この方法によれば、高さの大きい半導体メサを埋め込むことができる。高温の埋め込み成長中に、選択成長マスクから下地半導体へ与えた応力は低減されているので、半導体ストライプ４１の内部応力は低減されている。故に、選択成長マスクが除去された後には、室温でも小さい歪みの埋込ヘテロ構造が提供される。半導体ストライプ４１とほぼ等しい線膨張係数の半絶縁性半導体層で、ハイメサ構造の半導体ストライプ４１の周囲が埋め込まれている。したがって、ヘテロ界面が安定するので、半導体レーザの信頼性が向上する。
図２において点線で示される矩形の領域Ａが、埋め込み成長に好適な条件を示す。埋め込み温度範囲でシリコン酸化膜がＴｅｎｓｉｌｅであると、埋め込み中にシリコン酸化膜が剥がれやすくなる。摂氏５００度以上摂氏７００度以下の温度範囲において、一実施例では、マスク２９ａの膜応力は、−２００ＭＰａ以上、１００ＭＰａ以下であることが好ましい。マスクは小さい応力であるので、下地の半導体メサへの応力が小さい状態で、半導体メサの側面に埋め込み層が形成されるからである。故に、半導体メサと埋め込み層との応力差を小さくできる。
この後に、図６（Ａ）に示されるように、埋め込み領域３５上に絶縁膜４５を形成する。絶縁膜４５は、溝４３に位置合わせされた開口４５ａを有する。絶縁膜４５としては、例えばシリコン酸化物を用いることができる。
続いて、図６（Ｂ）に示されるように、露出された第２導電型コンタクト層１９ａ上に第１の電極４７を形成する。また、基板１１の裏面１１ｂに第２の電極４９を形成する。
一例の電極としては、第１の電極４７（アノード）および第２の電極４９（カソード）である。上記により、半導体レーザといった半導体光素子を作製する方法のための主要な工程が説明された。活性層からコンタクト層（必要な場合にはキャップ層も含む）をエピタキシャル成長した半導体積層から半導体メサを形成するとき、この半導体メサの深さが大きいので、埋め込み成長中に異常成長が生じやすい。発明者の知見によれば、半導体メサの高さが２マイクロメートルを超えると、異常成長の発生頻度が多くなる。発明者の実験によれば、３マイクロメートル程度の半導体メサを異常成長なしに埋め込むためには、マスクの側面の高さが少なくとも０．７マイクロメートルであることが好ましい。また、３．５マイクロメートル程度の半導体メサを異常成長なしに埋め込むためには、マスクの側面の高さが少なくとも１マイクロメートルであることが好ましい。本実施の形態の方法によれば、半導体メサの高さが２マイクロメートル以下であっても、偶発的に生じる異常成長を抑制することができる。
厚いＴＥＯＳシリコン酸化膜のマスクの側壁で物理的にＩｎＰ成長をブロックするので、異常成長が発生しない。さらに、面内ばらつきも小さく、均一な形状で、再現性よく埋め込み成長できる。
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態は、半導体レーザについて例示的に説明されているけれども、半導体光変調器、および半導体光変調器と半導体レーザとの集積素子などにも適用できる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
上記説明した実施の形態の発明は、以下のような背景にもとに為された。発明者らは、試行錯誤した結果、選択マスクとして用いるシリコン酸化膜マスクを従来の厚み（０．１μｍ〜０．２μｍ）よりも厚くすることによって異常成長を抑制できることを見出した。異常成長の発生を避けるための厚みは０．７μｍ以上であった。しかしながら、この厚みのシリコン酸化膜を形成するには、従来のプラズマＣＶＤ法やスパッタ法では困難である。発明者らの検討の結果、厚いシリコン酸化膜の作製は、ＴＥＯＳ原料を用いた成膜により実現可能であることを見出した。ところが、厚いシリコン酸化膜を用いたマスクでは、マスクと半導体層との熱膨張係数差のために大きな応力が発生する。この応力により、シリコン酸化膜マスクの割れ（クラック）、マスクの剥がれが生じる。再度の検討の結果、この応力に関する技術事項は、シリコン酸化膜の形成時の膜歪を調整することで解決することができた。
好適な実施例では、半導体積層上に形成したシリコン酸化膜マスクは、その膜歪が室温で−２５０〜−１５０ＭＰａ（つまり、圧縮応力）であるように誘導結合プラズマＣＶＤ法で作製された。これにより、クラック等の発生が低減される。さらに、膜応力の温度係数が正であるので、埋め込み成長時（例えば、摂氏６００度程度）において、半導体層とシリコン酸化膜マスクとの応力を小さくできる。故に、埋め込み成長時の半導体層に加わる応力も低減できるので素子の信頼性も向上する。また、厚いシリコン酸化膜マスクを用いることによって、半導体メサを形成するＲＩＥエッチの際におけるマスク後退（マスクの厚と幅の減少）にも十分に対抗できるので、３層マスク等を用いなくともＲＩＥ用のマスクとしても十分使用可能である。
図１（Ａ）は、エピタキシャ成長を行う工程を示す図面である。図１（Ｂ）はマスク膜を堆積する工程を示す図面である。 図２は、誘導結合型プラズマＣＶＤ装置を用いて成長されたシリコン酸化膜の応力と温度との関係を示す図面である。 図３（Ａ）は、半導体メサのためのマスクを形成する工程を示す図面である。図３（Ｂ）は、半導体メサを形成するためのエッチングを行う工程を示す図面である。 図４（Ａ）は、半導体メサを半導体で埋め込む工程を示す図面である。図４（Ｂ）は、キャップ層およびマスクを除去するためのエッチングを行う工程を示す図面である。 図５（Ａ）、図５（Ｂ）および図５（Ｃ）は、埋め込み半導体の異常成長を説明するための図面である。 図６（Ａ）は、パッシベーション膜を形成する工程を示す図面である。図６（Ｂ）は、電極を形成する工程を示す図面である。
符号の説明
１１…基板、１１ｂ…基板裏面、１１ａ…基板表面、１３…半導体積層、１５…第１導電型のクラッド層、１７…活性層、１９…第２導電型のクラッド層、２１…第２導電型のコンタクト層、２３…キャップ層、Ｇ１…原料ガス、２５…誘導結合プラズマＣＶＤ装置（気相成長装置）、２７…シリコン酸化膜、２９…マスク、２９ｂ、２９ｃ…マスク上縁、２９ａ…マスク、２９ｇ、２９ｈ…マスク側面、Ｈ…半導体メサ高さ、３１…マスク、３３…半導体メサ、１３ａ…エッチングされた第１導電型クラッド層、１５ａ…エッチングされた活性層、１７ａ…エッチングされた第２導電型クラッド層、１９ａ…エッチングされた第２導電型コンタクト層、２１ａ…エッチングされたキャップ層、３５…埋め込み半導体、３７…マスク、３９…埋め込み半導体、４１…半導体ストライプ、４３…溝、４５…絶縁膜、４７…第１の電極、４９…第２の電極

Claims (8)

  1. 半導体光素子を作製する方法であって、
    誘導結合型プラズマＣＶＤ装置を用いて、前記誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって膜応力を調整して、複数のIII−Ｖ化合物半導体層を含む半導体積層上に、マスクのための厚さ２マイクロメートル以上のシリコン酸化膜を成長する工程と、
    前記シリコン酸化膜の前記マスクを、前記半導体積層上にエッチングにより形成する工程と、
    前記マスクを用いて前記半導体積層をドライエッチングして、光導波路構造の半導体メサを形成する工程と、
    III−Ｖ化合物半導体を堆積して、前記マスクを用いて前記半導体メサの埋め込み成長を行う工程と
    を備え、
    前記シリコン酸化膜を成長する工程では、前記誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって、前記マスクのシリコン酸化膜の室温における膜応力が−２５０ＭＰａ以上であり−１５０ＭＰａ以下であるように前記シリコン酸化膜を形成する、ことを特徴とする方法。
  2. 前記シリコン酸化膜は、前記半導体メサの埋め込み成長における温度と室温との間の温度範囲において正の温度係数を有しており、
    前記膜応力は、摂氏５００度以上摂氏７００度以下の温度範囲において、−２００ＭＰａ以上であり、１００ＭＰａ以下である、ことを特徴とする請求項１に記載された方法。
  3. 半導体基板上に前記半導体積層の前記複数のIII−Ｖ化合物半導体層を成長する工程を更に備え、
    前記半導体積層の厚さは１．５マイクロメートル以上であり、
    前記半導体メサの形成において、前記半導体積層が積層された面に対してほぼ垂直に、前記半導体基板が２マイクロメートル以上の深さでエッチングされる、ことを特徴とする請求項１または請求項２に記載された方法。
  4. 前記半導体メサの埋め込み成長における温度は摂氏５００度以上であり、摂氏７００度以下であり、
    前記半導体メサの側面及び前記半導体基板の表面が前記埋め込み成長の前記III−Ｖ化合物半導体で覆われる、ことを特徴とする請求項３に記載された方法。
  5. 前記シリコン酸化膜のための原料ガスはシリコン有機化合物及び酸素を含む、ことを特徴とする請求項１〜請求項４のいずれか一項に記載された方法。
  6. 前記半導体積層は、第１導電型ＩｎＰ半導体層、活性層、第２導電型ＩｎＰ半導体層、第２導電型ＧａＩｎＡｓ半導体層、およびＩｎＰキャップ層を含み、
    半導体メサを形成する前記工程では、第１導電型ＩｎＰ半導体層、活性層、第２導電型ＩｎＰ半導体層、第２導電型ＧａＩｎＡｓ半導体層、およびＩｎＰキャップ層がエッチングされ、
    当該方法は、
    前記埋め込み成長の後に、前記マスクおよび前記ＩｎＰキャップ層を除去して、前記半導体メサ内のエッチングされた第２導電型ＧａＩｎＡｓ半導体層を露出させる工程と、
    前記露出された第２導電型ＧａＩｎＡｓ半導体層上に電極を形成する工程と
    を更に備える、ことを特徴とする請求項５に記載された方法。
  7. 前記埋め込み成長における前記III−Ｖ化合物半導体は、鉄ドープＩｎＰ層を含む、ことを特徴とする請求項６に記載された方法。
  8. 前記半導体メサの前記埋め込み成長では、前記マスクは単層のシリコン酸化膜からなる、ことを特徴とする請求項７に記載された方法。
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