JP2012015416A - 半導体光素子を製造する方法 - Google Patents

Abstract

【課題】Ａｌ系III−Ｖ化合物半導体層を含む活性層を低いダメージで形成することを可能な、半導体光素子を製造する方法を提供する。
【解決手段】シリコン酸化物層からなるハードマスク２９を用いて、半導体領域１０から半導体メサ２０を形成する。半導体領域１０の加工のために、半導体領域１０に第１及び第２のエッチングを施す。第１のエッチングでは、炭化水素系エッチャントを含む雰囲気におけるエッチングと酸素を含む雰囲気におけるアッシングとの組み合わせで、該エッチングで形成された活性層側面に保護層を堆積させる。保護層は、カーボンおよびシリコン酸化物を含むので、カーボン系物質からなる堆積物に比べて堅い。第２のエッチングでは、第１導電型クラッド層２２の形成に適切な加工条件で第１導電型半導体層１２を加工できる。活性層側面はその上に第１のエッチングで形成された保護層で保護されるので、第２のエッチング中における活性層２４へのダメージは低減される。
【選択図】図５

Description

本発明は、半導体光素子を製造する方法に関する。

特許文献１には、埋め込み型の半導体レーザの作製方法が記載されている。この方法では、ＩｎＧａＡｓＰ活性層及びその隣接層をウェットエッチングして、幅１μm程度の狭メサストライプを形成する。このメサストライプの両側面を電流ブロック層で埋め込み電流狭窄構造を形成する。

特開平０８−２５０８０８号公報

特許文献１では、ＩｎＧａＡｓＰ活性層を含む埋め込み型半導体レーザを作製する。この埋め込み型半導体レーザを作製する際、活性層を含む半導体メサを、半導体層のエッチングにより作製する。当該半導体層のエッチングには、RIE等のドライエッチング法を用いることができる。活性層が、Ａｌ系III−Ｖ化合物半導体からなる半導体層を含むとき、ＩｎＧａＡｓＰのエッチングと異なり、Ａｌ系III−Ｖ化合物半導体のエッチングのためには、エッチング時の高周波電力パワーをハイパワーにする必要があり、このため活性層にダメージを与えることになる。

これは以下の理由による：Ａｌ系III−Ｖ化合物半導体、例えばＡｌＧａＩｎＡｓにおいてＡｌ−Ａｓの結合エネルギーが高いので、このようなＡｌ系III−Ｖ化合物半導体をドライエッチングする際にはＩｎＰ／ＩｎＧａＡｓＰのエッチングよりも高いエネルギーが必要になり、この結果、半導体層に例えば結晶欠陥といったエッチングダメージが残る。

エッチングダメージを避けるために、以下の試みがある：Ａｌ系III−Ｖ化合物半導体層だけを高バイアスパワーでエッチングすると共にその後に例えばＩｎＰ層といった下地の半導体層を低バイアスパワーでエッチングする。

ところが、Ａｌ系III−Ｖ化合物半導体層の側面が下地層のエッチング中に低バイアスパワーエッチングに晒されることになり、このエッチング中にＡｌ系III−Ｖ化合物半導体層の側面にＡｌ系堆積物が生じ、このＡｌ系堆積物は、後の埋め込み工程において埋め込み不良などの原因となる可能性がある。

本発明は、このような事情を鑑みて為されたものであり、Ａｌ系III−Ｖ化合物半導体層を含む活性層を低いダメージで形成することを可能な、半導体レーザ素子を製造する方法を提供することを目的とする。

本発明の一側面に係る発明は、半導体光素子を製造する方法である。この方法は、（ａ）第１導電型クラッド層のためのIII−Ｖ化合物半導体層、III構成元素としてアルミニウム、及びＶ族元素としてヒ素を含み活性層のためのIII−Ｖ化合物半導体層、及び第２導電型クラッド層のためのIII−Ｖ化合物半導体層を順に基板上に成長して、該基板上に半導体領域を成長する工程と、（ｂ）シリコン酸化物層からなるハードマスクを前記半導体領域上に形成する工程と、（ｃ）真空容器内に前記ハードマスクが形成された基板を導入し、前記ハードマスクを用いて前記半導体領域の前記第２導電型クラッド層及び前記活性層をドライエッチングにより、半導体メサを形成する工程と、（ｄ）前記ハードマスクを用いて、前記半導体メサの側面上に埋め込み層を成長する工程とを備える。前記半導体メサを形成する工程では、前記第２導電型クラッド層の側面及び前記活性層の側面を形成する第１のエッチング工程と、前記第１導電型クラッド層の側面を形成する第２のエッチング工程とを含み、前記第１のエッチング工程では、炭化水素系エッチングガスを含むプラズマ雰囲気におけるエッチングと、当該基板側に所定のバイアスパワーを印加しながら酸素を含むプラズマ雰囲気におけるアッシングとを行い、露出した前記活性層の前記側面にカーボンおよびシリコン酸化物を含む保護層を形成し、その後第２のエッチング工程を行う。

この製造方法によれば、半導体領域に半導体メサを形成するために、半導体領域を加工するための第１及び第２のエッチング工程を含む。半導体領域の加工の前半部分のための第１のエッチング工程における条件は、半導体領域の加工の後半部分のための第２のエッチング工程における条件とは異なるものである。第１のエッチング工程では、該エッチングで形成された活性層側面を形成すると共に、この露出した側面にカーボンおよびシリコン酸化物を含む保護層を形成する。当該保護層の形成は、炭化水素系エッチングガスを含むプラズマ雰囲気におけるエッチングと基板側に所定のバイアスパワーを印加しながら酸素を含むプラズマ雰囲気におけるアッシングとの組み合わせで可能になる。保護層は、カーボンおよびシリコン酸化物を含み、シリコン酸化物を含まない場合に比べて堅く、高パワーのエッチングに対して充分に保護膜として機能する。第１のエッチング工程後に行われる第２のエッチング工程では、第１導電型クラッド層の加工に適切な加工条件で第１導電型クラッド層を形成する。活性層側面はその上に第１のエッチング工程で形成された保護層で保護されるので、第２のエッチング工程中における活性層へのダメージは低減される。

また、本発明の一側面に係る方法では、前記第１のエッチングの前記エッチングにおいて、前記ハードマスクが形成された前記半導体領域のサイドエッチングにより、ハードマスクの庇を形成してもよい。

この製造方法によれば、該ハードマスクによる庇は、エッチン中にイオン及び／ラジカルがメサの側壁上の堆積物に衝突する頻度を下げるために役立つ。第１のエッチング中に側壁に形成された堆積物は、第２のエッチング中では側壁を保護する。

本発明の一側面に係る方法では、前記第２のエッチング工程は、炭化水素系エッチングガスを含むプラズマ雰囲気におけるドライエッチングと、酸素を含むプラズマ雰囲気におけるアッシングとを含み、前記第２のエッチング工程のアッシングでは、基板側に印加するバイアスパワーがゼロ、又は、前記第１のエッチング工程のアッシングにおけるバイアスパワー以下で行われる。

この製造方法によれば、第２のエッチング工程において行われるアッシングでは、基板側に印加するバイアスパワーがゼロ、又は、前記第１のエッチング工程のアッシングにおけるバイアスパワー以下の低いバイアスパワーで行われるので、エッチングによる活性層を含む半導体領域へのダメージの導入を低減することができる。合わせて、アッシングによりハードマスクのエッチングやハードマスクの形状の変化も低減することができる。

本発明の一側面に係る方法では、前記第１のエッチング工程の前記ドライエッチング、および前記第２のエッチング工程の前記ドライエッチングに用いられる前記炭化水素系エッチングガスには、炭化水素と水素とが含まれており、前記第１のエッチング工程の前記エッチングにおける炭化水素の流量Ｆ１（ＨＣ）と水素の流量Ｆ１（Ｈ_２）との比率（Ｆ１（ＨＣ）／Ｆ１（Ｈ_２））は、前記第２のエッチング工程の前記エッチングにおける炭化水素の流量Ｆ２（ＨＣ）と水素の流量Ｆ２（Ｈ_２）との比率（Ｆ２（ＨＣ）／Ｆ２（Ｈ_２））より小さいことが好ましい。

この製造方法によれば、第１のエッチング工程において炭化水素の流量Ｆ１（ＨＣ）が小さく、これ故に、エッチング雰囲気中における炭化水素ラジカルの量も小さい。これは、保護層の形成に好適な条件である。

本発明の一側面に係る方法では、前記第１のエッチング工程において、前記炭化水素はＣＨ_４を含み、前記炭化水素の流量は、総流量の０．１５以下であることが好ましい。

この製造方法によれば、第１のエッチング工程において、総流量Ｆ１（ＴＯＴＡＬ）に対する炭化水素の流量Ｆ１（ＨＣ）の比（Ｆ１（ＨＣ）／Ｆ１（ＴＯＴＡＬ））が０．１５以下であるので、エッチング雰囲気中における炭化水素ラジカル（例えばＣＨ_３）の量も小さい。これは、エッチングレートが小さくなり、保護層の形成に好適となる。

本発明の一側面に係る方法は、前記ハードマスクのためのシリコン酸化物層を前記半導体領域のコンタクト層上にプラズマＣＶＤ法で成長する工程を更に備えることができる。前記シリコン酸化物が、シリコン原料としてＴＥＯＳを用いた誘導性結合プラズマCVD法（ＩＣＰ−ＣＶＤ法）を用いて形成される。また、前記ハードマスクを構成する前記シリコン酸化物層の厚さは、５００ｎｍ以上であることができる。

この製造方法によれば、前記シリコン酸化物層は半導体領域のコンタクト層上に形成される。ハイメサ構造の半導体光素子が提供される。また、シリコン酸化物層の厚さは５００ｎｍ以上であるので、アッシング時にシリコン酸化物からなるハードマスクの表面がエッチングされる場合でも、充分にハードマスクとしての機能を維持できる。つまり、保護層の形成のためのシリコン酸化物の供給源としての機能と、所定のマスク形状を有するエッチングマスクとしての機能の両方の機能を提供できる。さらに、シリコン原料としてＴＥＯＳを用いたＩＣＰ−ＣＶＤ法でシリコン酸化物を形成するので、低応力の厚い膜の成膜が可能である。この結果、シリコン酸化物層の厚さが５００ｎｍ以上の厚い膜であっても、シリコン酸化物層に割れやひび等の不具合が発生することを低減することができる。

本発明の一側面に係る方法は、前記第１および第２のエッチング工程の前記エッチングが、２高周波電源を備えた誘導性結合プラズマ（ＩＣＰ）―ＲＩＥ装置を用いて行われる。ＩＣＰ−ＲＩＥ装置では、プラズマ発生用高周波電源およびバイアス用高周波電源の２つの高周波電源を有する。プラズマ発生用高周波電源から供給された誘導結合高周波電力（ＩＣＰパワー）により、真空容器内に誘導結合高周波プラズマが発生される。さらに、真空容器内に設置された基板を載置する電極板には、バイアス用高周波電源から高周波電力（バイアスパワー）が供給される。所定のバイアスパワーを印加しながらエッチングを行うことにより、Ａｌ系活性層、例えばＡｌＧａＩｎＡｓ活性層を所望のエッチングレートを維持しながらドライエッチングすることができる。

本発明の一側面に係る方法は、前記埋め込み層を成長するに先立ち、カーボンおよび前記シリコン酸化物を含む前記保護層を除去するためのエッチングを行う工程を更に備えることができる。

この製造方法によれば、カーボンおよび前記シリコン酸化物を含む前記保護層は、エッチングにより除去可能である。このため、必要な場合には、活性層側面の保護層を除去するためのエッチングを行うことができる。この除去により、その後に行われる埋め込み成長の際に、この保護層に起因する異常成長の発生を低減できる。

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

以上説明したように、本発明の一側面によれば、Ａｌ系III−Ｖ化合物半導体層を含む活性層を低いダメージで形成することを可能な、半導体光素子を製造する方法が提供される。

図１は、半導体レーザ素子を製造する方法における主要な工程のために工程フローを示す図面である。 図２は、半導体レーザ素子を製造する方法における工程を模式的に示す図面である。 図３は、半導体レーザ素子を製造する方法における工程を模式的に示す図面である。 図４は、半導体レーザ素子を製造する方法における工程を模式的に示す図面である。 図５は、半導体レーザ素子を製造する方法における工程を模式的に示す図面である。 図６は、アッシング時に印加するバイアスパワーとシリコン酸化物からなるハードマスクのエッチング量の関係を示す図面である。 図７は、アッシング時に印加するバイアスパワーと半導体メサ側面に形成される保護層の厚みとの関係を示す図面である。 図８は、半導体メサの発光層の側面（活性層の側面）に形成された保護層を示す図面である。 図９は、半導体レーザ素子を製造する方法における工程を模式的に示す図面である。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光素子を製造する方法、及び半導体光素子に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

（第１の実施の形態）
本発明の第１実施形態に係る半導体光素子の一例である半導体レーザの製造方法を説明する。図１は、半導体レーザ素子を製造する方法における主要な工程のための工程フローを示す図面である。以下の工程において形成される各半導体層は、有機金属気相成長法（ＭＯＶＰＥ）によって成長される。この成長法では、以下の原料及びドーパントが使用可能である。ガリウム原料、インジウム原料、Al原料、リン原料、及びヒ素原料として、トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、トリメチルアルミニウム（TMAｌ）、フォスフィン（ＰＨ_３）、及びアルシン（ＡｓＨ_３）を用いる。また、ｐ型半導体のドーパントとしてジエチル亜鉛（ＤＥＺｎ）を用い、ｎ型半導体のドーパントとしてモノシラン（ＳｉＨ_４）を用いる。これらは、一例であって、本実施の形態における製造方法は、上記の成長法及びこれらの原料に限定されるものではない。

工程Ｓ１０１では、図２の（ａ）部に示されるように、結晶成長のための下地を提供する基板を準備する。この基板は、例えば半導体基板であることができる。一実施例では、単結晶ＩｎＰを提供できる基板であり、ｎ型ＩｎＰ基板が容易に入手可能である。引き続く説明では、ＩｎＰ基板１１を準備すると共に、ＩｎＰ基板１１の主面１１ａ上に半導体積層を形成する。

成長炉１００ａにＩｎＰ基板１１を配置した後に、工程Ｓ１０２では、この基板１１上に、半導体領域１０をエピタキシャルに成長する。例えば、図２の（ｂ）部に示されるように、複数の半導体層１２〜１７をｎ型ＩｎＰ基板１１の主面１１ａ上の全面に成長する。これらの工程によりエピタキシャル基板Ｅが作製される。エピタキシャル基板Ｅでは、ｎ型ＩｎＰ基板１１の主面１１ａ上の全面に、以下の半導体層を順に成長する。
III−Ｖ化合物半導体からなり第１導電型クラッド層のための半導体層１２。
下部光閉じ込め層のための半導体層１３。
III構成元素としてアルミニウム及びＶ族元素としてヒ素を含むIII−Ｖ化合物半導体からなり活性層のための半導体層１４。
上部光閉じ込め層のための半導体層１５。
III−Ｖ化合物半導体からなり第２導電型クラッド層のための半導体層１６。
コンタクト層のための半導体層１７。
これらの成長は、有機金属気相成長装置といった成長炉１００ａを用いて行われる。これらの成長により、半導体層１２〜１７からなる半導体積層を含む半導体領域１０がＩｎＰ基板１１上に形成される。

本実施形態の半導体層１４は、活性層のために設けられる。活性層は例えば単一又は多重量子井戸構造を有している。多重量子井戸構造は、交互に積層されたウエル層１４ａとバリア層１４ｂとを含み、例えば１０層のウエル層１４ａと１１層のバリア層１４ｂとからなる。コンタクト層のための半導体層１７は、本実施例の半導体積層部１０における表面（半導体領域１０の最上層）である。活性層は、III族構成元素としてアルミニウムを含むIII−Ｖ化合物半導体からなる。また、活性層のIII−Ｖ化合物半導体は、III族構成元素としてガリウム及びインジウムとＶ族構成元素としてヒ素とを含むことができる。活性層の材料は、例えばＡｌＧａＩｎＡｓ等であることができる。下部光閉じ込め層のための半導体層１３、活性層のための半導体層１４及び上部光閉じ込め層のための半導体層１５は発光層１８を構成する。発光層１８は、第１導電型クラッド層のための半導体層１２と第２導電型クラッド層のための半導体層１６との間に設けられる。

エピタキシャル基板Ｅの一例。
下部クラッドァ層のための半導体層１２：ＳｉドープＩｎＰ膜、厚さ５５０ｎｍ、キャリア密度１．１×１０^１８ｃｍ^−３。
下部光閉じ込め層のための半導体層１３：アンドープＡｌＧａＩｎＡｓ膜、厚さ４０ｎｍ、バンドギャップ波長１０００ｎｍ。
活性層のための半導体層１４：ＡｌＧａＩｎＡｓ膜。
ウエル層１４ａ：ＡｌＧａＩｎＡｓ膜、厚さ５ｎｍ、バンドギャップ波長１３１０ｎｍ。
バリア層１４ｂ：ＡｌＧａＩｎＡｓ膜、厚さ８ｎｍ、バンドギャップ波長１１００ｎｍ。
なお、バリア層１４ｂとウエル層１４ａとの歪みは、例えばウエル層１４ａに１．０％の圧縮歪である。
上部光閉じ込め層のための半導体層１５：アンドープＡｌＧａＩｎＡｓ膜、厚さ４０ｎｍ、バンドギャップ波長１０００ｎｍ。
クラッド層のための半導体層１６：ＺｎドープＩｎＰ膜、厚さ１５０ｎｍ、キャリア濃度１．０×１０^１８ｃｍ^−３。
コンタクト層のための半導体層１７：ＺｎドープＩｎＧａＡｓ膜、厚さ１００ｎｍ、キャリア濃度１．５×１０^１８ｃｍ^−３。

必要な場合には、上部光閉じ込め層のための半導体層１５とクラッド層のための半導体層１６との界面に、回折格子のための周期構造を形成してもよい。この回折格子の形成は例えば以下のように行われる：半導体層１２〜１５をｎ型ＩｎＰ基板１１上に成長する。半導体層１５の表面に周期構造を形成した後、その上に半導体層１６及び１７を再成長（オーバーグロース）する。

工程Ｓ１０３では、エピタキシャル基板を成長炉から取り出した後に、図２の（ｃ）部に示されるように、ハードマスクのためのシリコン酸化物層１９を形成する。シリコン酸化物層１９を半導体領域１０の表面（本実施例では、コンタクト層上）の全面に形成する。一実施例では、シリコン酸化物層１９としてＳｉＯ_２膜をプラズマＣＶＤ法により成膜する。この成膜では、Ｓｉ原料としてテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）を用い、酸素原料として酸素ガス（Ｏ_２）を用いることができる。例えば、シリコン酸化物層１９を形成するために、プラズマ発生用高周波電源およびバイアス用高周波電源の２つの高周波電源を備えた誘導結合高周波プラズマ（ＩＣＰ）―CVD装置を用いることができる。

シリコン酸化物層１９としてのＳｉＯ_２膜を、ICP−CVD装置を用いて形成する方法を以下に説明する。まず、ＩＣＰプラズマCVD装置の真空容器１００ｂ内に、例えばテトラエトキシシラン（ＴＥＯＳ）、酸素ガス（Ｏ_２）等の原料ガスを供給し、真空容器１００ｂ外に設けられた高周波コイルを用いて、真空容器１００ｂ内に誘導結合高周波プラズマを発生させる。高周波コイルには、プラズマ発生用高周波電源が接続され、誘導結合高周波電力（ＩＣＰパワー）が供給される。例えば、ＩＣＰパワーとして、周波数が数十ＭＨｚで出力電力が数百Ｗ〜数千Ｗの高周波電力が、プラズマ発生用高周波電源が高周波コイルを介して、真空容器１００ｂ内に供給される。一方、真空容器１００ｂには、基板を載置する電極板が設けられ、この電極板には、バイアス用高周波電源が接続される。バイアス用高周波電源は、周波数が数百ｋＨｚから数ＭＨｚであって出力電力が数十Ｗ〜数百Ｗの高周波電力（バイアスパワー）を出力して電極板に印加するものであり、電極板に印加される電力値に依って、形成されるＳｉＯ_２膜の屈折率、膜歪、緻密性および膜の耐エッチング特性等のＳｉＯ_２膜の特性を制御することができる。
ＳｉＯ_２膜の成膜条件として以下のものを用いることができる。
ＴＥＯＳの流量；１１ｓｃｃｍ（標準立方センチメートル毎分）。
酸素（Ｏ_２）の流量：３００ｓｃｃｍ。
成膜温度（真空加熱）：６００度。
ＳｉＯ_２膜の厚さ：１．０μｍ。

この製造方法によれば、シリコン酸化物層１９は半導体領域１０のコンタクト層上に形成される。ハイメサ構造の半導体レーザが提供される。また、シリコン酸化物層１９の厚さは５００ｎｍ以上であるとき、メサ側壁への保護層の形成のためのシリコンの供給源と、エッチングマスクとの両方の機能を提供できる。さらに、シリコン原料としてＴＥＯＳを用い、２つの高周波電源を備えたＩＣＰ−ＣＶＤ装置を用いてシリコン酸化物層１９を形成するので、低応力で、かつ厚膜のシリコン酸化物層を形成することが可能である。

ハードマスクを作製する。工程Ｓ１０４では、図３の（ａ）部に示されるように、シリコン酸化物層１９上にレジストマスク２１を形成する。具体的には、シリコン酸化物層１９上の全面にレジストを塗布した後に、フォトリソグラフィ技術を用いてこのレジストの露光及び現像を行って、レジストマスク２１を形成する。レジストマスク２１は、半導体領域１０の表面に沿って所定方向に延びる。この所定方向は、半導体レーザにおける光導波方向となる。図３の（ａ）部は、この所定方向と直交する面に沿ってとられた断面を示している。

工程Ｓ１０５では、図３の（ｂ）部に示すように、レジストマスク２１を用いてプラズマ・ドライエッチング装置１００ｃでシリコン酸化物層１９のエッチングを行って、ハードマスク２９を形成する。プラズマ・ドライエッチング装置１００ｃには、プラズマ発生用高周波電源とバイアス用高周波電源の２つの高周波電源を備えた誘導性結合プラズマ（ＩＣＰ）−ＲＩＥ装置を用いることができる。ＩＣＰ−ＲＩＥ装置の構成は、ＩＣＰ−ＣＶＤ装置とほぼ同じであるので、詳細を省略する。プラズマ・ドライエッチング装置（真空容器）１００ｃ外には、誘導結合高周波プラズマを発生させるための高周波コイルが設けられ、プラズマ発生用高周波電源から供給された誘導結合高周波電力（ＩＣＰパワー）が、真空容器１００ｃ内に供給される。一方、真空容器１００ｃ内に設置された基板を載置する電極板には、バイアス用高周波電源から高周波電力（バイアスパワー）が印加される。このエッチングにより、シリコン酸化物層１９から半導体領域１０の一部を覆うエッチングマスク２９を形成する。本実施形態では、シリコン酸化物層１９に対してフッ素系エッチャントを用いた反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を行う。
ＩＣＰ−ＲＩＥエッチングの一実施例が以下に示される。
フッ素系エッチャントガス：ＣＨＦ_３。
ドライエッチング条件の一例を以下に示す。
ガス流量：１５０ｓｃｃｍ。
ガス圧力：９．５Ｐａ。
ＩＣＰパワー：３００Ｗ。
エッチングレート（ＳｉＯ_２）：約８０ｎｍ／分。
バイアスパワー：５０Ｗ。

工程Ｓ１０６では、図３の（ｃ）部に示すようにレジストマスク２１を除去装置１００ｄで除去する。レジストマスク２１は、例えばＯ_２とＣＦ_４の混合ガスを用いたアッシングによって除去される。このアッシング条件の一例を以下に示す。なお、プラズマ・ドライエッチング装置１００ｃと除去装置１００ｄとは、同じ装置を用いて、供給ガスを切り替えるようにしてもよい。
ガス種（Ｏ_２）：流量２００ｓｃｃｍ。
ガス種（ＣＦ_４）：流量６ｓｃｃｍ。
ガス圧力：１０．０パスカル。
ＩＣＰパワー：３００ワット。
バイアスパワー：０ワット。
アッシング時間：３分。
レジストマスク２１を除去するために、アッシングに代えてレジスト剥離液を用いたウェットエッチングを行うことができる。

ハードマスク２９を作製した後に、工程Ｓ１０７では、図４の（ａ）部に示されるように、半導体領域１０の加工を処理装置１００ｅで行う。この加工では、ハードマスク２９を用いて、半導体領域１０から半導体メサ２０を形成する。本実施形態では、ハードマスク２９を用いて、半導体領域１０に含まれる複数の半導体層１２〜１７のドライエッチング及びアッシングを行う。エッチング方法としては、反応性イオンエッチング法（ＲＩＥ）、より具体的にはＩＣＰ−ＲＩＥ法を用いる。半導体領域１０の加工は、工程Ｓ１０８における第１のエッチングと工程Ｓ１０９における第２のエッチングを含む。

工程Ｓ１０８では、第１のエッチングを行う。第１のエッチングでは、図５の（ａ）部に示すように、ハードマスク２９を用いて半導体領域１０の第２導電型クラッド層のための半導体層１６及び発光層１８に加工を施す。この第１のエッチングのために、工程Ｓ１０５で用いたプラズマ発生用高周波電源とバイアス用高周波電源の２つの高周波電源を備えたICP−ＲＩＥ装置を用いることができる。第１のエッチングでは、エッチング（工程Ｓ１０８−１）及びアッシング（工程Ｓ１０８−２）を行う。エッチング（工程Ｓ１０８−１）は、炭化水素系エッチャントを含むプラズマ雰囲気で行われる。アッシング（工程Ｓ１０８−２）は、酸素を含む雰囲気で、基板側に、バイアス用高周波電源から供給される所定のバイアスパワーを印加しながら行われる。第１のエッチングでは、エッチング（工程Ｓ１０８−１）及びアッシング（工程Ｓ１０８−２）が繰り返して行われる。工程Ｓ１０８では、第２導電型クラッド層のための半導体層１６及び発光層１８（活性層１４）にそれぞれ第２導電型クラッド層の側面及び発光層の側面（活性層の側面）を形成する。第１のエッチングでは、半導体層１６及び発光層１８の加工を確実に行うために、第１導電型クラッド層のための半導体層１２の加工を僅かに行うことがある。

工程Ｓ１０８では、上記でも述べたように、上記の発光層１８の側面（活性層１６の側面）に堆積物（保護層）が堆積される。この保護層にはカーボン及びシリコン酸化物が含まれる。この保護層に含まれるカーボンは、エッチングガスとして用いる炭化水素系エッチングガスがエッチング時に分解して生じたカーボンが半導体メサ側壁に付着したものである。一方、保護層に含まれるシリコン酸化物はアッシング時に所定のバイアスパワーを印加しながら行われることで、ハードマスク２９の表面がエッチングされ、このエッチングされたシリコン酸化物が半導体メサ側壁に供給されたものである。エッチング（工程Ｓ１０８−１）及びアッシング（工程Ｓ１０８−２）を繰り返し行うことにより、半導体メサ側面への保護層の形成が促進される。

第１のエッチングの一例は以下のものである。これは、Ａｌ系半導体の活性層をエッチングでき、かつ、半導体メサを構成する発光層の側面（活性層２４の側面）に堆積物（保護層）を形成するドライエッチングおよびアッシングの条件である。
（ICP-RIEドライエッチング条件）
エッチングガス：ＣＨ_４とＨ_２との混合ガス。
ガス流量：（ＣＨ_４）１０．０ｓｃｃｍ、（Ｈ_２）９０．０ｓｃｃｍ。
ガス圧力：１．５パスカル。
ＩＣＰパワー：１５０ワット。
バイアスパワー：１５ワット。
エッチングの深さ：０．６μｍ。
エッチングレート（ＩｎＰ換算）：約２５ｎｍ／分。
エッチング時間：１８０ｓｅｃ／ｃｙｃｌｅ。
（アッシング条件）
アッシングガス：Ｏ_２。
ガス流量：（Ｏ_２）８０ｓｃｃｍ。
ガス圧力：１．５パスカル。
ＩＣＰパワー：３００ワット。
バイアスパワー：１５ワット。
アッシング時間：１０５ｓｅｃ／ｃｙｃｌｅ。
このエッチングとアッシングの約５０回の繰り返しを行う。

特に、工程Ｓ１０８における第１のエッチングでは、所定のバイアスパワーを印加しながらアッシングを行う（工程Ｓ１０８−２）。一般に、炭化水素系エッチャントを含む雰囲気でドライエッチング法により半導体層をエッチングして半導体メサを形成した場合、半導体メサ側壁には、炭化水素が分解して生じたカーボンが付着する。このため、この半導体メサ側壁に付着したカーボンは、その後のエッチングや、半導体メサ形成後に行われる埋め込み成長の障害となるため、酸素を含む雰囲気でアッシングし、除去される。この場合、通常バイアスパワーは印加しないで行われる。

一方、本実施例において、第１のエッチングにおけるアッシング（工程Ｓ１０８−２）では、所定のバイアスパワーを印加しながらアッシングを行う。この結果、半導体メサ側面に、カーボン及びシリコン酸化物を含む保護層を形成することができる。この保護層を形成するためには、ＲＩＥエッチング後に行うアッシング工程において所定のバイアスパワーを印加する必要がある。図６に、アッシング時に印加するバイアスパワーとシリコン酸化物からなるハードマスクのエッチング量の関係を示す。また、図７に、アッシング時に印加するバイアスパワーと半導体メサ側面に形成される保護層の厚みとの関係を示す。図６及び図７において、エッチング条件とアッシング条件については、アッシング時のバイアスパワー以外は、すべて同じ条件で行った。図６から、シリコン酸化物からなるハードマスクのエッチング量が、バイアスパワーに比例して大きくなることがわかる。また、図７において、半導体メサ側面に形成される保護層は、バイアスパワーがゼロのときは形成されない。しかし、バイアスパワーを印加し、バイアスパワーを大きくするにしたがって、バイアスパワーに比例して、保護層の厚みも大きくなることがわかる。この半導体メサの側面に形成される保護層は、アッシング時にバイアスパワーを印加することで、ハードマスク２９を構成するＳｉＯ_２の表面が酸素プラズマによりエッチングされる量が増大し、このエッチングされたＳｉＯ_２が、カーボンとともに、半導体メサ側面に付着して堆積することで形成されるものと考えられる。なお、バイアスパワーを印加することで酸素プラズマによりハードマスク２９のエッチング量が増大することに起因して、ハードマスク２９の形状、寸法等が変更することが考えられる。このハードマスク２９の形状、寸法等の変更が生じないように、ハードマスク２９は、充分に厚い厚みを有するように形成される。例えば、ハードマスク２９の厚みは、好適には５００ｎｍ以上の厚みを有する。なお、ハードマスク２９の厚みが厚い場合でも、ＴＥＯＳ原料を用いたＩＣＰ−ＣＶＤ法を用いて形成することにより、シリコン酸化物層の膜応力が所定の範囲内になるように制御することができるので、膜応力に起因したシリコン酸化物層の割れやひび等の不具合が生じることを防止できる。

工程Ｓ１０９では、第２のエッチングを行う。第２のエッチングでは、図５の（ｂ）部に示すように、ハードマスク２９を用いて半導体領域１０の第１導電型クラッド層のための半導体層１２に加工を行う。第２のエッチングでは、エッチング（工程Ｓ１０９−１）及びアッシング（工程Ｓ１０９−２）を行う。エッチング（工程Ｓ１０９−１）は、炭化水素系エッチャントを含む雰囲気で行われる。アッシング（工程Ｓ１０９−２）は酸素を含む雰囲気で行われる。第２のエッチングでは、エッチング（工程Ｓ１０９−１）及びアッシング（工程Ｓ１０９−２）が繰り返して行われる。工程Ｓ１０９では、第１導電型クラッド層１２に第１導電型クラッド層２２の側面を形成する。

第２のエッチングの一例は以下のものである。これは、活性層下のＩｎＰを削るための、低ダメージのドライエッチングおよびアッシングの条件である。特に、アッシングでは、ハードマスク２９のエッチングによるハードマスクの変形を低減するために、第１のエッチングにおけるアッシング時に印加するバイアスパワーよりも低いバイアスパワーを印加するか、若しくは、バイアスパワーを印加しない（バイアスパワーをゼロ）で行うことができる。本実施例では、バイアスパワーはゼロにしてアッシングを行った。
（ICP-RIEドライエッチング条件）
エッチングガス：ＣＨ_４とＨ_２との混合ガス。
ガス流量：（ＣＨ_４）１２．５ｓｃｃｍ、（Ｈ_２）３７．５ｓｃｃｍ。
ガス圧力：１．５パスカル。
ＩＣＰパワー：２００ワット。
バイアスパワー：１５ワット。
エッチングの深さ：１回目と合わせてトータル２．２μｍ。
エッチングレート（ＩｎＰ換算）：約６０ｎｍ／分。
エッチング時間：１８０ｓｅｃ／ｃｙｃｌｅ。
（アッシング条件）
アッシングガス：Ｏ_２。
ガス流量：（Ｏ_２）８０ｓｃｃｍ。
ガス圧力：１．５パスカル。
ＩＣＰパワー：３００ワット。
バイアスパワー：０ワット。
アッシング時間：１０５ｓｅｃ／ｃｙｃｌｅ。
このエッチングとアッシングの約２０回の繰り返しを行う。

この製造方法によれば、半導体領域１０の加工のために、半導体領域１０に第１及び第２のエッチングを施す。このとき、半導体領域１０の加工おける前半部分のための第１のエッチングおける条件は、半導体領域１０の加工における後半部分のための第２のエッチングと異なるものである。第１のエッチングでは、特に、アッシング（工程Ｓ１０８−２）において、半導体メサの露出した活性層の側面に所定の厚みの保護層を形成するために、所定のバイアスパワーを印加しながら行う。このとき、シリコン酸化物からなるハードマスク２９の表面が酸素プラズマによりエッチングされ、半導体メサの側面に保護層を形成するためのシリコン酸化物を供給することができる。つまり、第１のエッチングにより、該エッチングで形成された活性層側面にカーボン及びシリコン酸化物を含む保護層を堆積させる。保護層の形成は、炭化水素系エッチャントを含む雰囲気におけるエッチングと酸素を含む雰囲気におけるアッシングとの組み合わせで可能になる。このように保護層は、カーボン及びシリコン酸化物を含み、シリコン酸化物を含まない場合に比べて堅い。第２のエッチングでは、第１導電型クラッド層２２の形成に適切な加工条件で第１導電型半導体層１２を加工できる。具体的には、低ダメージのドライエッチングおよびアッシングの条件で行うことができる。特に、第２のエッチング工程のアッシングでは、ハードマスク２９のエッチングが生じないように、第１のエッチング工程のアッシングで印加するバイアスパワーよりも低いバイアスパワーを印加するか、またはバイアスパワーを印加しない（バイアスパワーをゼロ）で行うことができる。活性層側面はその上に第１のエッチングで形成された堆積物で保護されるので、第２のエッチング中における活性層２４へのダメージは低減される。

第１及び第２のエッチングの後に、半導体領域１０から半導体メサ２０が形成される。半導体メサ２０の高さＨは、例えば２．２μｍである。半導体メサ２０は、ｎ型クラッド層２２、下部光閉じ込め層２３、活性層２４、上部光閉じ込め層２５、ｐ型クラッド層２６、およびコンタクト層２７を含む。

図８の（ａ）部は、半導体メサの発光層の側面（活性層の側面）に形成された保護層を示す走査型電子顕微鏡像を示す図面であり、図８の（ｂ）部は、半導体メサの発光層の側面（活性層の側面）に形成された保護層を模式的に示す図面である。図８の（ａ）部において、矢印が保護層を指し示している。図８の（ａ）部に示されるように、顕微鏡像には、図８の（ｂ）部に模式的に示されるように側壁に保護層が観察される。

必要な場合には、工程Ｓ１１０では、カーボン及びシリコン酸化物からなる保護層を除去するためのエッチングを行うことができる。この製造方法によれば、カーボン及びシリコン酸化物は、エッチングにより除去可能である。このため、必要な場合には、活性層側面の保護層を除去するためのエッチングを行うことができる。このカーボン及びシリコン酸化物からなる保護層は、硫酸やフッ酸などで除去できる。その後行われる埋込再成長工程においては、この保護層が半導体メサの側壁に残留することにより、異常成長が発生することがある。この埋め込み成長前に保護層を除去することにより、この保護層に起因した埋め込み成長時の異常成長を低減できる。

工程Ｓ１１１では、図４の（ｂ）部に示されるように、ハードマスク２９を用いて、半導体メサ２０を埋め込むように埋め込み層３１を成長する。この再成長では、活性層２４の両側面２０ａ上に埋め込み層が成長炉１００ｆで成長される。

一実施例における再成長は以下のものである。図４の（ｂ）部に示されるように、ハードマスク２９を選択成長マスクとして使用して、基板１１の表面及び半導体メサ２０の周囲に、ｐ型電流ブロック層（第１導電型半導体埋め込み層）３３のためのＺｎドープＩｎＰ半導体層を成長させる。次に、図４の（ｃ）部に示されるように、ｎ型電流ブロック層（第２導電型半導体埋め込み層）３４のためのＳｉドープＩｎＰ半導体層をｐ型電流ブロック層３３上に成長する。ｐ型電流ブロック層３３及びｎ型電流ブロック層３４の成長は、例えば有機金属気相成長法によって行われる。

これらｐ型電流ブロック層３３及びｎ型電流ブロック層３４の成長後に、工程Ｓ１１２では、図９の（ａ）部に示されるように、ハードマスク２９をフッ酸により除去する。この除去により、コンタクト層２７上に残存していた酸化膜も併せて除去される。また、必要な場合には、埋め込み層３５の平坦化のための処理を行うことができる。

続いて、図９の（ｂ）部に示されるように、コンタクト層２６上の全面に絶縁性の保護膜２８を形成する。保護膜２８は、半導体メサ２０の上部上に開口を有する。アノード電極３０ａを保護膜２８の開口を介してコンタクト層２７と接するように形成し、カソード電極３０ｂをｎ型ＩｎＰ基板１１の裏面上に形成する。アノード電極２９ａは例えばＡｕＺｎで構成されることができ、カソード電極２９ｂは例えばＡｕＧｅで構成されることができる。その後、ｎ型ＩｎＰ基板１１をチップ状に分割することにより、図９の（ｃ）部に示される半導体レーザ素子１が完成する。

活性層２４は、III族構成元素としてガリウム及びインジウムとＶ族構成元素としてヒ素とを含むIII−Ｖ化合物半導体からなる。Ｖ族構成元素としてのヒ素はIII族構成元素としてのアルミニウムとの結合エネルギーが大きいので、この結合を切断できる加工条件が第１のエッチングにおいて採用される。この加工条件は、活性層２４の下地となるクラッド層２２にダメージを与える可能性がある。しかしながら、第２のエッチング条件の採用により、このダメージの発生を避けることができ、また活性層２４の加工も可能になる。

ハードマスク２９の下面と活性層のための半導体層２４の上面との距離は６００ｎｍ以下であることが好ましい。上記の距離が６００ｎｍ以下であるとき、活性層側面に保護層を形成できる。上記の距離が６００ｎｍを越えるとき、ＳｉＯ２の供給源であるハードマスク２９と活性層のための半導体層２４との距離が大きいために、保護層が活性層側面に十分に形成されないことがある。

第１導電型クラッド層のための半導体層１３のIII−Ｖ化合物半導体はＩｎＰを含むことができる。第２導電型クラッド層のための半導体層１６のIII−Ｖ化合物半導体はＩｎＰを含むことができる。第１のエッチングにおける半導体層（第１導電型クラッド層）１３のＩｎＰのエッチングレートは、第２のエッチングにおける半導体層（第２導電型クラッド層）１６のＩｎＰのエッチングレートより小さいことが好ましい。ＩｎＰのエッチングレートに関しては、第１のエッチングにおけるＩｎＰのエッチングレートは、第２のエッチングにおけるＩｎＰのエッチングレートより小さいとき、半導体メサ形成のためにエッチング時間が長くなるため、活性層側面に保護層を形成するための充分な時間が確保できる。一方、第２のエッチングにおける加工においては、エッチングレートがより大きく設定されることでエッチング時間を短縮できるので、第１導電型クラッド層２２のダメージを小さくできる。

また、第１のエッチングにおけるエッチング工程のエッチング条件によるサイドエッチング量を大きくすることにより、ハードマスク２９の庇が形成されることが好ましい。例えば、第１のエッチングにおける半導体層（第１導電型クラッド層）１３のＩｎＰのエッチングレートを第２のエッチングにおける半導体層（第２導電型クラッド層）１６のＩｎＰのエッチングレートより小さくして、半導体メサを形成した場合、サイドエッチング量は増大するので、ハードマスク２９の庇を容易に形成することができる。これにより、側壁における堆積物（保護層）の堆積を引き起こすことができる。また、該庇は、エッチン中にイオン及び／ラジカルがメサの側壁上の保護層に衝突する頻度を下げるために役立つ。一方、第１のエッチング中に側壁に形成された保護層は、第１のエッチング中では側壁を保護する。

第１及び第２のエッチングのエッチングは、上記でも述べたようにＩＣＰ−ＲＩＥ装置を用いて行われる。第１のエッチングにおけるアッシング工程では、シリコン酸化物からなるハードマスク２９の表面が酸素プラズマによりエッチングされ、半導体メサの側面に所定の厚みの保護膜を形成するために、所定のバイアスパワーを印加しながら行うことができ、第２のエッチングにおけるアッシング工程では、シリコン酸化物からなるハードマスク２９の表面がエッチングによる形状の変形防止と活性層へのダメージの低減のために、バイアスパワーはゼロまたは第１のエッチング工程のアッシングにおけるバイアスパワー以下の、より小さいバイアスパワーを用いて行われる。一方、第１のエッチングにおけるエッチング工程のためのＩＣＰパワーは第２のエッチングにおけるエッチング工程のためのＩＣＰパワーより小さいことが好ましい。第１のエッチングにおけるＩＣＰパワーを第２のエッチングにおけるＩＣＰパワーより小さくするので、エッチング中における炭化水素の分解が少なくなって、エッチング雰囲気中の炭化水素ラジカルの量が少なくなる。炭化水素ラジカルの減少により、活性層のための半導体層１４のエッチングレートが小さくなる。この結果、ハードマスク２９と活性層のための半導体層１４の間に形成された、例えばコンタクト層のための半導体層１７およびクラッド層のための半導体層１６のサイドエッチングが促進される。これ故に、ハードマスク２９の庇が形成され、この庇が、エッチン中にイオン及び／ラジカルがメサの側壁上の保護層に衝突することを妨げて、衝突頻度を下げるために役立つ。

第１のエッチングのエッチング工程における炭化水素の流量Ｆ１（ＨＣ）と水素の流量Ｆ１（Ｈ_２）との比率（Ｆ１（ＨＣ）／Ｆ１（Ｈ_２））は第２のエッチングエッチング工程における炭化水素の流量Ｆ２（ＨＣ）と水素の流量Ｆ２（Ｈ_２）との比率（Ｆ２（ＨＣ）／Ｆ２（Ｈ_２））より小さいことが好ましい。第１のエッチングにおいて炭化水素の流量Ｆ１（ＨＣ）が小さく、これ故に、エッチング雰囲気中における炭化水素ラジカルの量も小さい。これは、保護層の形成に好適な条件である。第１のエッチングにおいて、総流量Ｆ１（ＴＯＴＡＬ）に対する炭化水素の流量Ｆ１（ＨＣ）の比（Ｆ１（ＨＣ）／Ｆ１（ＴＯＴＡＬ））が０．１５以下であるので、エッチング雰囲気中における炭化水素ラジカル（例えばＣＨ_３）の量も小さい。これは、エッチングレートが小さくなり、保護層の形成に好適となる。例えば、炭化水素の流量は、総流量の０．１５以下であることが好ましい。このエッチングにおいて炭化水素としてはＣＨ_４を用いることができる。

Ａｌ系活性層、例えばＡｌＧａＩｎＡｓ活性層のエッチングについて説明する。発明者の知見によれば、Ａｌ系活性層、例えばＡｌＧａＩｎＡｓ活性層においてはＡｌ−Ａｓの結合エネルギーが高い。このため、ＡｌＧａＩｎＡｓをドライエッチングする際にはＩｎＧａＡｓＰ活性層のドライエッチングよりも高いバイアスパワーを加える。バイアスパワーを高くすることで、プラズマ中のラジカルによる化学エッチング作用（ＲＩＥ）に加えて、プラズマ中のイオンまたはラジカルによる物理的エッチング作用（イオンミリング）が増大する。この結果、エッチングレートが増大することが考えられる。しかし、この高いバイアスパワーは、エッチングされる半導体層にダメージ（例えば結晶欠陥など）を与え、このダメージは、デバイスの特性や信頼性に係る技術的問題を引き起こす可能性がある。ＡｌＧａＩｎＡｓ活性層だけ高バイアスパワーでエッチングすると共に、その後のＩｎＰ層を低バイアスパワーでエッチングして、少しでも結晶に与えるダメージを減らす方式がある。しかしながら、エッチング中にＡｌＧａＩｎＡｓ活性層の側面が低バイアスパワーのエッチングに晒されることになり、この方式では、ＡｌＧａＩｎＡｓ活性層の側面に、Ａｌを含む堆積物が形成される。このＡｌ系堆積物の除去が難しく、その後の工程に影響を与える。

このような背景のもとに、ＡｌＧａＩｎＡｓ層を低ダメージにドライエッチングする方法を提供することについて検討してきた。まず、ＣＨ_４／Ｈ_２ガスを用いてＡｌＧａＩｎＡｓ層をドライエッチングすることに加えて、さらにドライエッチング後にＯ_２アッシングを行うことで、ＡｌＧａＩｎＡｓ活性層の側面に保護膜を形成することについて検討した。ドライエッチング後のアッシングでは、ドライエッチングの際に半導体メサ側壁に付着したカーボンを酸素プラズマ中で化学的に反応させて除去することを目的として行われる。このため、通常、アッシングの際にはバイアスパワーは印加しない。一方、バイアスパワーを印加しながらアッシングを行うことで、ＡｌＧａＩｎＡｓ半導体層のエッチング途中の段階でＡｌＧａＩｎＡｓ層の側面が堆積物で覆われることを見出した。この堆積物は、好適なエッチングを得られるときには、カーボン及びシリコン酸化物を含んでいる。さらに、バイアスパワーを印加してアッシングを行った場合、供給するバイアスパワーに比例して、ハードマスクを構成するシリコン酸化物がエッチングされること、およびバイアスパワーに比例して堆積物（保護層）の厚みが大きくなることも分かった。つまり、この堆積物に含まれるシリコン酸化物は、シリコン酸化物マスクがアッシング時にエッチングされて雰囲気中に供給されたものであると考えられる。さらに、ＲＩＥエッチングとアッシングを繰り返し行うことで、半導体メサの側面への保護層の形成が、より促進されることも明らかになった。また、炭化水素の流量比を減らす、または誘導結合プラズマ（ＩＣＰ）パワーを減らす、等に条件設定によりプラズマ中のＣＨ_３ラジカル密度を低くして、Ａｌ系活性層でのエッチングレートを遅くする。これによって、Ａｌ系活性層よりも上層のサイドエッチングを促進させることができ、Ａｌ系活性層の側面に所望の堆積物層（保護層）を形成可能になった。なお、シリコン酸化物マスクをアッシングにより、意図的に削るために、ＴＥＯＳ原料を用いたＩＣＰ−ＣＶＤ法を用いて形成したリコン酸化物と組み合わせて用いることが好適である。ＴＥＯＳ原料を用いたＩＣＰ−ＣＶＤ法を用いてシリコン酸化物マスクを形成した場合、シリコン酸化物の緻密性や耐エッチング性を容易に制御することができるので、アッシングによるシリコン酸化物のエッチングの制御を好適に行うことができる。また、本実施例では、シリコン酸化物マスクが削られることにより、マスクの形状等の変化が生じることを防止するために、シリコン酸化物マスクを、例えば５００ｎｍ以上の厚みで厚く形成する。ＴＥＯＳ原料を用いたＩＣＰ−ＣＶＤ法を用いてシリコン酸化物マスクを形成した場合は、シリコン酸化物膜の膜応力が所定の範囲内になるように制御することもできるので、シリコン酸化膜マスクを厚く形成した場合でも膜応力に起因したシリコン酸化膜の割れ等の不具合が生じることを防止できるので好適である。

この堆積を利用すると、ＡｌＧａＩｎＡｓ活性層側面が十分に保護層（特にシリコン酸化物を含むため、カーボン単独よりも硬くなっている）で覆われているので、その後に活性層より下層をエッチングするエッチング条件でも、ＡｌＧａＩｎＡｓ活性層に与えるダメージを低減できる。また、このカーボンおよび前記シリコン酸化物を含む保護層は、ドライエッチング後に、硫酸やフッ酸などで除去できる。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

以上説明したように、本実施の形態によれば、Ａｌ系III−Ｖ化合物半導体層を含む活性層を低いダメージで形成することを可能な、半導体レーザ素子を製造する方法が提供される。

１…半導体レーザ素子、１０…半導体領域、１１…基板、１１ａ…主面、１２〜１７…半導体層、１４ａ…バリア層、１４ｂ…ウエル層、１８…発光層、１９…シリコン酸化物層、２０…半導体メサ、２１…レジストマスク、２２…クラッド層、２３…下部光閉じ込め層、２４…活性層、２５…上部光閉じ込め層、２６…ｐ型クラッド層、２７…コンタクト層、２８…保護膜、２９…ハードマスク、３０ａ…アノード電極、３０ｂ…カソード電極、３１…埋め込み層、３３…ｐ型電流ブロック層、３４…ｎ型電流ブロック層。

Claims (9)

1. 半導体光素子を製造する方法であって、
   第１導電型クラッド層のためのIII−Ｖ化合物半導体層、III構成元素としてアルミニウム、及びＶ族元素としてヒ素を含み活性層のためのIII−Ｖ化合物半導体層、及び第２導電型クラッド層のためのIII−Ｖ化合物半導体層を順に基板上に成長して、該基板上に半導体領域を成長する工程と、
   シリコン酸化物層からなるハードマスクを前記半導体領域上に形成する工程と、
   前記ハードマスクが形成された基板を真空容器内に導入し、前記ハードマスクを用いて前記半導体領域の前記第２導電型クラッド層及び前記活性層をドライエッチングにより、半導体メサを形成する工程と、
   前記ハードマスクを用いて、前記半導体メサの側面上に埋め込み層を成長する工程と、
   を備え、
   前記半導体メサを形成する工程では、前記第２導電型クラッド層の側面及び前記活性層の側面を形成する第１のエッチング工程と、前記第１導電型クラッド層の側面を形成する第２のエッチング工程とを含み、
   前記第１のエッチング工程では、炭化水素系エッチングガスを含むプラズマ雰囲気におけるドライエッチングと、当該基板側に所定のバイアスパワーを印加しながら、酸素を含むプラズマ雰囲気におけるアッシングとを行い、露出した前記活性層の前記側面にカーボンおよび前記シリコン酸化物を含む保護層を形成し、その後前記第２のエッチング工程を行う、半導体光素子を製造する方法。
2. 前記第１のエッチング工程の前記エッチングにおいて、前記ハードマスクが形成された前記半導体領域のサイドエッチングにより、前記ハードマスクの庇を形成する、請求項１に記載の半導体光素子を製造する方法。
3. 前記第２のエッチング工程は、炭化水素系エッチングガスを含むプラズマ雰囲気におけるドライエッチングと、酸素を含むプラズマ雰囲気におけるアッシングとを含み、前記第２のエッチング工程のアッシングでは、基板側に印加するバイアスパワーがゼロ、又は、前記第１のエッチング工程のアッシングにおけるバイアスパワー以下で行われる、請求項１または請求項２に記載された半導体光素子を製造する方法。
4. 前記第１のエッチング工程の前記ドライエッチング、および前記第２のエッチング工程の前記ドライエッチングに用いられる前記炭化水素系エッチングガスには、炭化水素と水素とが含まれており、前記第１のエッチング工程の前記ドライエッチングにおける炭化水素の流量Ｆ１（ＨＣ）と水素の流量Ｆ１（Ｈ_２）との比率（Ｆ１（ＨＣ）／Ｆ１（Ｈ_２））は、前記第２のエッチング工程の前記エッチングにおける炭化水素の流量Ｆ２（ＨＣ）と水素の流量Ｆ２（Ｈ_２）との比率（Ｆ２（ＨＣ）／Ｆ２（Ｈ_２））より小さい請求項３に記載された、半導体光素子を製造する方法。
5. 前記第１のエッチング工程において、前記炭化水素はＣＨ_４を含み、
   前記炭化水素の流量は、総流量の０．１５以下である請求項１〜請求項４のいずれか一項に記載された、半導体光素子を製造する方法。
6. 前記ハードマスクのためのシリコン酸化物層を前記半導体領域のコンタクト層上に形成する工程を更に備え、
   前記シリコン酸化物が、シリコン原料としてＴＥＯＳを用いた誘導性結合プラズマCVD法（ＩＣＰ−ＣＶＤ法）を用いて形成される、請求項１〜請求項５のいずれか一項に記載された半導体光素子を製造する方法。
7. 前記ハードマスクを構成する前記シリコン酸化物層の厚さは、５００ｎｍ以上である請求項１〜請求項６のいずれか一項に記載された、半導体光素子を製造する方法。
8. 前記第１および第２のエッチング工程の前記エッチングが、２つの高周波電源を備えた誘導性結合プラズマ（ＩＣＰ）―ＲＩＥ装置を用いて行われる、請求項１〜請求項７のいずれか一項に記載された、半導体光素子を製造する方法。
9. 前記埋め込み層を成長するに先立ち、カーボンおよび前記シリコン酸化物を含む前記保護層を除去するためのエッチングを行う工程を更に備える請求項１〜請求項８のいずれか一項に記載された、半導体光素子を製造する方法。