JP2016076612A

JP2016076612A - 量子カスケードレーザ、及び量子カスケードレーザを製造する方法

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Publication number: JP2016076612A
Application number: JP2014206369A
Authority: JP
Inventors: 幸洋辻; Yukihiro Tsuji
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2014-10-07
Filing date: 2014-10-07
Publication date: 2016-05-12
Anticipated expiration: 2034-10-07
Also published as: JP6327098B2

Abstract

【課題】半導体メサの高さを低くできるとともに埋込領域の厚みを増大できる構造を有する量子カスケードレーザ、ならびに、該量子カスケードレーザを製造する方法を提供する。【解決手段】量子カスケードレーザ１は、基板１０の主面上に設けられ、量子カスケードレーザ１のための活性層１２を含む半導体メサ２０と、基板１０の主面上に設けられ、基板１０の主面の法線方向に順に配列された第１部分３１及び第２部分３２を含む埋込領域３０と、半導体メサ２０の上面に接触を成し、埋込領域３０上に設けられた導体領域４０と、を備える。第１部分３１は、半導体メサ２０を埋め込み、第２部分３２は、第２開口３５を有し、半導体メサ２０及び第２開口３５は、基板１０の主面の法線方向に順に配列され、導体領域４０は、第２開口３５に位置する。【選択図】図１

Description

本発明は、量子カスケードレーザ、及び量子カスケードレーザを製造する方法に関する。

特許文献１は、埋め込みヘテロ構造を持つ量子カスケードレーザを開示する。また、非特許文献１は、半絶縁性ＩｎＰ層の電気特性について開示する。

特開２００８−２１８９１５号公報

O. Ostinelli etal.,"Growth and characterization of iron-dopedsemi-insulating InP buffer layers for Al-free GaInP/GaInAs high electronmobility transistors", Journal of Applied Physics, USA,American Institute of Physics, December 2010, Vol.108, p.114502.

埋め込みヘテロ構造の量子カスケードレーザにおいて、半絶縁性ＩｎＰ層は、半導体メサの埋込領域として用いられている。量子カスケードレーザは、通信用の半導体レーザと異なり、埋込領域に高い耐電圧性を求める。埋込領域の耐電圧性を向上させるために、埋込領域が厚くなっている。ただし、埋込領域の厚みに合わせて半導体メサも高くすると、半導体メサのエッチング時に、半導体メサにサイドエッチが生じて、メサ幅が不均一となる。

本発明の一側面は、半導体メサの高さを低くできるとともに、埋込領域の厚みを増大できる構造を有する量子カスケードレーザを提供することを目的とする。本発明の別の側面は、この量子カスケードレーザを製造する方法を提供することを目的とする。

本発明の一側面に係る量子カスケードレーザは、基板の主面上に設けられ、量子カスケードレーザのための活性層を含む半導体メサと、基板の主面上に設けられ、基板の主面の法線方向に順に配列された第１部分及び第２部分を含む埋込領域と、半導体メサの上面に接触を成し、埋込領域上に設けられた導体領域と、を備え、第１部分は、半導体メサを埋め込み、第２部分は、開口を有し、半導体メサ及び開口は、基板の主面の法線方向に順に配列され、導体領域は、開口に位置し、第２部分の上端における開口の第１幅は、第２部分の下端における開口の第２幅より大きく、開口の幅は、第１幅から第２幅に単調に変化し、導体領域は、金属又は半導体からなる。

本発明の別の側面に係る量子カスケードレーザを製造する方法は、量子カスケードレーザのための活性層を含む半導体積層を基板の主面上に成長する工程と、半導体積層の上にマスクを形成する工程と、マスクを用いた反応性イオンエッチング法によって、半導体積層から半導体メサを形成する工程と、半導体原料ガス及びハロゲン系ガスを成長炉に供給しながら、半導体メサを埋め込む下部埋込領域を成長すると共に下部埋込領域の上に上部埋込領域を形成して、半導体メサ上に開口を有する埋込領域を主面上に成長する工程と、埋込領域を成長した後に、マスクを除去して開口に半導体メサの上面を露出させる工程と、マスクを除去した後に、半導体及び金属の少なくとも一つを含む導体領域を埋込領域の開口に形成する工程と、を備え、半導体メサを埋め込む第１部分の厚みは、半導体メサの上面までの高さとほぼ同じであり、導体領域は、半導体メサの上面に接触する。

本発明の一側面によれば、本発明の一側面は、半導体メサの高さを低くできるとともに、埋込領域の厚みを増大できる構造を有する量子カスケードレーザを提供することができる。本発明の別の側面は、この量子カスケードレーザを製造する方法を提供することができる。

本発明の第１実施形態に係る量子カスケードレーザを概略的に示した断面図である。本発明の第１実施形態に係る量子カスケードレーザを製造する方法を示す流れ図である。本発明の第１実施形態に係る図２に示す方法の主要な工程における生産物を示す断面図である。本発明の第１実施形態に係る図２に示す方法の主要な工程における生産物を示す断面図である。本発明の実施例に係る基板上の半導体積層の主面上に形成されたマスクの形状を示す図である。本発明の実施例に係るハロゲン系ガスを添加しないで半導体メサを埋め込むように成長された埋込領域の断面を模式的に示す図である。本発明の実施例に係る埋込領域の耐電圧と埋込領域の厚みとの関係を示す図である。本発明の第２実施形態に係る量子カスケードレーザを概略的に示した断面図である。本発明の第２実施形態に係る量子カスケードレーザを製造する方法を示す流れ図である。本発明の第２実施形態に係る図９に示す方法の主要な工程における生産物を示す断面図である。本発明の第３実施形態に係る量子カスケードレーザを概略的に示した断面図である。本発明の第３実施形態に係る量子カスケードレーザを製造する方法を示す流れ図である。本発明の第３実施形態に係る図１２に示す方法の主要な工程における生産物を示す断面図である。本発明の第１実施形態に係る量子カスケードレーザとともに、比較例に係る量子カスケードレーザを概略的に示した断面図である。

この量子カスケードレーザによれば、埋込領域では、第１部分の上に第２部分が設けられ、この第２部分は、埋込領域の厚みが半導体メサの高さを超えるように設けられることができる。このため、量子カスケードレーザにおいては、メサ幅の均一性が得られるように半導体メサの高さを抑えた上で、耐電圧性に必要な厚さの埋込領域を有する構造を提供できる。また、第２部分の上端における開口の第１幅は、第２部分の下端における開口の第２幅より大きく、開口の幅は、第１幅から第２幅に単調に変化するので、開口は導体領域で満たされ、この導体領域を介して良好な放熱性能を提供できる。

上記の量子カスケードレーザでは、半導体メサは、活性層の上または下に回折格子を含むことが好ましい。この量子カスケードレーザによれば、単色性に優れ単一縦モードで発振することができる。

上記の量子カスケードレーザでは、基板の主面から埋込領域の第１部分の上面までの高さが、基板の主面から半導体メサの上面までの高さとほぼ同じであってもよい。

上記の量子カスケードレーザでは、導体領域はＩＩＩ−Ｖ族化合物半導体を含むことが好ましい。この量子カスケードレーザによれば、半導体メサが、ＩＩＩ−Ｖ族化合物半導体を含む導体領域を介して、上部電極に電気的に接続される。

上記の量子カスケードレーザでは、導体領域はＴｉ、Ｐｔ及びＡｕを含むことが好ましい。この量子カスケードレーザによれば、Ｔｉ、Ｐｔ及びＡｕを含む導体領域が、半導体メサと上部電極とを電気的に接続する。また、この導体領域は、より良好な放熱性能を提供する。

上記の量子カスケードレーザでは、埋込領域の第１部分と第２部分との間に、中間開口を有する中間部分を更に有し、中間開口の幅が、半導体メサの幅とほぼ同じであってもよい。

この量子カスケードレーザを製造する方法によれば、半導体原料ガス及びハロゲン系ガスが成長炉に供給されて埋込領域を成長する。これ故に、半導体メサの上部の縁付近における異常成長を抑制しながら、半導体メサの高さよりも厚い埋込領域が成長される。さらに、開口によって、半導体メサと導体領域とが良好に電気的に結合される。

いくつかの実施形態に係る量子カスケードレーザ及び量子カスケードレーザを製造する方法を、以下に図面を参照しつつ説明する。以下の説明では、図面の説明において同一の要素には同一の符号を付する。

（第１の実施の形態）
図１は、第１実施形態に係る量子カスケードレーザを概略的に示した断面図である。図１では、量子カスケードレーザとして、埋め込みヘテロ構造（ＢＨ）型の量子カスケードレーザが示される。量子カスケードレーザ１は、基板１０、半導体メサ２０、埋込領域３０、及び導体領域４０を備える。本実施形態において、導体領域４０は上部クラッド４１及びコンタクト層４２を含む。

基板１０は、ＩＩＩ−Ｖ族化合物半導体からなり、このＩＩＩ−Ｖ族化合物半導体は、例えばＩｎＰ、ＧａＡｓ、ＧａＳｂ、及びＩｎＳｂなどであることができる。基板１０には、ｎ型ドーパントとしてＳｎなどがドープされている。基板１０の厚みは、例えば１００μｍである。第１実施形態の半導体メサ２０は、メサ上面２０Ａを有し、また、基板１０の一部１０Ｐを含むことができる。半導体メサ２０では、量子カスケードレーザのための活性層１２と、クラッド層１３とが、半導体メサ２０の高さ２０Ｈ（基板１０の一部１０Ｐの上に順に配列される。基板１０の上面１０Ａから半導体メサ２０のメサ上面２０Ａまでの距離）は、例えば２μｍ〜４μｍである。本実施例では、半導体メサ２０の高さ２０Ｈは、４μｍである。半導体メサ２０のメサ幅２０Ｗは、例えば３μｍ〜１０μｍである。半導体メサ２０は、例えば基板１０のＩＩＩ−Ｖ族半導体の＜０１１＞方向に沿って延在する。半導体メサ２０は、基板１０の主面上に設けられ、この主面は、例えば（１００）面を有する。

量子カスケードレーザ１では、半導体メサ２０が、埋込領域３０によって埋め込まれている。埋込領域３０の表面は、上面３０Ａ、第１斜面３０Ｃ、及び第２斜面３０Ｄによって構成される。第１斜面３０Ｃ及び第２斜面３０Ｄは、上面３０Ａに対して傾斜している。埋込領域３０の厚み３０Ｈ（基板１０の上面１０Ａから埋込領域３０の上面３０Ａまでの距離）は、半導体メサ２０の高さ２０Ｈに比べて高く、例えば５μｍ〜１０μｍである。本実施例では、埋込領域３０の厚み３０Ｈは、８μｍである。埋込領域３０の上面３０Ａには、例えば（１００）面が現れる。埋込領域３０は、第１斜面３０Ｃ及び第２斜面３０Ｄに、例えば（１−１１Ｂ）面が現れる。埋込領域３０は、基板１０の主面の法線方向に順に配列された第１部分３１、第２部分３２、及び中間部分３３を有する。第１部分３１は、基板１０の主面に至る第１開口３４を有し、第２部分３２は、第１開口３４に繋がる第２開口（開口）３５を有している。中間部分３３は、第１部分３１と第２部分３２との間に位置し、中間開口３６を有する。第１開口３４は、中間開口３６を介して、第２開口３５に接続している。中間開口３６は、前記第１開口３４の幅（半導体メサ２０の上面の幅）とほぼ同じ幅を有することができる。半導体メサ２０は、第１開口３４に位置し、導体領域４０の上部クラッド４１は、第２開口３５に位置する。第１開口３４、中間開口３６、及び第２開口３５は、基板１０の主面の法線方向Ｎｘに延在する。

第２開口３５の上端３５Ａにおける第１幅Ｗ１は、第２開口３５の下端３５Ｂにおける第２幅Ｗ２より大きく、第２開口３５の幅は、第１幅Ｗ１から第２幅Ｗ２に単調に変化している。本実施例では、第２開口３５は、主面の法線方向Ｎｘに徐々に拡大している。第１斜面３０Ｃ及び第２斜面３０Ｄは、第２開口３５を規定するように導波路方向に延在する。第２開口３５の幅は、半導体メサ２０の延在方向Ａｘ１と基板１０の主面の法線方向Ｎｘとに直交する方向に規定される。

第１実施形態の量子カスケードレーザ１によれば、埋込領域３０では、第１部分３１の上に第２部分３２が設けられ、この第２部分３２は、埋込領域３０の厚みが半導体メサ２０の高さ２０Ｈを超えるように設けられることができる。このため、量子カスケードレーザ１においては、メサ幅２０Ｗの均一性が得られるように半導体メサ２０の高さ２０Ｈを抑えた上で、耐電圧性に必要な厚さの埋込領域３０を有する構造を提供できる。また、第２開口３５の上端３５Ａにおける第１幅Ｗ１は、第２開口３５の下端３５Ｂにおける第２幅Ｗ２より大きく、第２開口３５の幅は、第１幅Ｗ１から第２幅Ｗ２に単調に変化するので、第２開口３５は導体領域４０で満たされ、この導体領域４０を介して良好な放熱性能を提供できる。

埋込領域３０は、例えば、半絶縁性ＩＩＩ−Ｖ族化合物からなり、より具体的には、例えば半絶縁性のＩｎＰなどからなることができる。半絶縁性のＩｎＰは、例えばＦｅといったドーパントを含み、このＦｅドーピングのための原料には、例えばフェロセンが用いられる。ＩｎＰの原料としては、例えば、ＩＩＩ族原料のトリメチルインジウム、及びＶ族原料のホスフィンなどが用いられる。

半導体メサ２０において、活性層１２は、超格子構造を有し、超格子構造は、例えばＩｎＧａＡｓとＡｌＩｎＡｓとを含む。活性層１２は、例えば発光部と注入部とからなる数１００層の積層構造を有している。活性層１２の厚みは、例えば２μｍである。クラッド層１３は、ＩＩＩ−Ｖ族化合物半導体からなり、例えばＩｎＰを備える。クラッド層１３は、例えばＳｉといったドーパントを備え、ｎ型のＩｎＰからなることができる。クラッド層１３の厚みは、例えば５００ｎｍである。基板１０の一部１０Ｐの厚みは、例えば５００ｎｍである。

クラッド層１３及び埋込領域３０の上には、導体領域４０の上部クラッド４１が設けられる。導体領域４０は、第２開口３５において、導波路方向に延在する。上部クラッド４１は、例えば、ＩＩＩ−Ｖ族化合物半導体からなる。上部クラッド４１は、例えばＳｉといったドーパントを備え、ｎ型のＩｎＰからなることができる。上部クラッド４１の厚みのうち、上部クラッド４１の上面４１Ａから埋込領域３０の上面３０Ａまでの厚み４１Ｄは、例えば１μｍである。また、上部クラッド４１の上面４１Ａから半導体メサ２０のメサ上面２０Ａまでの厚み４１Ｈは、例えば２μｍ〜７μｍである。上部クラッド４１は、第２開口３５に収容される。また、本実施例では、上部クラッド４１の上に、導体領域４０のコンタクト層４２が設けられる。コンタクト層４２は、例えば、ＩＩＩ−Ｖ族化合物半導体からなり、例えばＩｎＧａＡｓを備える。コンタクト層４２は、例えばＳｉといったドーパントを備え、ｎ型のＩｎＧａＡｓからなることができる。コンタクト層４２の厚みは、例えば５００ｎｍである。

コンタクト層４２の上には、パッシベーション膜４３が設けられている。パッシベーション膜４３は、例えばＳｉＮ又はＳｉＯＮといったＳｉ系無機絶縁層などからなる。パッシベーション膜４３の厚みは、例えば３００ｎｍである。パッシベーション膜４３には、開口部４４が設けられている。開口部４４は、半導体メサ２０の上に位置する。

量子カスケードレーザ１には、上部電極４５が形成されている。上部電極４５は、例えば金属膜からなり、また、この金属膜は、例えばＴｉ、Ｐｔ及びＡｕからなる積層構造を有する。上部電極４５の上面４５Ａからパッシベーション膜４３の上面４２Ａまでの厚み４５Ｄは、例えば５μｍである。上部電極４５は、パッド電極４５Ｅを有する。量子カスケードレーザ１では、基板１０の裏面１０Ｂに、下部電極４６が設けられている。下部電極４６は、例えばＡｕＧｅＮｉ、Ｔｉ及びＡｕからなる。下部電極４６は、例えば蒸着法で形成されることができる。下部電極４６の厚みは、例えば１μｍである。

図２は、第１実施形態に係る量子カスケードレーザを製造する方法を示す流れ図である。図３及び図４は、図２に示す方法Ｍ１の主要な工程における生産物を示す断面図である。引き続いて、量子カスケードレーザとして、図１に示された量子カスケードレーザ１の製造を説明する。この説明において、理解を容易にするために、可能な場合には、図１に示された量子カスケードレーザ１の構成物の参照符号を用いる。

初めに、例えばＩｎＰウェハを基板１０として用意する。工程Ｓ１では、基板１０上に半導体積層１１の成長が行われる。図３の（ａ）部に示されるように、工程Ｓ１では、基板１０の面方位（１００）の主面上に、半導体積層１１がエピタキシャル成長される。この成長において、工程Ｓ１ａでは、基板１０の主面上に活性層１２が成長される。引き続く説明において、半導体層の結晶成長には、例えば分子線エピタキシー（ＭＢＥ）法又は有機金属気相成長（ＭＯＣＶＤ）法などが適用できる。工程Ｓ１ｂでは、活性層１２の上に、クラッド層１３が成長される。工程Ｓ１ｃでは、クラッド層１３の上に、キャップ層１４が成長される。キャップ層１４は、例えばＳｉがドープされたｎ型のＩｎＧａＡｓを含む。キャップ層１４の厚みは、例えば１０ｎｍである。本実施例では、活性層１２、クラッド層１３、及びキャップ層１４が、半導体積層１１を構成する。

工程Ｓ２では、図３の（ｂ）部に示されるように、半導体積層１１上に半導体メサ２０の形成のためのマスク２１が形成される。マスク２１は、例えばＳｉ系無機絶縁層を備え、より具体的には、例えばＳｉＮ膜、ＳｉＯＮ、及びＳｉＯ_２などからなる。本実施例では、マスク２１にはＳｉＮ膜が用いられ、このＳｉＮ膜は、例えばプラズマＣＶＤ法によって形成される。ＳｉＮ膜の厚みは、例えば５００ｎｍである。

図５は、基板上の半導体積層の主面上に形成されたマスクの形状を示す図である。図中、Ｘ方向は＜０１１＞軸を表し、Ｙ方向は＜０−１−１＞軸を表す。マスク２１は、例えばストライプ状パターン２１Ｐを有する。このストライプ状パターン２１Ｐは、例えば、フォトリソグラフィ法などによって転写されて、例えば基板１０の面方位（０−１−１）に垂直なＸ方向に延在する。ストライプ状パターン２１Ｐは、例えば、５μｍのライン幅２１Ｗを有する。

工程Ｓ３では、図３の（ｃ）部に示されるように、例えば誘導結合型反応性イオンエッチング（ＩＣＰ−ＲＩＥ）装置を用いたエッチングによって、半導体積層１１をエッチングして半導体メサ２０を形成する。エッチングのためのエッチングガスとしては、例えばＣｌ_２，ＳｉＣｌ_４，ＨＩ，ＨＣｌ，ＢＣｌ_３などのハロゲンガスが用いられる。半導体メサ２０の形成においては、半導体積層１１だけでなく、基板１０の上面１０Ａもエッチングされるので、半導体メサ２０は、基板１０の一部、活性層１２、クラッド層１３、及びキャップ層１４を有する。

工程Ｓ４では、図３の（ｄ）部に示されるように、マスク２１を除去することなく、埋込領域３０が成長される。この埋込成長では、半導体原料ガスに加えて例えばハロゲン系ガスを成長炉に供給して埋込領域３０を成長する。このハロゲン系ガスとしては、例えばＣｌ_２及びＨＣｌ，ＣＢｒ_４などが用いられることができる。ハロゲン系ガスを添加しながらＩｎＰの埋込結晶成長を行うと、半導体メサ２０のメサ上面２０Ａ上のマスク２１上に開口を形成しながら半導体メサ２０の高さより厚い埋込領域３０を形成できる。また、ハロゲン系ガスの添加により、半導体メサ２０の第１側面２０Ｃ及び第２側面２０Ｄに係る結晶成長において異常成長が抑制されて、マスク２１上の開口と、埋込領域３０の上面３０Ａに平坦な（１００）面とを形成できる。また、ハロゲン系ガスの添加によって、マスク２１の上にデポジションが形成されることなく、埋込領域３０が、半導体メサ２０の高さを超えて成長することが可能となる。ハロゲン系ガスの添加は、第１部分３１を成長する時から始めてもよく、また、第１部分３１の上に中間部分３３成長する時、或いは、中間部分３３を成長する時から始めてもよい。

図６は、ハロゲン系ガスを添加しないで半導体メサを埋め込むように成長された埋込領域の断面を模式的に示す図である。ハロゲン系ガスが添加されないと、マスク２１の上部にも埋込領域３０Ｙが成長して、マスク２１の上面が覆われる。この形状によれば、埋込領域３０の厚みも半導体メサ２０の高さを超えられない。実効的な埋込領域３０Ｙの厚みは、例えば、半導体メサ２０の高さと同程度である。

工程Ｓ５では、図３の（ｅ）部に示されるように、埋込領域３０の成長の後に、マスク２１及びキャップ層１４が除去される。本実施例では、マスク２１が、例えばフッ酸によって除去され、キャップ層１４が、例えば、りん酸と過酸化水素水との混合液によって除去される。

工程Ｓ６では、図３の（ｆ）部に示されるように、導体領域４０が成長される。クラッド層１３及び埋込領域３０の上に上部クラッド４１が導体領域４０として成長され、続いて、上部クラッド４１の上にコンタクト層４２が成長される。コンタクト層４２は、例えばＩｎＧａＡｓなどであることができる。

工程Ｓ７では、図４の（ａ）部に示されるように、パッシベーション膜４３が形成される。パッシベーション膜４３は、例えばプラズマＣＶＤ法などを用いて、コンタクト層４２の上に形成される。

工程Ｓ８では、図４の（ｂ）部に示されるように、パッシベーション膜４３に開口部４４が形成される。開口部４４は、半導体メサ２０の上に位置する。例えばフォトリソグラフィ法を用いて形成されたマスクを用いて、パッシベーション膜４３に開口部４４が、例えばフッ酸溶液でのエッチングにより形成される。

工程Ｓ９では、図４の（ｃ）部に示されるように、開口部４４が形成された後に、開口部４４に上部電極４５が形成される。上部電極４５は、パッシベーション膜４３の上にリフトオフにより形成される。具体的には、上部電極４５のため金属膜が、例えば蒸着法により形成される。フォトリソグラフィ法によってパターンを有するリフトオフマスクが作製された後、マスクを除去すると、パッド電極４５Ｅが形成される。

工程Ｓ１０では、図４の（ｄ）部に示されるように、基板１０の裏面１０Ｂが研磨される。研磨後の基板１０の厚みは、例えば１００μｍである。研磨後の裏面１０Ｂには、下部電極４６が、例えば蒸着法によって形成され、これらの工程により、基板生成物が形成される。次いで、例えばヘキ開によって基板生成物が分離されて、レーザチップが形成される。工程Ｓ１０によって、量子カスケードレーザ１が完成する。

図７は、埋込領域の耐電圧と埋込領域の厚みとの関係を示す図である。埋込領域３０は、ＦｅドープＩｎＰからなる。このＩｎＰのドーパントの濃度は、１×１０^１６ｃｍ^−３である。図７では、埋込領域３０の耐電圧は、埋込領域３０の厚み３０Ｈとともに増大し、例えば、厚み３０Ｈが５μｍのときには、埋込領域３０は、約２００Ｖの耐電圧性を有する。また、例えば、厚み３０Ｈが８μｍのときには、埋込領域３０は、約４５０Ｖの耐電圧性を有する。

本実施形態では、半導体メサ２０が例えば４μｍの低い高さを有する一方で、埋込領域３０は、半導体メサ２０の高さ２０Ｈと独立して、例えば８μｍ又はそれ以上の厚みであることができる。半導体メサ２０の高さ２０Ｈが４μｍ程度であるとき、ウェハ面内に配列される多数の半導体メサ２０における高さ２０Ｈのエッチングばらつきは、例えば０．２μｍ以内である。一方、埋込領域３０の厚み３０Ｈは、半導体メサ２０の高さ２０Ｈより大きな値、例えば８μｍ又はそれ以上であるので、所望の耐電圧性を有する。さらに、埋込領域３０の上面３０Ａには、ＩｎＰの（１００）面が現れるので、埋込領域３０の上面３０Ａは、実質的に平坦であり、厚さの点だけでなく、この平坦さによっても、埋込領域３０では電界の集中が低減されて絶縁破壊電圧が高くなる。

第１実施形態の量子カスケードレーザを製造する方法Ｍ１によれば、半導体原料ガス及びハロゲン系ガスが成長炉に供給されて埋込領域３０を成長する。これ故に、半導体メサ２０の上部の縁付近における異常成長を抑制しながら、半導体メサ２０の高さよりも厚い埋込領域３０が成長される。さらに、第２開口３５によって、半導体メサ２０と導体領域４０とが良好に電気的に結合される。

（第２の実施の形態）
図８は、第２実施形態に係る量子カスケードレーザを概略的に示した断面図である。図８を参照すると、第１実施形態とは上部電極の形状の点において異なるＢＨ型の量子カスケードレーザ２が示される。量子カスケードレーザ２は、基板１０及び半導体メサ２０を備える。基板１０は、例えばＳｎ添加の（１００）主面を有するＩｎＰからなる。半導体メサ２０は、基板１０の主面上に設けられる。基板１０の厚みは、例えば１００μｍである。第２実施形態の半導体メサ２０は、その最下部に基板１０の一部１０Ｐを含み、この基板１０の一部１０Ｐの上に、活性層１２、クラッド層１３、及びキャップ層１４を有する。半導体メサ２０の高さ２０Ｈは、例えば２μｍ〜４μｍである。半導体メサ２０のメサ幅２０Ｗは、例えば３μｍ〜１０μｍである。半導体メサ２０は、例えば基板１０の面方位（０−１−１）に垂直な＜０１１＞方向に沿って設けられている。

半導体メサ２０は、第１実施形態と同様に、埋込領域３０によって埋め込まれる。第１実施形態と同様に、埋込領域３０の厚み３０Ｈは、半導体メサ２０の高さ２０Ｈに比べて高くなっており、埋込領域３０の上面３０Ａには、例えば（１００）面が現れる。また、埋込領域３０の第１斜面３０Ｃ及び第２斜面３０Ｄに、例えば（１１−１）Ｂ面が現れる。埋込領域３０は、基板１０の主面の法線方向に順に配列された第１部分３１及び第２部分３２を有する。第２実施形態では、第１実施形態と異なり、キャップ層１４、埋込領域３０の平坦な上面３０Ａ、第１斜面３０Ｃ及び第２斜面３０Ｄの上に、パッシベーション膜４３Ｌが設けられる。パッシベーション膜４３Ｌは、例えばＳｉＮ又はＳｉＯＮといったＳｉ系無機絶縁層などからなる。パッシベーション膜４３Ｌの厚みは、例えば３００ｎｍである。

パッシベーション膜４３Ｌには、半導体メサ２０の上に開口部４４Ｌが設けられ、パッシベーション膜４３Ｌ及び開口部４４Ｌを通してキャップ層１４の上に、導体領域４０としての上部電極４５Ｌが設けられる。上部電極４５Ｌは、例えば蒸着法により形成される金属膜を含み、例えばＴｉ、Ｐｔ及びＡｕからなる積層構造を有する。第２実施形態の上部電極４５Ｌの厚みのうち、上部電極４５の上面４５Ａからキャップ層１４までの厚み４５Ｈは、例えば８μｍ〜１１μｍである。第２実施形態の上部電極４５Ｌの厚みのうち、上部電極４５の上面４５Ａからパッシベーション膜４３Ｌの上面４２Ａまでの厚み４５Ｄは、例えば５μｍである。厚み４５Ｈは、厚み４５Ｄよりも大きな値を有する。上部電極４５Ｌには、パッド電極４５Ｅが形成される。基板１０の裏面１０Ｂに、例えばＡｕＧｅＮｉ、Ｔｉ及びＡｕからなる下部電極４６が設けられている。下部電極４６は、例えば蒸着膜であることができる。下部電極４６の厚みは、例えば１μｍである。

図９は、第２実施形態に係る量子カスケードレーザを製造する方法を示す流れ図である。図１０は、図９に示す方法Ｍ２の主要な工程における生産物を示す断面図である。量子カスケードレーザとして、別タイプの量子カスケードレーザ２が製造される。

第２実施形態では、初めに第１実施形態と同様の工程Ｓ１〜Ｓ４に従って、図３の（ｄ）部までの生産物が得られる。続いて、第２実施形態では、工程Ｓ２５において、図１０の（ａ）部に示されるように、工程Ｓ４における埋込領域３０の成長の後に、マスク２１が、例えばフッ酸によって除去される。第２実施形態では、キャップ層１４は除去されない。

工程Ｓ２６では、図１０の（ｂ）部に示されるように、パッシベーション膜４３Ｌが形成される。パッシベーション膜４３Ｌは、例えばプラズマＣＶＤ法などを用いて、キャップ層１４及び埋込領域３０の上に形成される。

工程Ｓ２７では、図１０の（ｃ）部に示されるように、パッシベーション膜４３Ｌに開口部４４Ｌが形成される。開口部４４Ｌは、半導体メサ２０の上に位置する。工程Ｓ２７では、開口部４４Ｌ用のマスクが、例えばフォトリソグラフィ法を用いて形成される。次に、マスクを用いたエッチングとフッ酸溶液でのエッチングとによって、開口部４４Ｌ用のパターンに従って開口部４４Ｌの形状が形成される。

工程Ｓ２８では、図１０の（ｄ）部に示されるように、開口部４４Ｌが形成された後に、導体領域４０の上部電極４５Ｌが形成される。具体的には、パッシベーション膜４３Ｌ及びキャップ層１４の上に、上部電極４５Ｌがリフトオフにより形成される。上部電極４５Ｌ上には、パッド電極４５Ｅが形成される。

工程Ｓ２９では、図１０の（ｅ）部に示されるように、基板１０の裏面１０Ｂの研磨、下部電極４６の形成、及びヘキ開などによる分離を行って、レーザチップが形成される。これらの工程によって、量子カスケードレーザ２が完成する。

第２実施形態の量子カスケードレーザ２では、第１実施形態の量子カスケードレーザ１と同様に、埋込領域３０の厚み３０Ｈが大きいので、量子カスケードレーザ２は高耐電圧を有する。加えて、第２実施形態の上部電極４５Ｌが半導体メサ２０に接触するので、量子カスケードレーザ２は放熱性により優れる。また、量子カスケードレーザ２では、上部電極４５Ｌに設けられたパッド電極４５Ｅが、垂直面ではなく順テーパ面へ電極を引き回すので、より断線し難くなっている。

（第３の実施の形態）
図１１は、第３実施形態に係る量子カスケードレーザを概略的に示した断面図である。図１１では、量子カスケードレーザとして、ＢＨ型の分布帰還型（ＤＦＢ）量子カスケードレーザ３が示される。ＤＦＢ量子カスケードレーザ３は、基板１０及び半導体メサ２０を備える。ＤＦＢ量子カスケードレーザ３は、半導体メサ２０内において、活性層１２の上に、回折格子層１５及び平坦化のための半導体層１６を有する。半導体メサ２０の高さ２０Ｈは、例えば３μｍ〜４μｍである。半導体メサ２０のメサ幅２０Ｗは、例えば３μｍ〜１０μｍである。半導体メサ２０は、例えば基板１０の半導体の＜０１１＞方向に沿って設けられている。

回折格子層１５は、回折格子構造を有する。回折格子層１５は、例えばＩＩＩ−Ｖ族化合物半導体からなり、具体的には、例えばＩｎＧａＡｓ又はＩｎＧａＡｓＰなどを備える。回折格子層１５は、例えばＳｉといったドーパントを備えることができ、ｎ型のＩｎＧａＡｓ又はＩｎＧａＡｓＰからなることができる。回折格子層１５の厚みは、例えば５００ｎｍである。

回折格子１５Ｇは、平坦化のための半導体層１６によって埋め込まれる。半導体層１６は、例えばＩｎＰなどのＩＩＩ−Ｖ族化合物半導体からなり、また、例えばＳｉといったドーパントを備え、より具体的にはｎ型のＩｎＰなどからなる。半導体層１６の厚み１６Ｈは、例えば５００ｎｍである。

ＤＦＢ量子カスケードレーザ３の半導体メサ２０は、第１実施形態と同様に、埋込領域３０によって埋め込まれる。第１実施形態と同様に、埋込領域３０の厚み３０Ｈは、半導体メサ２０の高さ２０Ｈに比べて高くなっており、埋込領域３０の上面３０Ａには、例えば（１００）面が現れる。また、埋込領域３０の第１斜面３０Ｃ及び第２斜面３０Ｄに、例えば（１００）Ｂ面が現れる。埋込領域３０は、基板１０の主面の法線方向に順に配列された第１部分３１及び第２部分３２を有する。

半導体層１６及び埋込領域３０の上に導体領域４０が設けられる。導体領域４０は、上部クラッド４１とコンタクト層４２とを含む。上部クラッド４１は、例えばｎ型のＩｎＰからなることができる。上部クラッド４１の厚みのうち、上部クラッド４１の上面４０Ａから埋込領域３０の上面３０Ａまでの厚み４０Ｄは、例えば１μｍである。また、上部クラッド４１の上面４０Ａから半導体メサ２０のメサ上面２０Ａまでの厚み４１Ｈは、例えば２μｍ〜７μｍである。コンタクト層４２は、例えば、例えばＳｉといったドーパントを備え、ｎ型のＩｎＧａＡｓからなることができる。コンタクト層４２の厚みは、例えば５００ｎｍである。コンタクト層４２の上には、パッシベーション膜４３が設けられる。パッシベーション膜４３は、例えばＳｉＮ又はＳｉＯＮといったＳｉ系無機絶縁層などからなる。パッシベーション膜４３の厚みは、例えば３００ｎｍである。

パッシベーション膜４３には、半導体メサ２０の上に開口部４４が設けられ、パッシベーション膜４３及び開口部４４を通してキャップ層１４の上に、上部電極４５が設けられる。上部電極４５は、例えば蒸着法により形成される金属膜を含み、例えばＴｉ、Ｐｔ及びＡｕからなる積層構造を有する。上部電極４５には、パッド電極４５Ｅが形成される。基板１０の裏面１０Ｂに、例えばＡｕＧｅＮｉ、Ｔｉ及びＡｕからなる下部電極４６が設けられている。下部電極４６は、例えば蒸着膜であることができる。下部電極４６の厚みは、例えば１μｍである。第３実施形態のＤＦＢ量子カスケードレーザ３では、メサ高さよりも絶縁体である埋め込み層の厚みを厚くすることができるので、埋込領域３０における絶縁性能の変動がより低減されている。第３実施形態の上部電極４５の上面４５Ａからパッシベーション膜４３の上面４２Ａまでの厚み４５Ｄは、例えば５μｍである。第３実施形態の半導体メサ２０は、第１実施形態の半導体メサ２０に適用することができる。

図１２は、第３実施形態に係る量子カスケードレーザを製造する方法を示す流れ図である。図１３は、図１２に示す方法Ｍ３の主要な工程における生産物を示す断面図を示す断面図である。図１３には、ＸＹＺ座標系が描かれており、ＸＹＺ座標系によって生産物の向きが示される。第３実施形態では、量子カスケードレーザとして、ＤＦＢ量子カスケードレーザ３が製造される。

第３実施形態の方法Ｍ３の工程Ｓ３１では、半導体積層１１の成長が行われる。図１３の（ａ）部に示されるように、工程Ｓ３１ａでは、基板１０の面方位（１００）の主面上に、活性層１２が成長される。活性層１２の上に、回折格子のための半導体層１７が成長される。回折格子のための半導体層１７は、ＩＩＩ−Ｖ族化合物半導体からなり、例えばＩｎＧａＡｓ又はＩｎＧａＡｓＰを備える。回折格子のための半導体層１７は、例えばＳｉといったドーパントを備え、ｎ型のＩｎＧａＡｓ又はＩｎＧａＡｓＰであることができる。回折格子のための半導体層１７の厚みは、例えば５００ｎｍである。

工程Ｓ３１ｂでは、図１３の（ｂ）部に示されるように、回折格子のための半導体層１７上に回折格子形成のための回折格子マスク１８が形成される。回折格子マスク１８は、例えばＳｉ系無機絶縁層を備え、より具体的には、例えばＳｉＮ膜、ＳｉＯ_２、及びＳｉＯＮなどからなる。例えば、ＳｉＮ膜はプラズマＣＶＤ法によって形成される。ＳｉＮ膜の厚みは、例えば１００ｎｍである。回折格子マスク１８は、例えばフォトリソグラフィ法などによって転写された回折格子パターン（回折格子１５Ｇのためのパターン）を有する。回折格子パターンは、例えば基板１０の面方位（０−１−１）に平行な方向に回折格子１５Ｇが延在するように形成される。また、回折格子パターン１６Ｐは、例えば、ライン幅１５Ｗが３μｍ〜１０μｍのラインアンドスペースパターンであることができる。

工程Ｓ３１ｃでは、図１３の（ｃ）部に示されるように、回折格子１５Ｇが形成される。ＩＣＰ−ＲＩＥ装置内に、例えばハロゲンガスといったエッチングガスが供給されて、エッチングにより、回折格子のための半導体層１７に回折格子１５Ｇが形成される。回折格子１５Ｇの高さ１５Ｈは、例えば、５０〜４００ｎｍである。

工程Ｓ３１ｄでは、図１３の（ｄ）部に示されるように、回折格子１５Ｇを埋め込むように半導体層１６が成長される。工程Ｓ３１ｄでは、更に、半導体層１６の上に、キャップ層１４が成長される。キャップ層１４は、例えば、ＩＩＩ−Ｖ族化合物半導体からなり、具体的には、ＩｎＧａＡｓなどを備える。キャップ層１４は、例えばＳｉといったドーパントを備え、ｎ型のＩｎＧａＡｓなどからなることができる。キャップ層１４の厚みは、例えば１０ｎｍである。

第３実施形態の作製方法では、工程Ｓ３１の後に、第１実施形態において図２に示される方法Ｍ１の工程Ｓ２以降と同様の作製工程を、ＤＦＢ量子カスケードレーザ３の製造に適用できる。工程Ｓ１０では、ヘキ開などによって基板生成物が分離されて、レーザチップが形成される。これらの工程の後に、図１３の（ｅ）部に示されるように、ＤＦＢ量子カスケードレーザ３が完成する。

第３実施形態のＤＦＢ量子カスケードレーザ３は、回折格子１５Ｇを備えているので、単色性に優れ単一縦モードで発振することができる。なお、本実施形態では、回折格子１５Ｇが、活性層１２の上に形成されるが、活性層の下に形成されてもよい。

図１４は、第１実施形態に係る量子カスケードレーザとともに、比較例に係る量子カスケードレーザを概略的に示した断面図である。図１４の（ａ）部は、比較例に係る量子カスケードレーザの断面を示し、図１４の（ｂ）部は、第１実施形態に係る量子カスケードレーザの断面を示す。図１４の（ａ）部には、量子カスケードレーザとして、高抵抗埋め込み（ＳＩＢＨ）型の量子カスケードレーザ４が示される。量子カスケードレーザ４は、ＳｎがドープされたＩｎＰからなる基板１０と、その基板１０の面方位（１００）の主面上に半導体メサ２０Ｍとを備える。基板１０の厚みは、約１００μｍである。比較例の半導体メサ２０は、その最下部に基板１０の一部１０Ｐを含み、この基板１０の一部１０Ｐの上に、活性層１２Ｍ、クラッド層１３Ｍ、及びキャップ層１４Ｍを有する。基板１０の一部１０Ｐの厚みは、約５００ｎｍである。半導体メサ２０Ｍの高さ２０Ｈは、約７μｍである。半導体メサ２０Ｍのメサ幅２０Ｗは、約５μｍである。半導体メサ２０Ｍは、基板１０の面方位（０−１−１）に垂直な＜０１１＞方向に沿って設けられている。

量子カスケードレーザ４は、埋込領域３０Ｍを備え、半導体メサ２０Ｍが、埋込領域３０Ｍによって埋め込まれている。埋込領域３０Ｍの厚み３０Ｈは、半導体メサ２０Ｍの高さ２０Ｈとほぼ等しく、約７μｍである。埋込領域３０Ｍは、半絶縁性ＩＩＩ−Ｖ族化合物層からなる。半絶縁性ＩＩＩ−Ｖ族化合物層は、Ｆｅがドープされた半絶縁性のＩｎＰからなる。キャップ層１４Ｍ及び埋込領域３０Ｍの上には、パッシベーション膜４３Ｍが設けられている。パッシベーション膜４３の厚みは、約３００ｎｍである。パッシベーション膜４３には、開口部４４Ｍが設けられている。開口部４４Ｍは、半導体メサ２０の上に位置する。量子カスケードレーザ４には、上部電極４５Ｍが形成されている。上部電極４５Ｍの厚みは、約５００ｎｍである。上部電極４５Ｍは、パッド電極４５Ｅを有する。下部電極４６Ｍが設けられる。下部電極４６Ｍの厚みは、約１μｍである。

本比較例では、埋込領域３０の厚み３０Ｈは、約７μｍ以上であるので、量子カスケードレーザの駆動時に求められる埋込領域３０Ｍにおける高電圧耐性を有することができる。しかし、本比較例では、半導体メサ２０Ｍの高さ２０Ｈも埋込領域３０Ｍの厚み３０Ｈと同程度になるので、量子カスケードレーザを作製するためのウェハにおける多数の量子カスケードレーザの半導体チップにおいて、半導体メサ２０Ｍの高さ２０Ｈのウェハ内のばらつきが、約０．５μｍ以上となる。このため、作製される量子カスケードレーザにおける絶縁性能の変動が大きくなり、半導体チップの歩留まりが低下する。

実施形態の量子カスケードレーザ１，２及び３では、半導体メサ２０の高さ２０Ｈを埋込領域３０の厚み３０Ｈよりも低くする。埋込領域３０は、半導体メサ２０を埋め込む第１部分３１と、半導体メサ２０のメサ上面２０Ａ上に位置する第２開口３５を有する第２部分３２とを含む。第２部分３２の第２開口３５は、基板１０から導体領域４０への方向に広がる幅を有する部分を備える。第２開口３５は、導体領域で満たされ、この導体領域を介して良好な放熱性能を提供できる。

以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置及び詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲及びその精神の範囲から来る全ての修正及び変更に権利を請求する。

本実施形態によれば、半導体メサの高さを低くできるとともに、埋込領域の厚みを増大できる構造を有する量子カスケードレーザを提供できる。また、この量子カスケードレーザを製造する方法を提供できる。

１…量子カスケードレーザ、１０…基板、１１…半導体積層、１２…活性層、１３…クラッド層、２０…半導体メサ、２０Ａ…メサ上面（半導体メサの上面）、３０…埋込領域、３１…第１部分、３２…第２部分、３４…第１開口、３５…第２開口（開口）、３５Ａ…上端、３５Ｂ…下端、４０…導体領域、Ｗ１…第１幅、Ｗ２…第２幅。

Claims

量子カスケードレーザであって、
基板の主面上に設けられ、前記量子カスケードレーザのための活性層を含む半導体メサと、
前記基板の前記主面上に設けられ、前記基板の前記主面の法線方向に順に配列された第１部分及び第２部分を含む埋込領域と、
前記半導体メサの上面に接触を成し、前記埋込領域上に設けられた導体領域と、
を備え、
前記第１部分は、前記半導体メサを埋め込み、
前記第２部分は、開口を有し、
前記半導体メサ及び前記開口は、前記基板の前記主面の法線方向に順に配列され、
前記導体領域は、前記開口に位置し、
前記第２部分の上端における前記開口の第１幅は、前記第２部分の下端における前記開口の第２幅より大きく、
前記開口の幅は、前記第１幅から前記第２幅に単調に変化し、
前記導体領域は、金属又は半導体からなる、量子カスケードレーザ。
前記半導体メサは、前記活性層の上または下に回折格子を含む、請求項１に記載の量子カスケードレーザ。
前記基板の前記主面から前記埋込領域の前記第１部分の上面までの高さが、前記基板の前記主面から前記半導体メサの前記上面までの高さとほぼ同じである、請求項１又は請求項２に記載の量子カスケードレーザ。
前記導体領域は、ＩＩＩ−Ｖ族化合物半導体を含む、請求項１又は請求項２に記載の量子カスケードレーザ。
前記導体領域は、Ｔｉ、Ｐｔ及びＡｕの少なくとも一つを含む、請求項１又は請求項２に記載の量子カスケードレーザ。
前記埋込領域の前記第１部分と前記第２部分との間に、中間開口を有する中間部分を更に有し、
前記中間開口の幅は、前記半導体メサの幅とほぼ同じである、請求項１〜請求項５のいずれか一項に記載された量子カスケードレーザ。
量子カスケードレーザを製造する方法であって、
前記量子カスケードレーザのための活性層を含む半導体積層を基板の主面上に成長する工程と、
前記半導体積層の上にマスクを形成する工程と、
前記マスクを用いた反応性イオンエッチング法によって、前記半導体積層から半導体メサを形成する工程と、
半導体原料ガス及びハロゲン系ガスを成長炉に供給しながら、前記半導体メサを埋め込む第１部分を成長すると共に前記第１部分の上に第２部分を成長して、前記半導体メサ上に開口を有する埋込領域を前記主面上に形成する工程と、
前記埋込領域を成長した後に、前記マスクを除去して前記開口に半導体メサの上面を露出させる工程と、
前記マスクを除去した後に、半導体及び金属の少なくとも一つを含む導体領域を前記埋込領域の開口に形成する工程と、
を備え、
前記半導体メサを埋め込む前記第１部分の厚みは、前記半導体メサの上面までの高さとほぼ同じであり、
前記導体領域は、前記半導体メサの前記上面に接触する、量子カスケードレーザを製造する方法。