JP5239544B2

JP5239544B2 - 半導体光素子を作製する方法

Info

Publication number: JP5239544B2
Application number: JP2008162219A
Authority: JP
Inventors: 俊夫野間口; 哲也服部; 和徳藤本
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2008-06-20
Filing date: 2008-06-20
Publication date: 2013-07-17
Anticipated expiration: 2028-06-20
Also published as: US20090317929A1; JP2010003923A; US7955880B2

Description

本発明は、半導体光素子を作製する方法に関するものである。

従来、リッジ型の半導体光素子が知られている（例えば非特許文献１を参照）。図６は、従来のリッジ型半導体光素子の作製方法の一例を示している。図６（ａ）に示すように、最初に、半導体基板１０１上に、活性層１０２やクラッド層１０３等を含む半導体積層１０４を形成する。また、半導体積層１０４上に、例えばＳｉＮからなるマスクパターン１０５を形成する。次に、図６（ｂ）に示すように、マスクパターン１０５を用いてドライエッチングを行い、リッジ部１０６を形成する。次に、図６（ｃ）に示すように、マスクパターン１０５の除去後に、ＳｉＯ_２膜１０７をリッジ部１０６を覆うように厚く形成する。次に、図６（ｄ）に示すように、研磨を行い、リッジ部１０６を被服するＳｉＯ_２膜を除去し、リッジ部１０６を露出させる。
IEEE PHOTONICS TECHNOLOGY LETTER, VOL. 18, NO.12, JUNE 15, 2006

半導体ウェハ上にリッジ構造を形成した後に、リッジ部の厚み以上に厚いＳｉＯ_２膜をデポし、その後に研磨でリッジ部の頭出しを行うといった従来の作製プロセスにおいては、半導体ウェハにダメージを与えてしまうといった問題点があった。その原因としては、リッジ部の頭出しを研磨で行うことが挙げられる。

そこで、本発明は上記に鑑みてなされたもので、半導体光素子の作製プロセス中、半導体ウェハにダメージを与えることを抑制可能な半導体光素子の作製方法を提供することを目的とする。

上記課題を解決するために、本発明の方法は、半導体光素子を作製する方法であって、基板の上に、活性層のための第１III−Ｖ化合物半導体層を含む半導体積層を成長する第１工程と、前記第１工程の後に、前記半導体積層の上に、所定の膜応力および所定の厚みを有するシリコン酸化膜を形成する第２工程と、前記第２工程の後に、前記シリコン酸化膜の上に形成したレジストを用いて前記シリコン酸化膜を前記半導体積層の表面が露出するまでエッチングすることにより、前記シリコン酸化膜にストライプ状の溝を形成する第３工程と、前記第３工程の後に、前記溝に、第２III−Ｖ化合物半導体層を成長する第４工程と、を備えることを特徴とする。

このような本発明の方法によれば、第１工程〜第４工程の手順を全て順に備えることにより、先にシリコン酸化膜を形成し、その後ストライプ状の溝を形成し、当該溝に半導体層を形成する工程を含むので、研磨を行わなくても、リッジ型の半導体光素子を作製することができる。したがって、研磨によって半導体ウェハがダメージを受けることを防止できる。

また、本発明の方法において、前記第２工程では、摂氏５００度以上且つ摂氏７００度以下の温度範囲における膜応力が−１００ＭＰａ以上且つ＋１００ＭＰａ以下となるように、前記シリコン酸化膜を形成し、前記第４工程では、前記第２III−Ｖ化合物半導体層を前記温度範囲で成長することが好ましい。

また、本発明の方法において、前記第２工程では、摂氏５００度以上且つ摂氏７００度以下の温度範囲における膜応力が−１００ＭＰａ以上且つ０ＭＰａ以下となるように、前記シリコン酸化膜を形成することが更に好ましい。

このように、摂氏５００度以上且つ摂氏７００度以下の温度範囲での膜応力が−１００ＭＰａ以上且つ＋１００ＭＰａ以下となるように、より好ましくは−１００ＭＰａ以上且つ０ＭＰａ以下となるように、シリコン酸化膜を形成した場合には、クラッド層のための第２III−Ｖ化合物半導体層を当該温度範囲で成長する際に、シリコン酸化膜が低応力となる。このため、第２III−Ｖ化合物半導体層を成長する際にシリコン酸化膜が高応力であることに起因して例えば基板等が割れてしまうことを抑制できる。また、上記のように低応力のシリコン酸化膜に形成された溝内に第２III−Ｖ化合物半導体層を成長することから、当該第２III−Ｖ化合物半導体層を、温度による変形を生じさせることなく、溝の形状のままで成長することができる。さらに、シリコン酸化膜におけるクラックや剥れが低減される。

また、本発明の方法では、前記第２工程において、前記所定の厚みは、前記第２III−Ｖ化合物半導体層の厚みとほぼ同一であることが好ましい。

このように、第２III−Ｖ化合物半導体層の厚みとほぼ同一の厚みでシリコン酸化膜を形成することにより、第４工程では当該厚い厚みに相当する深い溝を用いてクラッド層のための第２III−Ｖ化合物半導体層を容易に成長できる。また、作製された半導体光素子が厚いシリコン酸化膜を有することは半導体光素子の低容量化につながり、その結果、高速動作に適した半導体光素子を作製することができる。

また、本発明の方法において、前記第３工程では、前記シリコン酸化膜を前記半導体積層が積層された面に対してほぼ垂直にエッチングすることが好ましい。

このように、シリコン酸化膜をほぼ垂直にエッチングすることから、エッチングにより形成される溝の壁面がほぼ垂直に形成される。その結果、当該溝内で成長する第２III−Ｖ化合物半導体層をほぼ垂直に成長することができる。

また、本発明の方法では、前記シリコン酸化膜は、誘導結合型プラズマＣＶＤ装置を用いて形成され、前記シリコン酸化膜の前記膜応力は、前記誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって調整されることが好ましい。

この方法によれば、誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって、シリコン酸化膜の膜応力を状況によって適切に調整することができる。

また、本発明の方法では、前記シリコン酸化膜は、室温と前記温度範囲内の温度との間において正の温度係数を有することが好ましい。

この場合には、クラッド層のための第２III−Ｖ化合物半導体層を成長する際に、温度の上昇に応じてシリコン酸化膜の膜応力が小さくなる。

また、本発明の方法において、前記第１工程では、前記半導体積層として、第１導電型のクラッド層のための第３III−Ｖ化合物半導体層と、前記活性層のための前記第１III−Ｖ化合物半導体層とを順に成長し、前記第４工程における前記第２III−Ｖ化合物半導体層は、第２導電型のクラッド層のためのIII−Ｖ化合物半導体層であり、当該方法は、前記第４工程の後に、前記第２III−Ｖ化合物半導体層の上に、コンタクト層のための第４III−Ｖ化合物半導体層を成長する第５工程と、前記第５工程の後に、前記第４III−Ｖ化合物半導体層の上に電極を形成する第６工程を更に備えることが好ましい。

本発明の方法はリッジ型半導体光素子の作製に好適である。また、本発明の方法では困難な窓開け工程が不要であるため、半導体光素子を作製するためのコストを低減することができるといった利点がある。

本発明によれば、半導体光素子の作製プロセス中、半導体ウェハにダメージを与えることを抑制可能な半導体光素子の作製方法を提供することができる。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

本実施形態では、半導体光素子の一例として、例えば半導体レーザといった半導体発光素子を作製する。以下、図１〜図５を参照しながら、半導体レーザ１を作製する方法（第１工程〜第６工程）について詳細に説明する。

（第１工程）
図１は、半導体レーザ１の作製工程を示す図面である。まず、基板１１を準備する。基板１１は、導電性を示す半導体基板であって、例えば第１導電型のIII−Ｖ化合物半導体基板である。本実施形態では、例えばｎ型ＩｎＰ半導体基板を基板１１として用いる。成長炉５０ａ内に基板１１を配置する。

次に、図１（ａ）に示されるように、基板１１の表面１１ａ上に半導体積層１３を形成する。半導体積層１３は、複数のIII−Ｖ化合物半導体層を含んでおり、これらのIII−Ｖ化合物半導体層は上に順に成長される。半導体積層１３は、第１導電型のクラッド層１５（第３III−Ｖ化合物半導体層）、活性層１７（第１III−Ｖ化合物半導体層）、リッジ部を構成する第２導電型のクラッド層１９の一部１９ａを含むことができる。半導体積層１３を構成するこれらの半導体層１５，１７，１９ａは例えば有機金属気相成長法を用いて成長することができる。また、半導体積層１３の厚みは例えば１．０μｍ以上である。

半導体レーザ１のための半導体積層１３の一例は、例えば以下のようである。
第１導電型のクラッド層１５：ｎ型ＩｎＰ半導体、１．０μｍ
活性層１７：ＧａＩｎＡｓＰ多重量子井戸構造、０．２μｍ
第２導電型のクラッド層１９の一部１９ａ：ｐ型ＩｎＰ半導体、０．１μｍ

活性層１７は、例えば１．５５μｍ帯での発光のために作製される。活性層１７は、バルク、単一量子井戸構造、または多重量子井戸構造等の様々な構造を有することができる。図示はしないが、半導体レーザ１は、量子井戸構造の井戸層の上下にガイド層を配置したＳＣＨ構造を有することができる。また、必要な場合には、ｎ型クラッド層に替えて、ｎ型ＩｎＰ基板の表層領域をｎ型クラッド層として用いることができる。

（第２工程）
次に、図１（ｂ）に示されるように、原料ガスＧ１を気相成長装置５０ｂに供給して半導体積層１３上に、厚さ１．０〜２．０μｍのシリコン酸化膜２１を成長する。シリコン酸化膜２１の厚みは、リッジ部を構成する第２導電型のクラッド層１９の他の一部１９ｂ（第２III−Ｖ化合物半導体層、後述する）の、半導体積層１３の上面１３ａからの厚みより厚いことが好ましい。また、シリコン酸化膜２１の厚みは、後述する誘導結合型プラズマＣＶＤ装置における膜応力の制御を円滑に行うために、例えば３．０μm以下であることが好ましい。

シリコン酸化膜２１を成長するための気相成長装置としては、低応力のシリコン酸化膜２１を比較的に低温で更に高速に成膜可能な誘導結合型プラズマ（ＩＣＰ）ＣＶＤ装置５０ｂを用いることができる。好適な実施例では、テトラエトキシシラン及び酸素が用いられる。誘導結合型プラズマＣＶＤ装置５０ｂでは、ＩＰＣ放電により原料ガスＧ１をプラズマ状態にして反応させる。このため、比較的低温、例えば基板材料がＩｎＰの場合、摂氏４００度以下で成膜できる。成膜中にバイアスを印加することにより、膜質を制御できる。膜質は緻密であり、また堆積物は低応力であるので、例えば３００ｎｍ／ｍｉｎ以上の高速の成膜レートで、１０μｍ程度の厚みの膜を成長できる。厚膜を高速で堆積しても、膜のクラック等が生じにくい。誘導結合型プラズマＣＶＤ装置において有機シラン系化合物を含む原料ガスを用いて成膜するので、シリコン酸化厚膜を作製しても膜応力に起因する不具合が生じにくい。

原料ガスＧ１は、シリコン有機化合物及び酸素を含む。シリコン有機化合物として例えば有機シラン系化合物を用いることができる。具体的には、例えばテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）、ＴＥＦＳ：Ｓｉ（ＯＣ_２Ｈ_５）_３Ｆ、ＨＳｉ（ＯＣＨ_３）_３等を用いることができる。

シリコン酸化膜２１を形成する際の条件の一例は、例えば以下のようである。
成膜ガスＧ１：テトラエトキシシラン及び酸素
ＴＥＯＳ流量：１０ｓｃｃｍ
Ｏ_２流量：１００ｓｃｃｍ
流量比：ＴＥＯＳ／Ｏ_２＝１／１０
ドーパント：無し（ただし、石英導波路の場合はドーパント有り）
プラズマ発生用高周波電源Ｐ_ＩＰＣ：１０００Ｗ
バイアスパワーＰ_ＢＩＡＳ：０〜３００Ｗ
成膜圧力：５Ｐａ以下
基板温度：摂氏４００度以下
成膜レート：３００ｎｍ／ｍｉｎ以上
厚み：２μｍ

図２は、誘導結合型プラズマＣＶＤ装置を用いて成長されたシリコン酸化膜の膜応力（縦軸）と温度（横軸）との関係を示す図面である。正の膜応力は「引っ張り膜応力」であり、負の膜応力は「圧縮膜応力」である。特性線Ｂ_５０は、５０ワットのバイアスパワーＰ_ＢＩＡＳを印加することにより成長されたシリコン酸化膜の膜応力の温度特性を示す。特性線Ｂ_１５０は、１５０ワットのバイアスパワーＰ_ＢＩＡＳを印加することにより成長されたシリコン酸化膜の膜応力の温度特性を示す。特性線Ｂ_５０及び特性線Ｂ_１５０によって示されるシリコン酸化膜は、室温で圧縮膜応力を内包する。また、特性線Ｂ_５０及び特性線Ｂ_１５０によって示されるシリコン酸化膜は、正の温度係数を有しており、温度が上昇するにつれて膜応力の絶対値が小さくなる。温度係数の範囲は、例えば＋０．１以上、＋０．３以下である。そして、ある温度を境に、圧縮膜応力から引っ張り膜応力に変化する。小さいバイアスパワーで堆積されたシリコン酸化膜は、絶対値の小さい圧縮膜応力を内包し、大きいバイアスパワーで堆積されたシリコン酸化膜は、絶対値の大きな圧縮膜応力を内包する。なお、シリコン酸化膜の膜応力は、シリコン酸化膜を半導体基板上に形成し、その後、この半導体基板の反りの大きさを計測することで測定することができる。

特性線Ｃは、誘導結合型プラズマＣＶＤ装置５０ｂと異なるプラズマＣＶＤ装置により成長されたシリコン窒化膜（膜厚、５００ｎｍ程度）の膜応力の温度特性を示す。特性線Ｃによって示されるシリコン酸化膜は、室温で引っ張り膜応力を内包しており、また小さい負の温度係数を有する。このように誘導結合型プラズマＣＶＤ装置と異なるプラズマＣＶＤ装置等により成長されたシリコン窒化膜では、高温で成膜してから室温に降温するまでに、膜に引っ張り膜応力が加わり、しかも小さい負の温度係数を有することから、この引っ張り膜応力が室温に降温するまでに徐々に大きくなるという性質を有する。このようなシリコン酸化膜を用いた場合は、膜内部にクラックが発生し割れるという不具合が生じる。とくに、本実施形態では、シリコン酸化膜の厚みは、２μｍ程度の厚膜のシリコン酸化膜を形成する必要があるので、このシリコン酸化膜に内包する引っ張り応力の影響は顕著である。なぜなら、膜応力は、膜の厚みが大きくなるほど大きくなるからである。さらに、シリコン酸化膜を形成後に、半導体積層を成長する際にシリコン酸化膜が高応力であることに起因して例えば基板の割れ等の不具合が生じる。

一方、本実施の形態では、シリコン酸化膜２１を誘導結合型プラズマＣＶＤ装置５０ｂを用いて半導体積層１３上に成長する際に、誘導結合型プラズマＣＶＤ装置５０ｂのバイアス電力Ｐ_ＢＩＡＳを制御することによって膜応力およびその温度係数を調整できる（図１（ｂ）参照）。

一実施例では、例えば図２において点線で示される矩形の領域Ａのように、膜応力が、摂氏５００度以上且つ摂氏７００度以下の温度範囲で、−１００ＭＰａ以上且つ＋１００ＭＰａ以下の低応力であることが好ましい。この範囲の膜応力は、基板１１として例えばＩｎＰ基板を用いる場合、シリコン酸化膜２１を成膜する際のバイアスパワーＰ_ＢＩＡＳを例えば５０Ｗ（図２の特性線Ｂ_５０）にすることにより、得ることができる。

更に好ましくは、シリコン酸化膜２１の膜応力が、摂氏５００度以上且つ摂氏７００度以下の温度範囲で、−１００ＭＰａ以上且つ０ＭＰａ以下の低い圧縮膜応力であることが好ましい。この範囲の膜応力は、基板１１として例えばＩｎＰ基板を用いる場合、シリコン酸化膜２１を成膜する際のバイアスパワーＰ_ＢＩＡＳを例えば１５０Ｗにすることにより、得ることができる。本実施例のシリコン酸化膜２１は、高温状態での成膜時においては、膜歪を小さく保持できるとともに、室温に降温したときでも圧縮応力を内包する。このような特性を有するシリコン酸化膜を用いることでクラックや剥れが一層、低減される。さらに、膜形成後の成長工程等の高温プロセスを行った場合でも、クラックや剥れが生じることを防止できる。

（第３工程）
次に、図３（ａ）に示されるように、例えばフォトリソグラフィにより、シリコン酸化膜２１上にレジスト２３をパターニングする。レジスト２３において、幅Ａ１は例えば１〜２μｍである。

次に、図３（ｂ）に示されるように、反応性イオンエッチングといったドライエッチングをレジスト２３を用いて行い、シリコン酸化膜２１をエッチングする。ドライエッチングは、半導体積層１３の表面１３ａが露出するまで、半導体積層１３が積層された面（例えば表面１３ａ）に対してほぼ垂直に行う。このときのドライエッチングの条件の一例は、例えば以下のようである。
ガス：ＣＦ_４
プラズマパワー：１００Ｗ

このようなドライエッチングの結果、図３（ｂ）に示されるように、ドライエッチングされたシリコン酸化膜２１ａは、半導体積層１３の表面１３ａよりほぼ垂直に伸びる壁面２５ａを有するストライプ状の溝２５を形成する。溝２５の幅Ａ２はレジスト２３における幅Ａ１とほぼ同一であって、例えば１〜２μｍである。

次に、図３（ｃ）に示されるように、レジスト２３を除去する。レジスト除去は、例えばO_２アッシングによるか、または有機溶剤を用いて行うことができる。

（第４工程）
次に、図４（ａ）に示されるように、上記第３工程で形成した溝２５に、ｐ型クラッド層１９の他の一部１９ｂを選択成長する。ｐ型クラッド層１９の他の一部１９ｂは、ｐ型クラッド層１９の一部１９ａと同様に、例えばｐ型ＩｎＰ半導体である。この工程で成長されるｐ型クラッド層１９の他の一部１９ｂは、シリコン酸化膜２１ａの厚みとほぼ同一の厚みで成長される。ｐ型クラッド層１９の他の一部１９ｂを成長するために、例えば有機金属気相成長法を用いることができる。本実施形態では、図４（ａ）に示されるように、有機金属気相成長炉５０ｃを用いて、例えば摂氏５００度以上且つ摂氏７００度以下の温度範囲で、ｐ型クラッド層１９の他の一部１９ｂを成長している。

次に、図４（ｂ）に示されるように、ｐ型クラッド層１９の他の一部１９ｂの表面を例えばウェットエッチングにより平坦化し、平坦化されたｐ型クラッド層１９の他の一部１９ｃを形成する。平坦化されたｐ型クラッド層１９の他の一部１９ｃは、シリコン酸化膜２１ａの厚みよりやや薄い厚みを有する。

（第５工程）
次に、図５（ａ）に示されるように、上記第４工程で平坦化されたｐ型クラッド層１９の他の一部１９ｃの上に、コンタクト層２７（第４III−Ｖ化合物半導体層）を選択成長する。コンタクト層２７は、例えば厚さ０．２μｍのｐ型ＧａＩｎＡｓ半導体である。コンタクト層２７を成長するために例えば有機金属気相成長法を用いることができる。本実施形態では、図５（ａ）に示されるように、有機金属気相成長炉５０ｄを用いて、例えば摂氏５００度以上且つ摂氏７００度以下の温度範囲で、コンタクト層２７を成長している。

（第６工程）
次に、図５（ｂ）に示されるように、p型上部電極２９、およびn型裏面電極３１を形成する。ここで、p型上部電極２９を形成する前に従来行われていた電流注入用の窓を開ける工程は、本実施形態においては不要である。シリコン酸化膜２１をドライエッチングしたことにより、溝２５が既に形成されているからである。以上により、半導体レーザ１が完成される。

続いて、本実施形態に係る半導体光素子の作製方法がもたらす効果について説明する。本実施形態によれば、第１工程〜第５工程の手順を全て順に備えることにより、研磨を行わなくても、リッジ型の半導体光素子を作製することができる。したがって、研磨によって半導体ウェハがダメージを受けることを防止できる。

また、摂氏５００度以上且つ摂氏７００度以下の温度範囲での膜応力が−１００ＭＰａ以上且つ＋１００ＭＰａ以下となるように、より好ましくは−１００ＭＰａ以上且つ０ＭＰａ以下となるように、シリコン酸化膜２１を形成した場合には、ｐ型クラッド層１９の他の一部１９ｂを当該温度範囲で成長する際に、シリコン酸化膜２１が低応力となる。このため、ｐ型クラッド層１９の他の一部１９ｂを成長する際にシリコン酸化膜２１が高応力であることに起因して例えば基板１１等が割れてしまうことを抑制できる。また、上記のように低応力のシリコン酸化膜２１に形成された溝２５内にｐ型クラッド層１９の他の一部１９ｂを成長することから、当該ｐ型クラッド層１９の他の一部１９ｂを、温度による変形を生じさせることなく、溝２５の形状のままで成長することができる。さらに、室温においては、シリコン酸化膜２１は圧縮応力を内包するため、シリコン酸化膜へのクラックや剥れが低減される。さらに、膜形成後の成長工程等の高温プロセスを行った場合でも、クラックや剥れが生じることを効果的に防止できる。また、室温において内包するシリコン酸化膜の圧縮歪の大きさは、活性層等へ影響を考慮して適宜調整できるので、素子への信頼性にも影響をあたえず、問題がないことが明らかとなっている。

また、ｐ型クラッド層１９の他の一部１９ｂの厚みとほぼ同一の厚みでシリコン酸化膜２１を形成することにより、第４工程では当該厚い厚みに相当する深い溝２５を用いてｐ型クラッド層１９の他の一部１９ｂを容易に成長できる。また、作製された半導体光素子が厚いシリコン酸化膜２１を有することは半導体光素子の低容量化につながり、その結果、高速動作に適した半導体光素子を作製することができる。

また、シリコン酸化膜２１をほぼ垂直にエッチングすることから、エッチングにより形成される溝２５の壁面２５ａがほぼ垂直に形成される。その結果、当該溝２５内で成長するｐ型クラッド層１９の他の一部１９ｂをほぼ垂直に成長することができる。

また、シリコン酸化膜２１は誘導結合型プラズマＣＶＤ装置を用いて形成されることが好ましく、この場合には、誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって、シリコン酸化膜２１の膜応力を状況によって適切に調整することができる。

また、シリコン酸化膜２１は、室温とｐ型クラッド層１９の他の一部１９ｂの成長温度範囲内の温度との間において正の温度係数を有することが好ましく、この場合には、ｐ型クラッド層１９の他の一部１９ｂを成長する際に、温度の上昇に応じてシリコン酸化膜２１の膜応力が小さくなる。

また、本実施形態の半導体光素子の作製方法では、困難な窓開け工程が不要であるため、半導体光素子を作製するためのコストを低減することができるといった利点がある。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態は、半導体レーザについて例示的に説明されているけれども、半導体光変調器、および半導体光変調器と半導体レーザとの集積素子などにも適用できる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

図１（ａ）は、第１工程のエピタキシャ成長工程を示す図面である。図１（ｂ）は第２工程のシリコン酸化膜形成工程を示す図面である。誘導結合型プラズマＣＶＤ装置を用いて成長されたシリコン酸化膜の応力と温度との関係を示す図面である。第３工程のエッチング工程を示す図面である。第４工程のエピタキシャ成長工程を示す図面である。図５（ａ）は、第５工程のエピタキシャ成長工程を示す図面である。図５（ｂ）は、第６工程の電極形成工程を示す図面である。従来のリッジ型半導体光素子の作製方法の一例を示す図である。

符号の説明

１…半導体レーザ、１１…基板、１３…半導体積層、１５…第１導電型のクラッド層、１７…活性層、１９…第２導電型のクラッド層、１９ａ…第２導電型のクラッド層１９の一部、１９ｂ…第２導電型のクラッド層１９の他の一部、２１…シリコン酸化膜、２３…レジスト、２５…溝、２７…コンタクト層、２９，３１…電極、５０ａ，５０ｃ，５０ｄ…有機金属気相成長炉、５０ｂ…誘導結合型プラズマ（ＩＣＰ）ＣＶＤ装置。

Claims

半導体光素子を作製する方法であって、
基板の上に、活性層のための第１III−Ｖ化合物半導体層を含む半導体積層を成長する第１工程と、
前記第１工程の後に、前記半導体積層の上に、所定の膜応力および所定の厚みを有するシリコン酸化膜を形成する第２工程と、
前記第２工程の後に、前記シリコン酸化膜の上に形成したレジストを用いて前記シリコン酸化膜を前記半導体積層の表面が露出するまでエッチングすることにより、前記シリコン酸化膜にストライプ状の溝を形成する第３工程と、
前記第３工程の後に、前記溝内に、第２III−Ｖ化合物半導体層を成長する第４工程と、
前記第４の工程の後に、前記シリコン酸化膜及び前記第２III−Ｖ化合物半導体層の上に電極を形成する工程と、
を備え、
前記第２工程では、摂氏５００度以上且つ摂氏７００度以下の温度範囲における膜応力が−１００ＭＰａ以上且つ＋１００ＭＰａ以下となるように、前記シリコン酸化膜を形成し、
前記第４工程では、前記第２III−Ｖ化合物半導体層を前記温度範囲で成長し、
前記シリコン酸化膜は、誘導結合型プラズマＣＶＤ装置を用いて形成され、
前記シリコン酸化膜の前記膜応力は、前記誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって調整され、
前記第４工程で成長した前記第２III−Ｖ化合物半導体層の側面は、前記シリコン酸化膜の前記溝の側面に接し、
前記第４工程で成長した前記第２III−Ｖ化合物半導体層は、クラッド層のためのものであり、リッジ部の一部を構成し、
前記第２工程において、前記所定の厚みは、前記第２III−Ｖ化合物半導体層の厚みとほぼ同一であり、
前記シリコン酸化膜は、室温と前記温度範囲内の温度との間において正の温度係数を有し、
前記第２工程において形成される前記シリコン酸化膜の前記膜応力は、室温において圧縮応力を有することを特徴とする方法。
前記第２工程では、摂氏５００度以上且つ摂氏７００度以下の温度範囲における膜応力が−１００ＭＰａ以上且つ０ＭＰａ以下となるように、前記シリコン酸化膜を形成することを特徴とする請求項１に記載の方法。
前記第３工程では、前記シリコン酸化膜を前記半導体積層が積層された面に対してほぼ垂直にエッチングすることを特徴とする請求項１又は２に記載の方法。
前記第１工程では、前記半導体積層として、第１導電型のクラッド層のための第３III−Ｖ化合物半導体層と、前記活性層のための前記第１III−Ｖ化合物半導体層とを順に成長し、
前記第４工程における前記第２III−Ｖ化合物半導体層は、第２導電型のクラッド層のためのIII−Ｖ化合物半導体層であり、
当該方法は、
前記第４工程の後に、前記第２III−Ｖ化合物半導体層の上に、コンタクト層のための第４III−Ｖ化合物半導体層を成長する第５工程と、
前記第５工程の後に、前記第４III−Ｖ化合物半導体層の上に電極を形成する第６工程を更に備えることを特徴とする請求項１〜３の何れか１項に記載の方法。
前記第４工程の後に、前記第２III−Ｖ化合物半導体層の一部の表面を、エッチングにより平坦化する工程を更に備えることを特徴とする請求項１〜４の何れか１項に記載の方法。