JP2013165262A - 光半導体素子の製造方法 - Google Patents

光半導体素子の製造方法 Download PDF

Info

Publication number
JP2013165262A
JP2013165262A JP2013002726A JP2013002726A JP2013165262A JP 2013165262 A JP2013165262 A JP 2013165262A JP 2013002726 A JP2013002726 A JP 2013002726A JP 2013002726 A JP2013002726 A JP 2013002726A JP 2013165262 A JP2013165262 A JP 2013165262A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor stack
layer
stack
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013002726A
Other languages
English (en)
Inventor
Ryuji Masuyama
竜二 増山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013002726A priority Critical patent/JP2013165262A/ja
Publication of JP2013165262A publication Critical patent/JP2013165262A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01SDEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2304/00Special growth methods for semiconductor lasers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01SDEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00Semiconductor lasers
    • H01S5/20Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Lasers (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】最上層にヒ素を含む半導体積層をドライエッチングして半導体メサを形成する工程を含む光半導体素子の製造方法であって、製造時の歩留まりの低下を抑制することが可能な製造方法を提供する。
【解決手段】本発明の光半導体素子の製造方法は、半導体積層11を半導体基板1上に形成する工程S1と、コンタクト層9の表面9Sの一部を覆うようにコンタクト層9の表面9S上にマスク層15を形成する工程S3と、半導体積層11のコンタクト層9の表面9Sを酸素含有雰囲気に暴露するS5と、半導体積層11を加熱する工程S7aと、マスク層15を用いて半導体積層11をドライエッチング法によってエッチングすることにより、半導体積層11に半導体メサMを形成する工程S9とを備える。半導体積層11のコンタクト層9は、ヒ素を含み、加熱工程S7aでは、半導体積層11を250℃以上の温度まで加熱する。
【選択図】図8

Description

本発明は、光半導体素子の製造方法に関する。
下記特許文献1には、半導体メサを有する半導体レーザ素子の製造方法が記載されている。この製造方法は、半導体基板上に形成された半導体積層構造を準備する工程と、半導体積層構造の表面の一部をマスクしてから当該半導体積層構造をエッチングすることにより所定形状の半導体メサを形成する工程と、半導体基板が載置されたサセプタを回転させながら当該サセプタ上に各原料ガスを供給することにより、半導体メサの両側に埋め込み成長層を形成する工程と、を備えている。このような半導体レーザ素子の製造方法によれば、半導体メサに対して良好な結晶埋め込み成長を行うことができることが記載されている。
特開平8−306624号公報
半導体レーザ素子等の半導体メサを有する光半導体素子を製造する際には、一般的に、上記特許文献1に記載されているように、半導体基板上に半導体レーザ素子等のための半導体積層を有機金属気相成長法(MOVPE法)等のエピタキシャル成長法で形成した後に、その半導体積層の表面の一部を覆うように当該表面上にストライプ状のマスク層を形成する。そして、このマスク層を用いて半導体積層を反応性イオンエッチング(RIE)法等によってドライエッチングすることにより、半導体積層に半導体メサを形成する。
しかしながら、半導体積層の最上層がヒ素(As)を含んだ層(例えば、InGaAs層)である場合、上述のような従来の製造方法で半導体メサを形成すると以下のような問題が発生し得ることを、本発明者は見出した。
即ち、一般的に、半導体積層上へマスク層を形成する工程と、このマスク層を用いて半導体積層をドライエッチングして当該半導体積層の半導体メサを形成する工程とは別々の装置を用いて実施されるため、これらの工程の間において、半導体積層の最上面の表面は大気雰囲気等の酸素含有雰囲気に暴露されることが多い。その場合、当該最上層中のヒ素と酸素含有雰囲気中の酸素(O)とが反応し、最上層の表面上にヒ素酸化物が不均一な態様で形成されることを、発明者は見出した。具体的には、最上層の表面上に、例えば粒子状のヒ素酸化物が形成されることを、発明者は見出した。
このような状態で半導体メサを形成するために半導体積層をドライエッチングすると、半導体積層のうち、当該ヒ素酸化物によって覆われた領域がエッチングされ難くなる。そのため、半導体メサを形成するために本来であればドライエッチングによって半導体積層が除去されるべき領域に、当該ヒ素酸化物の下方に残存した半導体積層の一部からなる残渣部が、例えば柱状に形成されてしまうことを、発明者は見出した。
このような残渣部は、半導体積層から分離して汚染源となったり、半導体メサを埋め込む埋め込み層を成長させる際に当該埋め込み層の異常成長の原因となったりする。そのため、このような残渣部が存在すると、半導体レーザ素子等の光半導体素子の製造時の歩留まりが低下してしまう。上記特許文献1には、このような残渣部や、それに起因した歩留まりの低下については記載されていない。
本発明はこのような課題に鑑みてなされたものであり、最上層にヒ素を含む半導体積層をドライエッチングして半導体メサを形成する工程を含む光半導体素子の製造方法であって、製造時の歩留まりの低下を抑制することが可能な製造方法を提供することを目的とする。
上述の課題を解決するため、本発明に係る光半導体素子の製造方法は、複数の半導体層からなる半導体積層を半導体基板上に形成する半導体積層形成工程と、この半導体積層の最上層の表面の一部を覆うように最上層の表面上にマスク層を形成するマスク層形成工程と、半導体積層の最上層の表面を、酸素含有雰囲気に暴露する暴露工程と、暴露工程の後に、半導体積層を加熱する加熱工程と、加熱工程の後に、上記マスク層を用いて半導体積層をドライエッチング法によってエッチングすることにより、半導体積層に半導体メサを形成するドライエッチング工程と、を備え、半導体積層の複数の半導体層の前記最上層は、ヒ素を含み、加熱工程では、半導体積層を250℃以上の温度まで加熱することを特徴とする。
本発明に係る光半導体素子の製造方法によれば、暴露工程において半導体積層の最上層内のヒ素と酸素雰囲気中の酸素とが反応して当該最上層の表面に不均一な態様でヒ素酸化物が形成されても、加熱工程において半導体積層を250℃以上の温度まで加熱すれば、当該ヒ素酸化物の一部又は全部を除去することが可能であることを本発明者は見出した。これにより、ドライエッチング工程で半導体積層に半導体メサを形成する際に、当該ヒ素酸化物の下方に半導体積層が残存して残渣部が形成されることを抑制することができる。その結果、光半導体素子の製造時において、当該残渣部に起因して歩留まりが低下することを抑制することができる。
さらに、本発明に係る光半導体素子の製造方法は、暴露工程の後かつ加熱工程の前に、半導体積層を減圧雰囲気下で保持する減圧工程をさらに備え、減圧工程の終了時からドライエッチング工程の終了時までの間、半導体積層は減圧雰囲気下で保持されることが好ましい。これにより、加熱工程において半導体積層の最上層の表面上のヒ素酸化物が除去された後からドライエッチング工程が終了するまでの間に、当該最上層の表面上に再びヒ素酸化物が形成されることを抑制することができる。その結果、光半導体素子の製造時において、当該残渣部に起因して歩留まりが低下することを、さらに抑制することができる。
また、本発明に係る光半導体素子の製造方法では、加熱工程は、半導体積層を、窒素雰囲気下、アルゴン雰囲気下、又は、ヘリウム雰囲気下で保持した状態で行われることが好ましい。これにより、加熱工程において半導体積層の最上層の表面上のヒ素酸化物が除去された後に、当該最上層の表面上に再びヒ素酸化物が形成されることを抑制することができる。その結果、光半導体素子の製造時において、当該残渣部に起因して歩留まりが低下することを、さらに抑制することができる。
上述の課題を解決するため、本発明の他の態様に係る光半導体素子の製造方法は、複数の半導体層からなる半導体積層を半導体基板上に形成する半導体積層形成工程と、半導体積層の最上層の表面の一部を覆うように最上層の表面上にマスク層を形成するマスク層形成工程と、半導体積層の最上層の表面を、酸素含有雰囲気に暴露する暴露工程と、暴露工程の後に、半導体積層の最上層の表面上にエッチング液を供給するエッチング液供給工程と、エッチング液供給工程の後に、上記マスク層を用いて半導体積層をドライエッチング法によってエッチングすることにより、半導体積層に半導体メサを形成するドライエッチング工程と、を備え、半導体積層の複数の半導体層の最上層は、ヒ素を含み、エッチング液供給工程で用いられる上記エッチング液は、アンモニア水、硫酸水、又は、バッファードフッ酸を含むことを特徴とする。
本発明の他の態様に係る光半導体素子の製造方法によれば、暴露工程において半導体積層の最上層内のヒ素と酸素雰囲気中の酸素とが反応して当該最上層の表面に不均一な態様でヒ素酸化物が形成されても、エッチング液供給工程においてアンモニア水、硫酸水、又は、バッファードフッ酸を含むエッチング液を半導体積層の最上層の表面上に供給すれば、当該ヒ素酸化物の一部又は全部を除去することが可能であることを本発明者は見出した。これにより、ドライエッチング工程で半導体積層に半導体メサを形成する際に、当該ヒ素酸化物の下方に半導体積層が残存して残渣部が形成されることを抑制することができる。その結果、光半導体素子の製造時において、当該残渣部に起因して歩留まりが低下することを抑制することができる。
さらに、本発明の上述のいずれかの態様に係る光半導体素子の製造方法において、ドライエッチング工程では、ヨウ化水素(HI)を含むガス、又は、塩素を含むガス(たとえば塩素Cl、四塩化珪素SiCl、三塩化ホウ素BClのうち少なくとも1つのガスを含むガス)を用いた反応性イオンエッチング法によって、半導体積層をエッチングすることが好ましい。
ヒ素酸化物は、ヨウ化水素(HI)を含むガス、又は、塩素を含むガスを用いた反応性イオンエッチング法によるドライエッチングではエッチングされ難い。そのため、ドライエッチング工程直前において半導体積層の最上層の表面にヒ素酸化物が存在していると、ドライエッチング工程後にヒ素酸化物の下方に半導体積層が残存して残渣部が特に形成され易くなる。しかし、本発明の上述のいずれかの態様に係る光半導体素子の製造方法においては、加熱工程又はエッチング液供給工程においてヒ素酸化物の一部又は全部を除去することが可能である。そのため、ドライエッチング工程でヨウ化水素(HI)を含むガス、又は、塩素を含むガスを用いた反応性イオンエッチング法によって半導体積層をエッチングする場合、残渣部に起因して歩留まりが低下することを抑制するという本発明に係る光半導体素子の製造方法による効果が特に有効に発揮される。
本発明によれば、最上層にヒ素を含む半導体積層をドライエッチングして半導体メサを形成する工程を含む光半導体素子の製造方法であって、製造時の歩留まりの低下を抑制することが可能な製造方法が提供される。
第1実施形態に係る半導体レーザ素子の製造方法を示すフローチャートである。 半導体積層形成工程を説明するための断面図である。 マスク層形成工程の一例を説明するための断面図である。 マスク層形成工程の一例を説明するための断面図である。 マスク層形成工程及び暴露工程を説明するための断面図である。 実施例1のコンタクト層9の表面9Sの走査型電子顕微鏡像を示す図である。 実施例1、2及び比較例1のヒ素酸化物の個数の大気雰囲気暴露時間依存性の測定結果を示す図である。 加熱工程の一例を説明するための断面図である。 実施例3〜6及び比較例2〜4のヒ素酸化物の除去率の半導体積層加熱温度依存性の測定結果を示す図である。 実施例5における、ヒ素除去率と加熱工程S7aでの加熱時間との関係についての測定結果を示す図である。 ドライエッチング工程を説明するための断面図である。 反応性イオンエッチング装置の断面構造の模式図である。 埋め込み層形成工程を説明するための断面図である。 電極形成工程を説明するための断面図である。 第2実施形態の減圧工程及び加熱工程S7aを説明するための断面図である。 第2実施形態の加熱工程を説明するための断面図である。 第4実施形態に係る半導体レーザ素子の製造方法を示すフローチャートである。 エッチング液供給工程を説明するための断面図である。 エッチング液供給工程を説明するための断面図である。 ドライエッチング工程後に形成された残渣部の測定結果を示す図である。
以下、実施の形態に係る光半導体素子の製造方法について、添付図面を参照しながら詳細に説明する。なお、各図面において、可能な場合には同一要素には同一符号を用いる。また、図面中の構成要素内及び構成要素間の寸法比は、図面の見易さのため、それぞれ任意となっている。
(第1実施形態)
まず、第1実施形態に係る光半導体素子の製造方法として、半導体レーザ素子の製造方法について説明する。図1は、本実施形態に係る半導体レーザ素子の製造方法を示すフローチャートである。
図1に示すように、本実施形態の半導体レーザ素子の製造方法においては、半導体積層を形成する半導体積層形成工程S1と、半導体積層の最上層の表面上にマスク層を形成するマスク層形成工程S3と、半導体積層の最上層の表面を、酸素含有雰囲気に暴露する暴露工程S5と、半導体積層を加熱する加熱工程S7aと、半導体積層をドライエッチングするドライエッチング工程S9と、埋め込み層を形成する埋め込み層形成工程S11と、電極を形成する電極形成工程S13と、が主として行われる。以下、これらの各工程について詳細に説明する。
(半導体積層形成工程)
初めに、半導体基板上に半導体積層を形成する半導体積層形成工程S1が行われる。図2は、半導体積層形成工程を説明するための断面図である。半導体積層形成工程S1においては、図2に示すように、半導体基板1の主面上に、光半導体素子(本実施形態では半導体レーザ素子)の機能を発揮するための複数の半導体層を有する半導体積層11を形成する。具体的には、半導体基板1の主面上に、例えば有機金属気相成長法等のエピタキシャル成長法によって、下部クラッド層3、活性層5、上部クラッド層7、及び、コンタクト層9をこの順にエピタキシャル成長させる。
半導体基板1は、第1導電型(例えばn型)の半導体基板であり、例えばSn(錫)がドープされたInP基板等のIII−V族化合物半導体基板である。下部クラッド層3は、第1導電型の半導体層であり、例えばSiがドープされたInP等のIII−V族化合物半導体層である。活性層5は、例えば、MQW(多重量子井戸)構造やSQW(単一量子井戸)構造を有する。活性層5は、例えば、GaInAsPやAlGaInAs等のIII−V族化合物半導体からなる。上部クラッド層7は、例えば第2導電型(第1導電型がn型の場合、p型)の半導体層であり、例えばZnがドープされたInP等のIII−V族化合物半導体層である。
コンタクト層9は、後述の上部電極25(図14参照)と半導体積層11とのオーミック接触を実現するための半導体層である。コンタクト層9は半導体積層11の最上層を構成する。また、コンタクト層9は、ヒ素(As)を含む第2導電型の半導体層であり、例えばInGaAs、GaAs等のIII−V族化合物半導体からなる。
(マスク層形成工程、暴露工程)
続いて、マスク層形成工程S3が行われる。マスク層形成工程S3では、半導体積層11の最上層であるコンタクト層9の表面9Sの一部を覆うように当該コンタクト層9の当表面9S上にマスク層を形成する。暴露工程S5では、半導体積層11の最上層であるコンタクト層9の表面9Sを、酸素含有雰囲気に暴露する。
図3及び図4は、マスク層形成工程の一例を説明するための断面図であり、図5は、マスク層形成工程及び暴露工程を説明するための断面図である。マスク層形成工程S3では、まず図3に示すように、半導体積層11の最上層であるコンタクト層9の表面9S上の全面に、例えばプラズマ気相成長法によって、マスク層15を形成する。マスク層15を構成する材料としては、例えば、窒化シリコン(SiN)、酸化シリコン(SiO)や窒化酸化シリコン(SiON)等の絶縁材料を用いることができる。
次に、図3に示すように、マスク層15上に所定形状にパターニングされたフォトレジスト層17を形成する。フォトレジスト層17は、後述の半導体メサM(図13参照)に対応した形状を有しており、具体的には、半導体基板1の主面と平行な一方向(図3の紙面に垂直な方向)に沿って伸びるストライプ形状を有している。
続いて、図4に示すように、フォトレジスト層17を用いてコンタクト層9の表面9Sが露出するまでマスク層15をエッチングすることにより、マスク層15を半導体基板1の主面と平行な一方向(図4の紙面に垂直な方向)に沿って伸びるストライプ形状に加工する。マスク層15のエッチングは、例えば、エッチングガスとしてCFガスを用いた反応性イオンエッチング法によって行うことができる。
次に、図5に示すように、マスク層15をエッチングするのに使用した反応性イオンエッチング装置等の装置内にある半導体積層11を、酸素含有雰囲気としての大気雰囲気中に取り出し、フォトレジスト層17を除去する。このようにして、半導体積層11の最上層であるコンタクト層9の表面9Sの一部を覆うマスク層15を形成すると共に、コンタクト層9の表面9Sのうちマスク層15によって覆われていない領域を酸素含有雰囲気に暴露する。なお、酸素含有雰囲気とは、大気雰囲気のような酸素分圧が160hPa以上の雰囲気を意味する。
このように、コンタクト層9の表面9Sのうちマスク層15によって覆われていない領域を酸素含有雰囲気に暴露すると、図5に示すように、半導体積層11の最上層であるコンタクト層9中のヒ素と酸素含有雰囲気中の酸素(O)とが反応し、コンタクト層9の表面9S上にヒ素酸化物19が不均一な態様で形成されることを、発明者は見出した。具体的には、コンタクト層9の表面9S上に、粒子状のヒ素酸化物19が形成されることを、発明者は見出した。
このようなヒ素酸化物19の形成について、実施例及び比較例の測定結果を用いて説明する。実施例1、2として、上述の半導体積層形成工程S1、マスク層形成工程S3、及び、暴露工程S5に基づいて作成した半導体基板1、半導体積層11、及び、マスク層15からなる試料を準備した。コンタクト層9を構成する半導体材料として、InGaAsを用いた。マスク層形成工程S3では、エッチングガスとしてCFガスを用いた反応性イオンエッチング法によってマスク層15のエッチングを行った。暴露工程S5では、コンタクト層9の表面9Sを大気雰囲気に暴露した。大気雰囲気への暴露時間は、実施例1では19時間、実施例2では24時間とした。比較例1として、暴露工程S5を行わない点以外は実施例1、2と同様である試料を準備した。
図6は、実施例1のコンタクト層9の表面9Sの走査型電子顕微鏡像を示す図である。図6に示すように、暴露工程S5後において実施例1のコンタクト層9の表面9Sには、直径が約1μmの粒子状物質が観察された。当該粒子状物質を走査型電子顕微鏡に設けられたエネルギー分散型X線分析装置で組成分析したところ、当該粒子状物質はヒ素(As)の酸化物であることが判明した。
また、実施例1、2及び比較例1について、大気雰囲気への暴露時間とヒ素酸化物の個数との関係について測定を行った。図7は、実施例1、2及び比較例1のヒ素酸化物の個数の大気雰囲気暴露時間依存性の測定結果を示す図である。図7の縦軸は、コンタクト層9の表面9Sの1mmの領域当たりで観察されたヒ素酸化物の個数を示し、横軸は、コンタクト層9の表面9Sを大気雰囲気に暴露した時間を示している。
図7に示すように、コンタクト層9の表面9Sの1mmの領域当たりのヒ素酸化物の個数は、比較例1(コンタクト層9の表面9Sの大気雰囲気への暴露時間が0時間)では0個であったが、当該暴露時間が長くなる程、増加した。具体的には、実施例1(当該暴露時間が19時間)では、コンタクト層9の表面9Sの1mmの領域当たりのヒ素酸化物の個数は、10個であり、実施例2(当該暴露時間が24時間)では、当該個数は14個であった。
(加熱工程)
暴露工程S5の後に、加熱工程S7aが行われる。加熱工程S7aでは、半導体積層11を250℃以上の温度まで加熱する。
図8は、加熱工程の一例を説明するための断面図である。加熱工程S7aでは、図8に示すように、ホットプレート18を用いて半導体積層11を250℃以上の温度まで加熱する。具体的には、ホットプレート18上に半導体基板1、半導体積層11、及び、マスク層15からなる構造物を載せ、ホットプレート18を加熱することによって、半導体積層11を250℃以上の温度まで加熱する。本実施形態においては、半導体積層11の加熱は、大気雰囲気等の酸素含有雰囲気中で行う。
このような加熱工程S7aを行うことにより、図8に示すように、コンタクト層9の表面9S上に形成されたヒ素酸化物19(図5参照)を除去することが可能であることを、発明者は見出した。これは、半導体積層11を250℃以上の温度まで加熱することにより、ヒ素酸化物19が昇華するため、ヒ素酸化物19が除去されると考えられる。
加熱工程S7aにおける半導体積層11の加熱温度は、500℃以下とすることが好ましい。当該加熱温度を500℃以下とすることにより、半導体積層11の最上層であるコンタクト層9からヒ素が抜けてしまうことを抑制することが可能となるためである。
このようなヒ素酸化物19の除去について、実施例及び比較例の測定結果を用いて説明する。実施例3〜6として、上述の半導体積層形成工程S1、マスク層形成工程S3、及び、暴露工程S5、加熱工程S7aに基づいて作成した半導体基板1、半導体積層11、及び、マスク層15からなる試料を準備した。コンタクト層9を構成する半導体材料、及び、マスク層形成工程S3におけるマスク層15のエッチング方法は、実施例1、2と同様とした。暴露工程S5では、コンタクト層9の表面9Sを大気雰囲気に24時間以上暴露した。加熱工程S7aでは、ホットプレート18を用いて、大気雰囲気中において、半導体積層11を加熱した。実施例3、4、5、6の加熱温度は、この順にそれぞれ250℃、275℃、300℃、375℃とした。また、比較例2〜4を準備した。比較例2〜4は、加熱工程S7aの代わりに、大気雰囲気中において半導体積層11を250℃未満の温度で加熱する低温加熱工程を行うこと以外の点については、実施例3〜6と同様とした。当該低温加熱工程における比較例2〜4の加熱温度は、この順にそれぞれ100℃、150℃、200℃とした。
図9は、実施例3〜6及び比較例2〜4のヒ素酸化物の除去率の半導体積層加熱温度依存性の測定結果を示す図である。図9の縦軸は、加熱工程S7a又は低温加熱工程直前におけるコンタクト層9の表面9S上に存在するヒ素酸化物19の数を基準とした加熱工程S7a又は低温加熱工程後の実施例3〜6及び比較例2〜4のヒ素酸化物19の除去率を示し、図9の横軸は、加熱工程S7a又は低温加熱工程における実施例3〜6及び比較例2〜4の半導体積層11の加熱温度を示している。
図9に示されるように、比較例2〜4においては、低温加熱工程後のヒ素酸化物19の除去率は、ほぼ0であった。それに対して、実施例4〜6においては、加熱工程S7a後のヒ素酸化物19の除去率は、この順にそれぞれ9%、17%、及び、52%であった。これにより、加熱工程S7aにおいて半導体積層11を250℃以上の温度に加熱することにより、ヒ素酸化物19の少なくとも一部を除去することが可能であることが分かった。
次に、実施例5について、ヒ素除去率と加熱工程S7aにおける半導体積層11の加熱時間の関係について測定を行った。具体的には、実施例5(加熱工程S7aにおいて半導体積層11を300℃まで加熱)の試料について、300℃での加熱時間を変化させた場合のヒ素除去率の測定を行った。
図10は、実施例5における、ヒ素除去率と加熱工程S7aでの加熱時間との関係についての測定結果を示す図である。図10の縦軸は、実施例5における加熱工程S7a直前のヒ素酸化物19の数を基準とした加熱工程S7a後のヒ素除去率を示しており、横軸は、加熱工程S7aで半導体積層11を加熱した時間(半導体積層11を300℃に保った時間)を示している。
図10に示すように、加熱時間が5分の場合、実施例5におけるヒ素酸化物19の除去率は17%となり、加熱時間が30分の場合、実施例5におけるヒ素酸化物19の除去率は38%となった。これより、ヒ素酸化物19をより多く除去する観点から、加熱工程S7aにおける半導体積層11の加熱時間は5分以上であることが好ましく、30分以上であることがさらに好ましいことが分かった。
(ドライエッチング工程)
加熱工程S7aの後に、ドライエッチング工程S9が行われる。ドライエッチング工程S9では、マスク層15を用いて半導体積層11をドライエッチング法によってエッチングすることにより、半導体積層11に半導体メサを形成する。
図11は、ドライエッチング工程を説明するための断面図である。図11に示すように、ドライエッチング工程S9では、マスク層15を用いて、ドライエッチング法によって半導体積層11及び半導体基板1をエッチングすることにより、半導体積層11及び半導体基板1に半導体メサMを形成する。このように本実施形態では、ドライエッチング工程S9において半導体基板1の厚さ方向の中間位置まで半導体積層11及び半導体基板1をエッチングしているが、半導体積層11の厚さ方向の中間位置まで半導体積層11をエッチングしてもよい。この場合、半導体メサMは半導体積層11にのみ形成される。
半導体メサMは、半導体基板1の厚さ方向(半導体基板1の主面と直交する方向)に突出すると共に半導体基板1の主面と平行な一方向(図11の紙面に垂直な方向)に沿って伸びるストライプ形状を有している。
ドライエッチング工程S9で用いられるドライエッチング法としては、例えば反応性イオンエッチング法を用いることができる。
本実施形態で用いることができる反応性イオンエッチング法の一例について、図12を参照しながら詳細に説明する。図12は、反応性イオンエッチング装置の断面構造の模式図である。本実施形態の反応性イオンエッチング装置は、誘導結合型反応性イオンエッチング装置50である。誘導結合型反応性イオンエッチング装置50は、エッチング対象試料(本実施形態の場合、半導体基板1上に形成され、表面の一部がマスク層15によってマスクされた半導体積層11)に反応性イオンエッチングを行う真空チャンバ53を備えている。真空チャンバ53の内部には、高周波放電を発生させるための下部電極55と、上部電極57が互いに対向して設けられている。上部電極57は接地されている。
また、エッチング対象試料である半導体積層11は、下部電極55と上部電極57に挟まれるように、下部電極55上に設けられている。下部電極55には冷却機構が設けられており、これによってエッチング対象試料を冷却することができる。また、高周波電源58は、整合回路77を介して下部電極55に接続されている。高周波電源58によって、下部電極55に高周波電力(バイアス電力)が印加される。バイアス電力を供給することにより、下部電極55に印加される直流バイアスを調整することができる。真空チャンバ53の側面には、誘導コイル59が巻かれている。誘導結合プラズマ電源61は、整合回路79を介して誘導コイル59に接続されている。誘導結合プラズマ電源61によって誘導コイル59に高周波電力(ICP電力)が供給される。ICP電力が誘導コイルに供給されることにより、誘導結合プラズマが生成される。
また、真空チャンバ53には、内部にエッチングガスを供給するためのガス供給管63と、エッチングガスを外部に排出するための排気管71とが設けられている。ガス供給管63を通して、真空チャンバ53の内部にエッチングガス67が所定の混合比で供給される。また、排気管71には真空ポンプが接続されており、真空チャンバ53の内部を所定の真空度に保つことが可能となっている。真空チャンバ53には、内部にエッチングガスを供給するためのガス供給管が2つ設けられていてもよく、その場合、2種類のガスが混合された混合ガスを、エッチングガスとして真空チャンバ53内に供給することができる。
エッチング対象試料である半導体積層11をエッチングする際は、真空チャンバ53内にエッチングガス67を供給する。すると、下部電極55および上部電極57間の高周波電界によって誘導結合プラズマ73が生成される。誘導結合プラズマ73中のイオン75やラジカル76は、誘導コイル59によって生成されたバイアス電界によって加速され、エッチング対象試料である半導体積層11に到達する。
ドライエッチング工程S9で用いられるドライエッチング法として反応性イオンエッチング法を採用する場合、例えば、エッチングガスの流量が60sccm、真空チャンバ53内の圧力1.5Pa、ICP電力が400W、バイアス電力が150Wという条件下において半導体積層11のドライエッチングを行うことができる。
(埋め込み層形成工程)
ドライエッチング工程S9の後に、埋め込み層形成工程S11が行われる。図13は、埋め込み層形成工程を説明するための断面図である。
埋め込み層形成工程S11では、図13に示すように、例えば有機金属気相成長法等のエピタキシャル成長法によって、マスク層15を用いて半導体メサMを埋め込むように半導体基板1上かつ半導体メサMの側面上の領域に半導体材料からなる埋め込み層21を形成する。埋め込み層21は、例えば、半絶縁性半導体材料からなり、そのような半絶縁性半導体材料としては、例えば、FeがドープされたInP等のIII−V族化合物半導体材料を挙げることができる。
(電極形成工程)
ドライエッチング工程S9の後に、電極形成工程S13が行われる。図14は、電極形成工程を説明するための断面図である。
図14に示すように、電極形成工程S13では、例えばマスク層15を除去した後に、プラズマ気相成長法によって埋め込み層21上に、窒化シリコン(SiN)や酸化シリコン(SiO)等の絶縁材料からなる絶縁層23を形成し、半導体積層11のコンタクト層9と接するように半導体積層11上及び絶縁層23上に金属材料からなる上部電極25を真空蒸着法等によって形成する。また、半導体基板1の裏面を研磨して半導体基板1を薄くした後に、半導体基板1の裏面上に金属材料からなる下部電極27を真空蒸着法等によって形成する。その後、へき開等によってチップ化を行うことにより、半導体レーザ素子100が得られる。
上述のような本実施形態に係る光半導体素子の製造方法によれば、暴露工程S5において半導体積層11の最上層であるコンタクト層9内のヒ素と酸素雰囲気中の酸素とが反応してコンタクト層9の表面9Sに不均一な態様でヒ素酸化物19が形成されても(図5参照)、加熱工程S7aにおいて半導体積層11を250℃以上の温度まで加熱すれば、当該ヒ素酸化物19の一部又は全部を除去することが可能である(図8参照)。これにより、ドライエッチング工程S9で半導体積層11に半導体メサMを形成する際に、当該ヒ素酸化物19の下方に半導体積層11が残存して残渣部が形成されることを抑制することができる(図8及び図11参照)。その結果、光半導体素子の製造時において、当該残渣部に起因して歩留まりが低下することを抑制することができる。
また、上述のような本実施形態に係る光半導体素子の製造方法において、ドライエッチング工程S9では、ヨウ化水素(HI)を含むガス、又は、塩素を含むガスを用いた反応性イオンエッチング法によって、半導体積層11をエッチングすることが以下の理由により好ましい(図11参照)。
即ち、ヒ素酸化物19は、ヨウ化水素(HI)を含むガス、又は、塩素を含むガスを用いた反応性イオンエッチング法によるドライエッチングではエッチングされ難い。そのため、ドライエッチング工程S9直前において半導体積層11の最上層であるコンタクト層9の表面9Sにヒ素酸化物が存在していると、ドライエッチング工程S9後にヒ素酸化物19の下方に半導体積層11が残存して残渣部が特に形成され易くなる(図5、図8、及び、図11参照)。しかし、本実施形態に係る光半導体素子の製造方法においては、加熱工程S7aにおいてヒ素酸化物19の一部又は全部を除去することが可能である(図8参照)。そのため、埋め込み層形成工程S11でヨウ化水素(HI)を含むガス、又は、塩素を含むガスを用いた反応性イオンエッチング法によって半導体積層11をエッチングする場合、残渣部に起因して歩留まりが低下することを抑制するという本実施形態に係る光半導体素子の製造方法による効果が特に有効に発揮される。
なお、ドライエッチング工程S9において反応性イオンエッチング法によって半導体積層11をエッチングする場合、エッチングガスとしては、上述のヨウ化水素(HI)を含むガス及び塩素を含むガスの他に炭化水素を含む混合ガスを用いることができる。
(第2実施形態)
次に、第2実施形態に係る光半導体素子の製造方法について説明する。第2実施形態以降については、第1実施形態と異なる部分について主として説明し、説明を省略する部分は第1実施形態と同様である。
第2実施形態の光半導体素子の製造方法は、暴露工程S5の後かつ加熱工程S7aの前に、半導体積層11を減圧雰囲気下で保持する減圧工程をさらに備える点、及び、加熱工程S7aの内容の点において、第1実施形態の光半導体素子の製造方法と異なる。
図15は、本実施形態の減圧工程及び加熱工程S7aを説明するための断面図である。図15に示すように、減圧工程では、半導体積層11は、真空チャンバ81内に保持される。真空チャンバ81には、内部の気体を排出するための排気管83が設けられている。排気管83には真空ポンプが接続されており、当該真空ポンプによって真空チャンバ81の内部の気体を排気する。これにより、半導体積層11を減圧雰囲気下で保持することができる。半導体積層11が保持される減圧雰囲気の真空度は、好ましくは、500Pa以下である。
減圧工程の後、加熱工程S7aが行われる。加熱工程S7aでは、減圧工程で得られた減圧雰囲気下で半導体積層11を加熱する点において、第1実施形態の加熱工程S7aと異なる。半導体積層11の加熱方法や加熱条件は、第1実施形態の加熱工程S7aにおける場合と同様である。
本実施形態に係る光半導体素子の製造方法によれば、第1実施形態に係る光半導体素子の製造方法における場合と同様の理由に基づき、光半導体素子の製造時において、当該残渣部に起因して歩留まりが低下することを抑制することができる。
さらに、本実施形態に係る光半導体素子の製造方法は、暴露工程S5の後かつ加熱工程S7aの前に半導体積層11を減圧雰囲気下で保持する減圧工程をさらに備える上に、加熱工程S7aでは、減圧工程で得られた減圧雰囲気下で半導体積層11を加熱するため、加熱工程S7aにおいて半導体積層11の最上層であるコンタクト層9が酸化することを抑制することができる。
また、本実施形態に係る光半導体素子の製造方法においては、減圧工程の終了時からドライエッチング工程S9の終了時までの間、半導体積層11は減圧雰囲気下で保持されることが好ましい(図5、図11、及び、図15参照)。これにより、加熱工程S7aにおいてコンタクト層9の表面9S上のヒ素酸化物19が除去された後からドライエッチング工程S9が終了するまでの間に、コンタクト層9の表面9S上に再びヒ素酸化物が形成されることを抑制することができる。その結果、光半導体素子の製造時において、残渣部に起因して歩留まりが低下することを、さらに抑制することができる。
減圧工程の終了時からドライエッチング工程S9の終了時までの間、半導体積層11を減圧雰囲気下で保持するには、例えば、真空チャンバ81と、ドライエッチング工程S9でドライエッチングを行う装置のチャンバ(例えば、誘導結合型反応性イオンエッチング装置50の真空チャンバ53(図12参照))とを接続し、加熱工程S7a終了後に半導体積層11を、大気雰囲気に暴露することなく当該ドライエッチングを行う装置のチャンバ内に移動し、ドライエッチング工程S9工程を行うことにより、実現することができる。
(第3実施形態)
次に、第3実施形態に係る光半導体素子の製造方法について説明する。第3実施形態の光半導体素子の製造方法は、加熱工程S7aの内容の点において、第1実施形態の光半導体素子の製造方法と異なる。
図16は、本実施形態の加熱工程を説明するための断面図である。図16に示すように、本実施形態の加熱工程S7aでは、半導体積層11は、真空チャンバ81内に保持される。真空チャンバ81には、内部にガス87を供給するためのガス供給管85と、内部の気体を排出するための排気管83が設けられている。排気管83には真空ポンプが接続されている。この当該真空ポンプによって真空チャンバ81の内部の気体を排気した後に、ガス供給管85からガス87を真空チャンバ81内に供給することにより、半導体積層11をガス87雰囲気下に保持する。そして、半導体積層11がガス87雰囲気下に保持された状態で、加熱工程S7aを行う。これにより、大気雰囲気以外の雰囲気下で、加熱工程S7aを実行することが可能となる。
本実施形態に係る光半導体素子の製造方法によれば、第1実施形態に係る光半導体素子の製造方法における場合と同様の理由に基づき、光半導体素子の製造時において、当該残渣部に起因して歩留まりが低下することを抑制することができる。
また、本実施形態に係る光半導体素子の製造方法において、ガス87が窒素、アルゴン、又は、ヘリウムであること、即ち、半導体積層11を窒素雰囲気下、アルゴン雰囲気下、又は、ヘリウム雰囲気下で保持した状態で加熱工程S7aを行うことが好ましい。これにより、加熱工程S7aにおいてコンタクト層9の表面9S上のヒ素酸化物19が除去された後に、コンタクト層9の表面9S上に再びヒ素酸化物が形成されることを抑制することができる(図5、図11、及び、図16参照)。その結果、光半導体素子の製造時において、当該残渣部に起因して歩留まりが低下することを、さらに抑制することができる。
また、本実施形態に係る光半導体素子の製造方法において、ガス87がアルシン(AsH)等のヒ素化合物であるガスであること、即ち、半導体積層11をアルシン(AsH)等のヒ素化合物であるガスの雰囲気下で保持した状態で加熱工程S7aを行うことが好ましい。これにより、加熱工程S7aにおいて半導体積層11の最上層であるコンタクト層9からヒ素が抜けてしまうことを抑制することができる。
また、本実施形態に係る光半導体素子の製造方法において、半導体積層11の最上層がコンタクト層9のようにリン(P)を含む化合物からなる場合、ガス87がホスフィン(PH3)等のリン化合物であるガスであること、即ち、半導体積層11をホスフィン(PH3)等のリン化合物であるガスの雰囲気下で保持した状態で加熱工程S7aを行うことが好ましい。これにより、加熱工程S7aにおいて半導体積層11の最上層からリン(P)が抜けてしまうことを抑制することができる。
(第4実施形態)
次に、第4実施形態に係る光半導体素子の製造方法について説明する。図17は、第4実施形態に係る半導体レーザ素子の製造方法を示すフローチャートである。図17に示すように、本実施形態の光半導体素子の製造方法は、第1実施形態の加熱工程S7aに代えてエッチング液供給工程S7bが行われる点において、第1実施形態光半導体素子の製造方法と異なる。
図18及び図19は、エッチング液供給工程を説明するための断面図である。図18に示すように、エッチング液供給工程S7bでは、半導体積層11の最上層であるコンタクト層9の表面9S上にエッチング液33を供給する。エッチング液33は、アンモニア水、硫酸水、又は、バッファードフッ酸、又は、これらのいずれかを含む溶液である。
その後、エッチング液33を除去することにより、図19に示すように、ヒ素酸化物19を除去することが可能であることを、発明者は見出した。これは、ヒ素酸化物がエッチング液33によってエッチングされたためと考えられる。
エッチング液供給工程S7bにおいては、エッチング液33によって半導体積層11の最上層であるコンタクト層9はエッチングされなくてもよいし、コンタクト層9の一部がエッチングされてもよい。
このようなヒ素酸化物19の除去について行われた実験について説明する。半導体積層形成工程S1、マスク層形成工程S3、及び、暴露工程S5に基づいて複数の試料を準備した後に、エッチング液33としてアンモニア水(濃度 1wt%)を用いてエッチング液供給工程S7bを行った試料、硫酸水(濃度 96wt%)を用いてエッチング液供給工程S7bを行った試料、バッファードフッ酸を用いてエッチング液供給工程S7bを行った試料、及び、エッチング液供給工程S7bを行わなかった試料のそれぞれについて、その後にドライエッチング工程S9を行い、当該工程後に形成された残渣部の数を測定した。
図20はそのような測定の結果を示す図である。図20に示すように、エッチング液供給工程S7bなしの場合(エッチング液供給工程なしの場合)、ドライエッチング工程S9後に形成される残渣部の数は、1mmの領域当たり3240個であった。それに対して、エッチング液33としてアンモニア水を用いた場合、バッファードフッ酸を用いた場合、及び、硫酸水としての濃硫酸を用いた場合、ドライエッチング工程S9後に形成される残渣部の数は、1mmの領域当たり、それぞれ64個、353個、983個であった。
これにより、エッチング液供給工程S7bを行うことにより、ヒ素酸化物19を除去することが可能であり、その結果、ドライエッチング工程S9後に形成される残渣部の数を減少させることが可能であること、及び、エッチング液33としては特にアンモニア水が好ましいことが分かった。
本実施形態係る光半導体素子の製造方法によれば、暴露工程S5において半導体積層11の最上層であるコンタクト層9内のヒ素と酸素雰囲気中の酸素とが反応してコンタクト層9の表面9Sに不均一な態様でヒ素酸化物19が形成されても、エッチング液供給工程S7bにおいてアンモニア水、硫酸水、又は、バッファードフッ酸を含むエッチング液33を半導体積層11のコンタクト層9の表面9S上に供給すれば、当該ヒ素酸化物19の一部又は全部を除去することが可能である(図5、図18、及び、図19参照)。これにより、ドライエッチング工程S9で半導体積層11に半導体メサMを形成する際に、当該ヒ素酸化物19の下方に半導体積層11が残存して残渣部が形成されることを抑制することができる。その結果、光半導体素子の製造時において、当該残渣部に起因して歩留まりが低下することを抑制することができる。
ヒ素酸化物19を有効に除去する観点から、エッチング液33としてアンモニア水を用いる場合、アンモニア水の濃度は、1wt%以上であることが好ましく、エッチング液33として硫酸水を用いる場合、硫酸水の濃度は、96wt%以上であることが好ましい。
また、本実施形態係る光半導体素子の製造方法においては、第1実施形態に係る光半導体素子の製造方法における場合と同様の理由に基づき、ドライエッチング工程S9では、ヨウ化水素(HI)を含むガス、又は、塩素を含むガスを用いた反応性イオンエッチング法によって、半導体積層11をエッチングすることが好ましい(図11参照)。
本発明は上述の実施形態に限定されず、様々な変形態様が可能である。
例えば、上述の実施形態1〜4は、半導体レーザ素子の製造方法であるが、半導体光変調器や半導体受光素子等の光半導体素子を製造することもできる。本発明によって半導体光変調器を製造する場合、半導体積層形成工程S1において活性層5に代えて半導体材料からなる光導波層を形成すればよい。
1・・・半導体基板、9・・・コンタクト層、9S・・・コンタクト層の表面、11・・・半導体積層、M・・・半導体メサ、S1・・・半導体積層形成工程、S3・・・マスク形成工程、S5・・・暴露工程、S7a・・・加熱工程、S9・・・ドライエッチング工程。

Claims (5)

  1. 複数の半導体層からなる半導体積層を半導体基板上に形成する半導体積層形成工程と、
    前記半導体積層の最上層の表面の一部を覆うように当該最上層の当該表面上にマスク層を形成するマスク層形成工程と、
    前記半導体積層の前記最上層の前記表面を、酸素含有雰囲気に暴露する暴露工程と、
    前記暴露工程の後に、前記半導体積層を加熱する加熱工程と、
    前記加熱工程の後に、前記マスク層を用いて前記半導体積層をドライエッチング法によってエッチングすることにより、前記半導体積層に半導体メサを形成するドライエッチング工程と、を備え、
    前記半導体積層の前記複数の半導体層の前記最上層は、ヒ素を含み、
    前記加熱工程では、前記半導体積層を250℃以上の温度まで加熱することを特徴とする光半導体素子の製造方法。
  2. 前記暴露工程の後かつ前記加熱工程の前に、前記半導体積層を減圧雰囲気下で保持する減圧工程をさらに備え、
    前記減圧工程の終了時から前記ドライエッチング工程の終了時までの間、前記半導体積層は減圧雰囲気下で保持されることを特徴とする請求項1に記載の光半導体素子の製造方法。
  3. 前記加熱工程は、前記半導体積層を、窒素雰囲気下、アルゴン雰囲気下、又は、ヘリウム雰囲気下で保持した状態で行われることを特徴とする請求項1に記載の光半導体素子の製造方法。
  4. 複数の半導体層からなる半導体積層を半導体基板上に形成する半導体積層形成工程と、
    前記半導体積層の最上層の表面の一部を覆うように当該最上層の当該表面上にマスク層を形成するマスク層形成工程と、
    前記半導体積層の前記最上層の前記表面を、酸素含有雰囲気に暴露する暴露工程と、
    前記暴露工程の後に、前記半導体積層の前記最上層の前記表面上にエッチング液を供給するエッチング液供給工程と、
    前記エッチング液供給工程の後に、前記マスク層を用いて前記半導体積層をドライエッチング法によってエッチングすることにより、前記半導体積層に半導体メサを形成するドライエッチング工程と、
    を備え、
    前記半導体積層の前記複数の半導体層の前記最上層は、ヒ素を含み、
    前記エッチング液供給工程で用いられる前記エッチング液は、アンモニア水、硫酸水、又は、バッファードフッ酸を含むことを特徴とする光半導体素子の製造方法。
  5. 前記ドライエッチング工程では、ヨウ化水素(HI)を含むガス、又は、塩素を含むガスを用いた反応性イオンエッチング法によって、前記半導体積層をエッチングすることを特徴とする請求項1〜4のいずれか一項に記載の光半導体素子の製造方法。
JP2013002726A 2012-01-13 2013-01-10 光半導体素子の製造方法 Pending JP2013165262A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013002726A JP2013165262A (ja) 2012-01-13 2013-01-10 光半導体素子の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012005473 2012-01-13
JP2012005473 2012-01-13
JP2013002726A JP2013165262A (ja) 2012-01-13 2013-01-10 光半導体素子の製造方法

Publications (1)

Publication Number Publication Date
JP2013165262A true JP2013165262A (ja) 2013-08-22

Family

ID=48780252

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013002726A Pending JP2013165262A (ja) 2012-01-13 2013-01-10 光半導体素子の製造方法

Country Status (2)

Country Link
US (1) US9123539B2 (ja)
JP (1) JP2013165262A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017050316A (ja) * 2015-08-31 2017-03-09 富士ゼロックス株式会社 発光素子の製造方法
JP2020068310A (ja) * 2018-10-25 2020-04-30 住友電気工業株式会社 面発光レーザの製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10554010B2 (en) * 2017-05-11 2020-02-04 Sumitomo Electric Industries, Ltd. Method of producing semiconductor laser device and method of producing optical directional coupler

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5354972A (en) * 1976-10-29 1978-05-18 Fujitsu Ltd Production of semiconductor device
JPH04296023A (ja) * 1991-03-25 1992-10-20 Mitsubishi Electric Corp GaAs系基板のエッチング方法
JPH06232099A (ja) * 1992-09-10 1994-08-19 Mitsubishi Electric Corp 半導体装置の製造方法,半導体装置の製造装置,半導体レーザの製造方法,量子細線構造の製造方法,及び結晶成長方法
JPH08316217A (ja) * 1995-05-18 1996-11-29 Nec Corp 選択ドライエッチング方法
US5624529A (en) * 1995-05-10 1997-04-29 Sandia Corporation Dry etching method for compound semiconductors
JPH10189620A (ja) * 1996-12-27 1998-07-21 New Japan Radio Co Ltd 化合物半導体装置の製造方法
JP2003160400A (ja) * 2001-11-22 2003-06-03 Mitsubishi Electric Corp 化合物半導体の表面清浄化方法および化合物半導体用熱処理装置。
JP2008047627A (ja) * 2006-08-11 2008-02-28 Furukawa Electric Co Ltd:The 半導体発光素子及びその製造方法
JP2011108845A (ja) * 2009-11-17 2011-06-02 Furukawa Electric Co Ltd:The 半導体光増幅素子
JP2011134888A (ja) * 2009-12-24 2011-07-07 Sumitomo Electric Ind Ltd 半導体レーザ素子の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5762706A (en) * 1993-11-09 1998-06-09 Fujitsu Limited Method of forming compound semiconductor device
US5616947A (en) * 1994-02-01 1997-04-01 Matsushita Electric Industrial Co., Ltd. Semiconductor device having an MIS structure
JP3529488B2 (ja) 1995-04-28 2004-05-24 三菱電機株式会社 化合物半導体結晶成長方法
AU2002216611A1 (en) * 2000-09-29 2002-04-08 Board Of Regents, The University Of Texas System A theory of the charge multiplication process in avalanche photodiodes
US7180100B2 (en) * 2001-03-27 2007-02-20 Ricoh Company, Ltd. Semiconductor light-emitting device, surface-emission laser diode, and production apparatus thereof, production method, optical module and optical telecommunication system
JP4996869B2 (ja) * 2006-03-20 2012-08-08 株式会社日立製作所 半導体レーザ

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5354972A (en) * 1976-10-29 1978-05-18 Fujitsu Ltd Production of semiconductor device
JPH04296023A (ja) * 1991-03-25 1992-10-20 Mitsubishi Electric Corp GaAs系基板のエッチング方法
JPH06232099A (ja) * 1992-09-10 1994-08-19 Mitsubishi Electric Corp 半導体装置の製造方法,半導体装置の製造装置,半導体レーザの製造方法,量子細線構造の製造方法,及び結晶成長方法
US5624529A (en) * 1995-05-10 1997-04-29 Sandia Corporation Dry etching method for compound semiconductors
JPH08316217A (ja) * 1995-05-18 1996-11-29 Nec Corp 選択ドライエッチング方法
JPH10189620A (ja) * 1996-12-27 1998-07-21 New Japan Radio Co Ltd 化合物半導体装置の製造方法
JP2003160400A (ja) * 2001-11-22 2003-06-03 Mitsubishi Electric Corp 化合物半導体の表面清浄化方法および化合物半導体用熱処理装置。
JP2008047627A (ja) * 2006-08-11 2008-02-28 Furukawa Electric Co Ltd:The 半導体発光素子及びその製造方法
JP2011108845A (ja) * 2009-11-17 2011-06-02 Furukawa Electric Co Ltd:The 半導体光増幅素子
JP2011134888A (ja) * 2009-12-24 2011-07-07 Sumitomo Electric Ind Ltd 半導体レーザ素子の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017050316A (ja) * 2015-08-31 2017-03-09 富士ゼロックス株式会社 発光素子の製造方法
US9812843B2 (en) 2015-08-31 2017-11-07 Fuji Xerox Co., Ltd. Method for producing light-emitting device
JP2020068310A (ja) * 2018-10-25 2020-04-30 住友電気工業株式会社 面発光レーザの製造方法
JP7044030B2 (ja) 2018-10-25 2022-03-30 住友電気工業株式会社 面発光レーザの製造方法

Also Published As

Publication number Publication date
US20130183813A1 (en) 2013-07-18
US9123539B2 (en) 2015-09-01

Similar Documents

Publication Publication Date Title
TWI671787B (zh) 清洗方法
EP2017884A2 (en) Buried contact devices for nitride-based films and manufacture thereof
US20130115772A1 (en) Etching Method
KR20130092574A (ko) 기판 표면으로부터 오염물들 및 자연 산화물들을 제거하는 방법
JP5458920B2 (ja) 半導体光デバイスの製造方法
US10554010B2 (en) Method of producing semiconductor laser device and method of producing optical directional coupler
JP2013165262A (ja) 光半導体素子の製造方法
JP5499920B2 (ja) 半導体光デバイスの製造方法
JP4537549B2 (ja) 化合物半導体装置の製造方法
JP6028970B2 (ja) 半導体装置の製造方法およびエッチング方法
JP2010192888A (ja) 半導体レーザの製造方法
JP4853008B2 (ja) 半導体光素子を作製する方法
JP6572640B2 (ja) 半導体受光素子を作製する方法
US8021985B2 (en) Method to form semiconductor laser diode
US7781245B2 (en) Method to fabricate semiconductor optical device
Swaminathan et al. Inductively coupled plasma etching of III–V antimonides in BCl3/SiCl4 etch chemistry
JP2005150404A (ja) 化合物半導体から構成される多層膜のドライエッチング方法
CN114141919B (zh) 半导体衬底及其制备方法、半导体器件及其制备方法
JPH06333832A (ja) 化合物半導体薄膜の製造方法
JP2018101752A (ja) 半導体光素子およびその製造方法
CN116914562A (zh) 一种制备倾斜端面超辐射发光管的方法
JP2008034531A (ja) 化合物半導体光素子を作製する方法
JP2014130914A (ja) 半導体ウエハの表面加工方法、および加工半導体ウエハの製造方法
CN114496770A (zh) 半导体工艺方法、半导体器件
JP2014049637A (ja) Iii族窒化物半導体発光素子を作製する方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160923

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160927

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170321