JP2665048B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置及びその製造方法に関し、特
に半導体表面上に１〜100nm程度の微細構造を形成する
ことにより得られる量子力学的効果を応用した従来にな
い性能、及び機能を有する半導体装置及びその製造方法
に関するものである。
に半導体表面上に１〜100nm程度の微細構造を形成する
ことにより得られる量子力学的効果を応用した従来にな
い性能、及び機能を有する半導体装置及びその製造方法
に関するものである。
半導体表面上に１〜100nm程度の微細構造を形成する
ことにより得られる種々の量子力学的効果を応用し、従
来にない画期的な性能，機能を有する半導体装置（以
下、量子効果デバイスという）がいくつか提案されてい
る。特にジャパニーズ ジャーナル オブ アプライド
フィジックス1980年,19巻,L735〜738頁（Japanese Jo
urnal of Applied Physics,Vol.19（1980）pp.L735〜73
8）に示されているように、幅20nm程度の極微細線（以
下、量子細線という）中に電子を閉じ込めることによ
り、不純物散乱が抑制され、量子細線中を流れる電子の
移動度が大幅に向上することが指摘されて以来、このよ
うな量子細線をチャネル領域に有することを特徴とする
電界効果型トランジスタが注目を集めるようになった。
しかし幅20nm程度の量子細線を制御性よく安定して形成
することが困難であり、この困難さのために目的とする
量子効果を十分に引き出すことができず、信頼性が高く
高性能な量子効果デバイスの実現には至っていない現状
にある。
ことにより得られる種々の量子力学的効果を応用し、従
来にない画期的な性能，機能を有する半導体装置（以
下、量子効果デバイスという）がいくつか提案されてい
る。特にジャパニーズ ジャーナル オブ アプライド
フィジックス1980年,19巻,L735〜738頁（Japanese Jo
urnal of Applied Physics,Vol.19（1980）pp.L735〜73
8）に示されているように、幅20nm程度の極微細線（以
下、量子細線という）中に電子を閉じ込めることによ
り、不純物散乱が抑制され、量子細線中を流れる電子の
移動度が大幅に向上することが指摘されて以来、このよ
うな量子細線をチャネル領域に有することを特徴とする
電界効果型トランジスタが注目を集めるようになった。
しかし幅20nm程度の量子細線を制御性よく安定して形成
することが困難であり、この困難さのために目的とする
量子効果を十分に引き出すことができず、信頼性が高く
高性能な量子効果デバイスの実現には至っていない現状
にある。
第９図は、例えばジャーナル オブ バキューム サ
イエンス アンド テクノロジー1980年,B6,1824〜1827
頁（Journal of Vacuum Sciense ＆ Technology,B6,（1
988）,PP1824〜1827）に示されたチャネル領域に量子細
線を有する電界効果型トランジスタのチャネル領域の構
造を示す断面構造図である。
イエンス アンド テクノロジー1980年,B6,1824〜1827
頁（Journal of Vacuum Sciense ＆ Technology,B6,（1
988）,PP1824〜1827）に示されたチャネル領域に量子細
線を有する電界効果型トランジスタのチャネル領域の構
造を示す断面構造図である。
図において、１は半絶縁性GaAs基板、２は高抵抗GaAs
層（以下ｉ−GaAs層という）、３は高抵抗AlxGa1-xAs
（Ｘ＝0.3）スペーサ層（以下スペーサ層という）、４
はｎ−AlxGa1-xAs（Ｘ＝0.3）キャリア供給層（以下キ
ャリア供給層という、５はショットキー電極、13はn+−
GaAsキャップ層（以下キャップ層という）である。
層（以下ｉ−GaAs層という）、３は高抵抗AlxGa1-xAs
（Ｘ＝0.3）スペーサ層（以下スペーサ層という）、４
はｎ−AlxGa1-xAs（Ｘ＝0.3）キャリア供給層（以下キ
ャリア供給層という、５はショットキー電極、13はn+−
GaAsキャップ層（以下キャップ層という）である。
ここでスペーサ層３の厚みは7.5nm,キャリア供給層４
の厚みは42nmであり、キャップ層13は幅100nmのストラ
イプ状に100nm間隔に形成されており、厚みは20nmであ
る。このような層構造においてはｉ−GaAs層２とスペー
サ層３の界面近傍領域のうちキャップ層13直下の領域に
のみストライプ状に電子蓄積層が形成され、複数の平行
に並んだ量子細線列（１次元電子ガス）が得られる。次
に量子細線列が形成されるその原理について、第10図を
用いて説明する。
の厚みは42nmであり、キャップ層13は幅100nmのストラ
イプ状に100nm間隔に形成されており、厚みは20nmであ
る。このような層構造においてはｉ−GaAs層２とスペー
サ層３の界面近傍領域のうちキャップ層13直下の領域に
のみストライプ状に電子蓄積層が形成され、複数の平行
に並んだ量子細線列（１次元電子ガス）が得られる。次
に量子細線列が形成されるその原理について、第10図を
用いて説明する。
第10図は半絶縁性GaAs基板上にｉ−GaAs層とスペーサ
層とキャリア供給層とショットキー電極とを順次積層し
た構造を持つ半導体装置のバンドダイヤグラムを表す図
である。
層とキャリア供給層とショットキー電極とを順次積層し
た構造を持つ半導体装置のバンドダイヤグラムを表す図
である。
図において、２はｉ−GaAs層、３はスペーサ層、４は
キャリア供給層、５はショットキー電極をそれぞれ示し
ている。第10図（ａ）はキャリア供給層４が厚い場合
を、第10図（ｂ）はキャリア供給層４が薄い場合をそれ
ぞれ表している。第10図（ａ）において、キャリア供給
層４内の電子の一部はキャリア供給層４とショットキー
電極５との界面に生ずる表面準位に捕獲され、キャリア
供給層内のショットキー電極５側に空之領域が形成され
る。またｉ−GaAs層２にはGaASの電子親和力が、AlGaAs
の電子新和力より大きいことに起因してキャリア供給層
内の電子の一部がｉ−GaAs層２に供給され、10nm程度の
厚みの電子蓄積層を形成する。バンドダイヤグラムはい
わゆるデプレッションモードを示す。一方、第10図
（ｂ）の場合にはキャリア供給層４が薄いために、キャ
リア供給層４内の電子がすべてショットキー電極５との
界面に生ずる表面準位に捕獲され、キャリア供給層４は
完全に空乏化される。従って第10図（ａ）の場合のよう
に、電子がｉ−GaAs層２に共給されることはなく電子蓄
積層は形成されない。バンドダイヤグラムはいわゆるエ
ンハンスメントモードとなる。デプレッションモードと
なるのに必要なキャリア供給層４の厚みは、例えば特公
昭63−54230号に示されているように層構造により決定
されるある特定の値となるが、キャリア供給層４がAlxG
a1-xAs（Ｘ＝0.3）で形成されており、不純物濃度が２
×1018cm-3の場合で概略60nm程度である。
キャリア供給層、５はショットキー電極をそれぞれ示し
ている。第10図（ａ）はキャリア供給層４が厚い場合
を、第10図（ｂ）はキャリア供給層４が薄い場合をそれ
ぞれ表している。第10図（ａ）において、キャリア供給
層４内の電子の一部はキャリア供給層４とショットキー
電極５との界面に生ずる表面準位に捕獲され、キャリア
供給層内のショットキー電極５側に空之領域が形成され
る。またｉ−GaAs層２にはGaASの電子親和力が、AlGaAs
の電子新和力より大きいことに起因してキャリア供給層
内の電子の一部がｉ−GaAs層２に供給され、10nm程度の
厚みの電子蓄積層を形成する。バンドダイヤグラムはい
わゆるデプレッションモードを示す。一方、第10図
（ｂ）の場合にはキャリア供給層４が薄いために、キャ
リア供給層４内の電子がすべてショットキー電極５との
界面に生ずる表面準位に捕獲され、キャリア供給層４は
完全に空乏化される。従って第10図（ａ）の場合のよう
に、電子がｉ−GaAs層２に共給されることはなく電子蓄
積層は形成されない。バンドダイヤグラムはいわゆるエ
ンハンスメントモードとなる。デプレッションモードと
なるのに必要なキャリア供給層４の厚みは、例えば特公
昭63−54230号に示されているように層構造により決定
されるある特定の値となるが、キャリア供給層４がAlxG
a1-xAs（Ｘ＝0.3）で形成されており、不純物濃度が２
×1018cm-3の場合で概略60nm程度である。
第９図においてはキャリア供給層４上にn+−GaAsキャ
ップ層13をストライプ状に形成することでキャリア供給
層４を厚くしたのと同様の効果をもたらし、キャップ層
13の形成された領域はデプレッションモードとなる。従
って定常状態において、キャップ層13の真下のｉ−GaAs
層２にのみ電子蓄積層が形成され、複数の平行な量子細
線列が得られることになる。
ップ層13をストライプ状に形成することでキャリア供給
層４を厚くしたのと同様の効果をもたらし、キャップ層
13の形成された領域はデプレッションモードとなる。従
って定常状態において、キャップ層13の真下のｉ−GaAs
層２にのみ電子蓄積層が形成され、複数の平行な量子細
線列が得られることになる。
〔発明が解決しようとする課題〕 しかしながら、第９図に示した従来の一実施例におい
て、形成された量子細線はデプレッションモードとエン
ハンスメントモードとの切り替えを実質的にキャリア供
給層の厚みの変化のみで行っているために、デプレッシ
ョンモード領域からエンハンスメントモード領域への電
子のしみだしが無視できず、量子細線の実質的な幅はキ
ャリア供給層の凹凸のパターン幅である100nmよりも大
きくなってしまう。同様の構造においては、形成可能な
キャリア供給層のパターン幅は、現在の技術水準では概
略25nmであり、電子のしみだしを考慮すると、量子細線
の実質的な幅は50nm以上となる。一方、実用上十分な量
子力学的効果を引き出すためには、上記ジャパニーズ
ジャーナル オブ アプライド フィジックス1980年,1
9巻,L735〜738頁（Japanese Journal of Applied Physi
cs,Vol.19（1980）pp.L735〜738）に示されているよう
に、電子を幅20nm程度の量子細線内に閉じ込めることが
重要であり、従来の実施例ではこの要求を満足するのは
困難であるなどの問題があった この発明は上記のような問題点を解決するためになさ
れたもので、デプレッションモード領域からエンハンス
メントモード領域への電子のしみだしを抑制し、より急
峻に１次元化された量子細線を得るための半導体装置の
構造を提供することを目的とする。また、この発明は、
デブレッションモード領域の幅をさらに細くし、急峻に
１次元化された20nm以下の量子細線を得るための半導体
装置の構造及びこれを制御性よく作製する方法を得るこ
とを目的とする。さらに、この発明は上記より得られる
量子力学的効果をトランジスタ動作に応用し、高機能，
高性能な電界効果型半導体装置を提供することを目的と
する。
て、形成された量子細線はデプレッションモードとエン
ハンスメントモードとの切り替えを実質的にキャリア供
給層の厚みの変化のみで行っているために、デプレッシ
ョンモード領域からエンハンスメントモード領域への電
子のしみだしが無視できず、量子細線の実質的な幅はキ
ャリア供給層の凹凸のパターン幅である100nmよりも大
きくなってしまう。同様の構造においては、形成可能な
キャリア供給層のパターン幅は、現在の技術水準では概
略25nmであり、電子のしみだしを考慮すると、量子細線
の実質的な幅は50nm以上となる。一方、実用上十分な量
子力学的効果を引き出すためには、上記ジャパニーズ
ジャーナル オブ アプライド フィジックス1980年,1
9巻,L735〜738頁（Japanese Journal of Applied Physi
cs,Vol.19（1980）pp.L735〜738）に示されているよう
に、電子を幅20nm程度の量子細線内に閉じ込めることが
重要であり、従来の実施例ではこの要求を満足するのは
困難であるなどの問題があった この発明は上記のような問題点を解決するためになさ
れたもので、デプレッションモード領域からエンハンス
メントモード領域への電子のしみだしを抑制し、より急
峻に１次元化された量子細線を得るための半導体装置の
構造を提供することを目的とする。また、この発明は、
デブレッションモード領域の幅をさらに細くし、急峻に
１次元化された20nm以下の量子細線を得るための半導体
装置の構造及びこれを制御性よく作製する方法を得るこ
とを目的とする。さらに、この発明は上記より得られる
量子力学的効果をトランジスタ動作に応用し、高機能，
高性能な電界効果型半導体装置を提供することを目的と
する。
この発明（請求項１）に係る半導体装置は、半絶縁性
もしくは絶縁性の半導体基板と、この半導体基板の主面
上に配設された第１の高抵抗半導体層と、この第１の高
抵抗半導体層上に配設され、この第１の高抵抗半導体層
の上端面に周期的に近接する凹部を含む上端面を有し、
前記第１の高抵抗半導体層よりも電子新和力の小さい材
料からなる第２の高抵抗半導体層と、この第２の高抵抗
半導体層の上端面の前記凹部を埋めるように、この第２
の高抵抗半導体層上に配設されるとともに、前記半導体
基板の前記主面に平行した上端面を有するｎ型の半導体
層とを備えたものである。
もしくは絶縁性の半導体基板と、この半導体基板の主面
上に配設された第１の高抵抗半導体層と、この第１の高
抵抗半導体層上に配設され、この第１の高抵抗半導体層
の上端面に周期的に近接する凹部を含む上端面を有し、
前記第１の高抵抗半導体層よりも電子新和力の小さい材
料からなる第２の高抵抗半導体層と、この第２の高抵抗
半導体層の上端面の前記凹部を埋めるように、この第２
の高抵抗半導体層上に配設されるとともに、前記半導体
基板の前記主面に平行した上端面を有するｎ型の半導体
層とを備えたものである。
また、この発明（請求項２）に係る半導体装置は、請
求項１記載の半導体装置において、第２の高抵抗半導体
層の上端面の凹部の断面形状が、第１の高抵抗半導体層
側に頂点を有する三角形断面形状であることを特徴とす
るものである。
求項１記載の半導体装置において、第２の高抵抗半導体
層の上端面の凹部の断面形状が、第１の高抵抗半導体層
側に頂点を有する三角形断面形状であることを特徴とす
るものである。
また、この発明（請求項３）に係る半導体装置の製造
方法は、半絶縁性もしくは絶縁性の半導体基板の主面上
に、第１の高抵抗半導体層及びこの第１の高抵抗半導体
層より電子親和力の小さい材料からなる第２の高抵抗半
導体層を順次積層する第１の工程と、第２の高抵抗半導
体層の上端面に、第１の高抵抗半導体層の上端面に周期
的に近接する凹部を形成する第２の工程と、第２の高抵
抗半導体層の上端面の凹部を埋設しかつ前記半導体基板
の前記主面と平行した上端面を有するｎ個の半導体層
を、前記第２の高抵抗半導体層上に形成する第３の工程
とを含むものである。
方法は、半絶縁性もしくは絶縁性の半導体基板の主面上
に、第１の高抵抗半導体層及びこの第１の高抵抗半導体
層より電子親和力の小さい材料からなる第２の高抵抗半
導体層を順次積層する第１の工程と、第２の高抵抗半導
体層の上端面に、第１の高抵抗半導体層の上端面に周期
的に近接する凹部を形成する第２の工程と、第２の高抵
抗半導体層の上端面の凹部を埋設しかつ前記半導体基板
の前記主面と平行した上端面を有するｎ個の半導体層
を、前記第２の高抵抗半導体層上に形成する第３の工程
とを含むものである。
また、この発明（請求項４）に係る半導体装置は、半
絶縁性もしくは絶縁性の半導体基板と、この半導体基板
の主面上に配設された第１の高抵抗半導体からなるチャ
ネル層と、このチャネル層上に配設され、このチャネル
層の上端面に周期的に近接する凹部を含む上端面を有
し、前記第１の高抵抗半導体よりも電子親和力の小さい
材料からなる第２の高抵抗半導体からなるスペーサ層
と、このスペーサ層の上端面に前記凹部を埋めるよう
に、このスペーサ層上に配設されるとともに、前記半導
体基板の前記主面に平行した上端面を有するｎ型の半導
体からなる電子供給層と、この電子供給層上に前記凹部
の周期構造に対向するように配設された制御電極と、こ
の制御電極を介して、前記周期構造の凹凸断面と交差す
るかまたはこれと平行するように配設された一対の出力
電極とを備えたものである。
絶縁性もしくは絶縁性の半導体基板と、この半導体基板
の主面上に配設された第１の高抵抗半導体からなるチャ
ネル層と、このチャネル層上に配設され、このチャネル
層の上端面に周期的に近接する凹部を含む上端面を有
し、前記第１の高抵抗半導体よりも電子親和力の小さい
材料からなる第２の高抵抗半導体からなるスペーサ層
と、このスペーサ層の上端面に前記凹部を埋めるよう
に、このスペーサ層上に配設されるとともに、前記半導
体基板の前記主面に平行した上端面を有するｎ型の半導
体からなる電子供給層と、この電子供給層上に前記凹部
の周期構造に対向するように配設された制御電極と、こ
の制御電極を介して、前記周期構造の凹凸断面と交差す
るかまたはこれと平行するように配設された一対の出力
電極とを備えたものである。
また、この発明（請求項５）に係る半導体装置は、請
求項４記載の半導体装置において、スペーサ層の上端面
の凹部の断面形状が、チャネル層側に頂点を有する三角
形断面形状であることを特徴とするものである。
求項４記載の半導体装置において、スペーサ層の上端面
の凹部の断面形状が、チャネル層側に頂点を有する三角
形断面形状であることを特徴とするものである。
この発明における半導体装置は、スペーサ層に凹凸の
周期構造を持たせ、その上に形成されたキャリア供給層
の上端面が半導体基板の上端面と平行な平面となるよう
に形成したことにより、スペーサ層が薄くキャリア供給
層が厚い領域と、スペーサ層が厚くキャリア供給層が薄
い領域とを交互に形成できることになる。この結果、ス
ペーサ層の厚みとキャリア供給層の厚みの相乗的な作用
により、第１種の高抵抗半導体層とスペーサ層の界面近
傍領域のうち、スペーサ層が薄くキャリア供給層が厚い
領域の真下の領域にのみ選択的に電子蓄積層を形成でき
る。
周期構造を持たせ、その上に形成されたキャリア供給層
の上端面が半導体基板の上端面と平行な平面となるよう
に形成したことにより、スペーサ層が薄くキャリア供給
層が厚い領域と、スペーサ層が厚くキャリア供給層が薄
い領域とを交互に形成できることになる。この結果、ス
ペーサ層の厚みとキャリア供給層の厚みの相乗的な作用
により、第１種の高抵抗半導体層とスペーサ層の界面近
傍領域のうち、スペーサ層が薄くキャリア供給層が厚い
領域の真下の領域にのみ選択的に電子蓄積層を形成でき
る。
またスペーサ層の凹凸の周期構造のうち、少なくとも
凹部の形状が逆三角形断面を持つようにすることで、形
成される電子蓄積層の幅をさらに細くすることが可能と
なり、所望の幅を持つ高品質な量子細線を容易に形成で
きる。
凹部の形状が逆三角形断面を持つようにすることで、形
成される電子蓄積層の幅をさらに細くすることが可能と
なり、所望の幅を持つ高品質な量子細線を容易に形成で
きる。
さらに本発明においては、上記構造を有する量子細線
を電界効果型半導体装置のチャネル層に応用したから、
量子力学的効果を応用した高機能，高性能な電界効果型
半導体装置を制御性よく得ることができる。
を電界効果型半導体装置のチャネル層に応用したから、
量子力学的効果を応用した高機能，高性能な電界効果型
半導体装置を制御性よく得ることができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の第１の実施例による半導体装置の
基本構造を示す断面構造図である。図において、１は半
絶縁性GaAs基板、２は高抵抗GaAs層（以下ｉ−GaAs層と
いう）、３は高抵抗AlxGa1-xAs（Ｘ＝0.3）スペーサ層
（以下スペーサ層という）、４はｎ−AlxGa1-xAs（Ｘ＝
0.3）キャリア供給層（以下キャリア供給層という）で
ある。
基本構造を示す断面構造図である。図において、１は半
絶縁性GaAs基板、２は高抵抗GaAs層（以下ｉ−GaAs層と
いう）、３は高抵抗AlxGa1-xAs（Ｘ＝0.3）スペーサ層
（以下スペーサ層という）、４はｎ−AlxGa1-xAs（Ｘ＝
0.3）キャリア供給層（以下キャリア供給層という）で
ある。
本実施例は、図に示すように半絶縁性GaAs基板１上に
ｉ−GaAs層２と、スペーサ層３と、キャリア供給層４と
を順次積層した層構造を有する半導体装置において、上
記スペーサ層３が断面が三角形状である凹凸の周期構造
を有し、その上部に形成されたキャリア供給層４の上端
面が上記半導体基板１の上端面と平行な平面となるよう
に構成されている。ここでスペーサ層３の厚みは凹部で
10nm、凸部で45nmであり、その上部にはスペーサ層３と
キャリア供給層４の厚みの合計が90nmとなるようにキャ
リア供給層４が形成されている。
ｉ−GaAs層２と、スペーサ層３と、キャリア供給層４と
を順次積層した層構造を有する半導体装置において、上
記スペーサ層３が断面が三角形状である凹凸の周期構造
を有し、その上部に形成されたキャリア供給層４の上端
面が上記半導体基板１の上端面と平行な平面となるよう
に構成されている。ここでスペーサ層３の厚みは凹部で
10nm、凸部で45nmであり、その上部にはスペーサ層３と
キャリア供給層４の厚みの合計が90nmとなるようにキャ
リア供給層４が形成されている。
次に量子細線の形成原理について説明する。
第２図は第１図に示した半導体装置上にショットキー
電極を設けた状態を表す図で、第３図（ａ）は第２図の
Ａ−Ａ′断面におけるバンドダイヤグラムを表す図、第
３図（ｂ）は第２図のＢ−Ｂ′断面におけるバンドダイ
ヤグラムを表す図である。図において、１は半絶縁性Ga
As基板、２はｉ−GaAs層、３はスペーサ層、４はキャリ
ア供給層、５はショットキー電極である。第２図のＡ−
Ａ′断面はスペーサ層３が薄くキャリア供給装置４が厚
い領域であり、各層の厚みはスペーサ層３が10nm、キャ
リア供給層４が80nmである。このような場合、キャリア
供給層４内の電子の一部はキャリア供給層４とショット
キー電極５との界面に生ずる表面準位に捕獲され、キャ
リア供給層内のショットキー電極５側に空乏領域が形成
される。またｉ−GaAs層２にはGaAsの電子親和力が、Al
GaAsの電子新和力より大きいことに起因してキャリア供
給層内の電子の一部がｉ−GaAs層２に供給され、10nm程
度の厚みの電子蓄積層を形成する。バンドダイヤグラム
は第３図（ａ）のようになり、いわゆるデプレッション
モードとなる。一方、第２図のＢ−Ｂ′断面は第２図の
Ａ−Ａ′断面と比較してスペーサ層３が厚く、キャリア
供給層４が薄い領域であり、各層の厚みはスペーサ層３
が45nm,キャリア供給層４が45nmである。このような場
合、キャリア供給層４が薄いためにキャリア供給層４内
の電子がすべてショットキー電極５との界面に生ずる表
面準位に捕獲され、キャリア供給層４は完全に空乏化さ
れる。
電極を設けた状態を表す図で、第３図（ａ）は第２図の
Ａ−Ａ′断面におけるバンドダイヤグラムを表す図、第
３図（ｂ）は第２図のＢ−Ｂ′断面におけるバンドダイ
ヤグラムを表す図である。図において、１は半絶縁性Ga
As基板、２はｉ−GaAs層、３はスペーサ層、４はキャリ
ア供給層、５はショットキー電極である。第２図のＡ−
Ａ′断面はスペーサ層３が薄くキャリア供給装置４が厚
い領域であり、各層の厚みはスペーサ層３が10nm、キャ
リア供給層４が80nmである。このような場合、キャリア
供給層４内の電子の一部はキャリア供給層４とショット
キー電極５との界面に生ずる表面準位に捕獲され、キャ
リア供給層内のショットキー電極５側に空乏領域が形成
される。またｉ−GaAs層２にはGaAsの電子親和力が、Al
GaAsの電子新和力より大きいことに起因してキャリア供
給層内の電子の一部がｉ−GaAs層２に供給され、10nm程
度の厚みの電子蓄積層を形成する。バンドダイヤグラム
は第３図（ａ）のようになり、いわゆるデプレッション
モードとなる。一方、第２図のＢ−Ｂ′断面は第２図の
Ａ−Ａ′断面と比較してスペーサ層３が厚く、キャリア
供給層４が薄い領域であり、各層の厚みはスペーサ層３
が45nm,キャリア供給層４が45nmである。このような場
合、キャリア供給層４が薄いためにキャリア供給層４内
の電子がすべてショットキー電極５との界面に生ずる表
面準位に捕獲され、キャリア供給層４は完全に空乏化さ
れる。
また、スペーサ層３が45nmと厚いために、この効果も
相乗的に作用しキャリア供給層４からｉ−GaAs層２への
電子の供給が行われず、電子蓄積層は形成されない。バ
ンドダイヤグラムは第３図（ｂ）のようになり、いわゆ
るエンハンスメントモードとなる。第９図に示した従来
例ではデプレッションモードとエンハンスメントモード
との切り替えを実質的にキャリア供給層４の厚みの変化
のみで行っているために、デプレッションモード領域か
らエンハンスメントモード領域への電子のしみだしが無
視できず、量子細線の実質的な幅はキャリア供給層４の
凹凸のパターン幅よりも大きくなってしまうという問題
点があった。これに対し第１図及び第２図に示したこの
発明にかかる一実施例においては、デプレッションモー
ドとエンハンスメントモードとの切り替えをキャリア供
給層４の厚みの変化、及びスペーサ層３の厚みの変化の
相乗的な効果により行っており、より急峻な切り替えが
可能となる。さらに第１図および第２図に示した実施例
においては、キャリア供給層４の凹凸のパターンを三角
形状としているため、デプレッションモードを示す領域
は凹部の底付近、すなわち逆三角形の頂点付近のごく狭
い領域に限られるため、20nm程度の幅の量子細線が比較
的簡単に形成できる。
相乗的に作用しキャリア供給層４からｉ−GaAs層２への
電子の供給が行われず、電子蓄積層は形成されない。バ
ンドダイヤグラムは第３図（ｂ）のようになり、いわゆ
るエンハンスメントモードとなる。第９図に示した従来
例ではデプレッションモードとエンハンスメントモード
との切り替えを実質的にキャリア供給層４の厚みの変化
のみで行っているために、デプレッションモード領域か
らエンハンスメントモード領域への電子のしみだしが無
視できず、量子細線の実質的な幅はキャリア供給層４の
凹凸のパターン幅よりも大きくなってしまうという問題
点があった。これに対し第１図及び第２図に示したこの
発明にかかる一実施例においては、デプレッションモー
ドとエンハンスメントモードとの切り替えをキャリア供
給層４の厚みの変化、及びスペーサ層３の厚みの変化の
相乗的な効果により行っており、より急峻な切り替えが
可能となる。さらに第１図および第２図に示した実施例
においては、キャリア供給層４の凹凸のパターンを三角
形状としているため、デプレッションモードを示す領域
は凹部の底付近、すなわち逆三角形の頂点付近のごく狭
い領域に限られるため、20nm程度の幅の量子細線が比較
的簡単に形成できる。
次に第１図の半導体装置の製造方法について第４図を
用いて説明する。第４図はこの発明に係る半導体装置の
製造方法の一例を示す断面構造図である。図において、
１は半絶縁性GaAs基板、２はｉ−GaAs層、３はスペーサ
層、４はキャリア供給層、14はフォトレジストである。
用いて説明する。第４図はこの発明に係る半導体装置の
製造方法の一例を示す断面構造図である。図において、
１は半絶縁性GaAs基板、２はｉ−GaAs層、３はスペーサ
層、４はキャリア供給層、14はフォトレジストである。
まず、第４図（ａ）に示すように、半絶縁性の（10
0）面を表面とするGaAs基板１上にｉ−GaAs層2,スペー
サ層３を順次MOCVD法を用いてエピタキシャル成長す
る。続いて、第４図（ｂ）に示すように、スペーサ層３
上にフォトレジスト14を塗布し、Ｘ線露光法を用いて
〔01〕方向を長手方向とする25nm周期のラインアンド
スペースを形成する（第４図（ｃ）。
0）面を表面とするGaAs基板１上にｉ−GaAs層2,スペー
サ層３を順次MOCVD法を用いてエピタキシャル成長す
る。続いて、第４図（ｂ）に示すように、スペーサ層３
上にフォトレジスト14を塗布し、Ｘ線露光法を用いて
〔01〕方向を長手方向とする25nm周期のラインアンド
スペースを形成する（第４図（ｃ）。
次にH2SO4:H2O2:H2O＝5:1:1の組成比を持つエッチャ
ントでエッチングを施す。このエッチャントの〔111〕
の方向のエッチングレートは、〔100〕方向に対するエ
ッチングレートの1/4程度であり、この結果、第４図
（ｄ）に示すような、エッチングの遅く進む（111）Ａ
面の露呈した、50nm周期で断面が三角形状の凹凸の周期
構造を形成することができる。
ントでエッチングを施す。このエッチャントの〔111〕
の方向のエッチングレートは、〔100〕方向に対するエ
ッチングレートの1/4程度であり、この結果、第４図
（ｄ）に示すような、エッチングの遅く進む（111）Ａ
面の露呈した、50nm周期で断面が三角形状の凹凸の周期
構造を形成することができる。
次に、第４図（ｅ）に示すように、フォトレジスト14
を除去する。第５図はこの状態のウエハ構造を詳細に示
す斜視図である。次に、第４図（ｆ）に示すように、キ
ャリア供給層４をMOCVD法によって形成する。MOCVDの典
型的な成長条件のもとでは、〔111〕方向の成長速度と
〔100〕方向の成長速度がほぼ同一となるように成長が
進むため、キャリア供給層成長後には凹凸形状を埋め込
んで平坦な表面を得ることができた。
を除去する。第５図はこの状態のウエハ構造を詳細に示
す斜視図である。次に、第４図（ｆ）に示すように、キ
ャリア供給層４をMOCVD法によって形成する。MOCVDの典
型的な成長条件のもとでは、〔111〕方向の成長速度と
〔100〕方向の成長速度がほぼ同一となるように成長が
進むため、キャリア供給層成長後には凹凸形状を埋め込
んで平坦な表面を得ることができた。
第６図（ａ）は本発明の第２の実施例による半導体装
置の構造を示す上面図、第６図（ｂ）は第６図（ａ）の
Ｃ−Ｃ′断面における断面構造図である。図において、
１は半絶縁性GaAs基板、２はｉ−GaAs層、３はスペーサ
層、４はキャリア供給層、５はゲート電極、６は１次元
電子ガス（量子細線）、10はソース、11はドレインであ
る。
置の構造を示す上面図、第６図（ｂ）は第６図（ａ）の
Ｃ−Ｃ′断面における断面構造図である。図において、
１は半絶縁性GaAs基板、２はｉ−GaAs層、３はスペーサ
層、４はキャリア供給層、５はゲート電極、６は１次元
電子ガス（量子細線）、10はソース、11はドレインであ
る。
この半導体装置は図に示されているように、チャネル
領域に電子の導電方向（ソース／ドレイン方向）と平行
な方向に量子細線列を設けた、電界効果型の半導体装置
（以下、量子細線FETという）である。量子細線は第１
の実施例と同様に、スペーサ層３に凹凸の周期構造を持
たせることによって形成した。
領域に電子の導電方向（ソース／ドレイン方向）と平行
な方向に量子細線列を設けた、電界効果型の半導体装置
（以下、量子細線FETという）である。量子細線は第１
の実施例と同様に、スペーサ層３に凹凸の周期構造を持
たせることによって形成した。
以下、この量子細線FETの動作原理について説明す
る。
る。
第１の実施例で説明したように、ゲート電圧が0Vの状
態、すなわち定常状態において量子細線が形成され、１
次元伝導チャネルを形成している。また適当な負のゲー
ト電圧下においては、チャネル領域は完全に空乏化さ
れ、OFF状態となりノーマリオン型のトランジスタ動作
を示す。量子細線中を流れる電子は、弾性散乱が抑制さ
れるために極めて高い移動度を示すため超高速動作のFE
Tを実現できる。
態、すなわち定常状態において量子細線が形成され、１
次元伝導チャネルを形成している。また適当な負のゲー
ト電圧下においては、チャネル領域は完全に空乏化さ
れ、OFF状態となりノーマリオン型のトランジスタ動作
を示す。量子細線中を流れる電子は、弾性散乱が抑制さ
れるために極めて高い移動度を示すため超高速動作のFE
Tを実現できる。
第７図は本発明の第３の実施例による半導体装置の構
造を示す断面構造図である。図において、１は半絶縁性
GaAs基板、２はｉ−GaAs層、３はスペーサ層、４はキャ
リア供給層、５はゲート電極、６は１次元電子ガス（量
子細線）、７はソース電極、８はドレイン電極、９はn+
−GaAs層、10はソース、11はドレイン、12はアイソレー
ション領域である。
造を示す断面構造図である。図において、１は半絶縁性
GaAs基板、２はｉ−GaAs層、３はスペーサ層、４はキャ
リア供給層、５はゲート電極、６は１次元電子ガス（量
子細線）、７はソース電極、８はドレイン電極、９はn+
−GaAs層、10はソース、11はドレイン、12はアイソレー
ション領域である。
この半導体装置は図に示されているように、チャネル
領域に電子の導電方向（ソース／ドレイン方向）と垂直
な方向に量子細線列を設けた、電界効果型の半導体装置
である。量子細線は第１の実施例と同様にスペーサ層３
に凹凸の周期構造を持たせることによって形成した。
領域に電子の導電方向（ソース／ドレイン方向）と垂直
な方向に量子細線列を設けた、電界効果型の半導体装置
である。量子細線は第１の実施例と同様にスペーサ層３
に凹凸の周期構造を持たせることによって形成した。
以下、この電界効果型の半導体装置の動作原理を説明
する。ゲート電圧が0Vの状態においては１次元的な伝導
チャネルが形成され、ソース／ドレイン間はOFF状態に
なる。また適当な正の電界下においては伝導チャネルは
２次元的になり、ソース／ドレイン間はON状態となりノ
ーマリオフ型のトランジスタ動作を示す。この電界効果
型の半導体装置の動作速度を通常の光電子移動度トラン
ジスタ（以下HEMTという）と比較すると、HEMTの場合は
電子の最短走行距離はゲート長で規定され、このゲート
長によって決まるゲート遅延を生じるのに対し、この発
明による電界効果型の半導体装置の場合、OFF状態にお
いても１次元的に電子蓄積層が形成されており、ON状態
に変わるまでの電子の最短走行距離は周期構造の周期で
規定され、この結果ゲート遅延は極めて短くなりHEMTを
上回る、超高速動作のFETが実現できた。なお、第３の
実施例においては伝導チャネルの電子状態をゲート電圧
によって１次元電子状態から２次元電子状態に効率よく
変化させるために、スペーサ層の厚みを凹部は5nm,凸部
で25nmとし、キャリア供給層４とスペーサ層３の厚みの
合計が90nmとなるように形成した。
する。ゲート電圧が0Vの状態においては１次元的な伝導
チャネルが形成され、ソース／ドレイン間はOFF状態に
なる。また適当な正の電界下においては伝導チャネルは
２次元的になり、ソース／ドレイン間はON状態となりノ
ーマリオフ型のトランジスタ動作を示す。この電界効果
型の半導体装置の動作速度を通常の光電子移動度トラン
ジスタ（以下HEMTという）と比較すると、HEMTの場合は
電子の最短走行距離はゲート長で規定され、このゲート
長によって決まるゲート遅延を生じるのに対し、この発
明による電界効果型の半導体装置の場合、OFF状態にお
いても１次元的に電子蓄積層が形成されており、ON状態
に変わるまでの電子の最短走行距離は周期構造の周期で
規定され、この結果ゲート遅延は極めて短くなりHEMTを
上回る、超高速動作のFETが実現できた。なお、第３の
実施例においては伝導チャネルの電子状態をゲート電圧
によって１次元電子状態から２次元電子状態に効率よく
変化させるために、スペーサ層の厚みを凹部は5nm,凸部
で25nmとし、キャリア供給層４とスペーサ層３の厚みの
合計が90nmとなるように形成した。
量子効果をデバイス動作に応用するためには、電子状
態の精密な制御が必要であるが、この発明においてはス
ペーサ層３の厚み，凹凸の形状及び深さ，キャリア供給
層４の不純物濃度などを最適設計することにより、所望
の電子状態を適当な電圧下において実現することができ
る。
態の精密な制御が必要であるが、この発明においてはス
ペーサ層３の厚み，凹凸の形状及び深さ，キャリア供給
層４の不純物濃度などを最適設計することにより、所望
の電子状態を適当な電圧下において実現することができ
る。
なお、上記実施例ではスペーサ層の凹凸の形状を三角
形断面となるように構成したが、矩形あるいは第８図に
示すように、凹部のみが逆三角形状になるように構成し
てもよい。
形断面となるように構成したが、矩形あるいは第８図に
示すように、凹部のみが逆三角形状になるように構成し
てもよい。
また上記実施例ではｉ−GaAs層，スペーサ層，キャリ
ア供給層の形成にMOCVD法を用いたが、原子層レベルで
厚みの制御が可能な、例えばMBE法,ALE法などの他の結
晶成長技術を用いてもよい。
ア供給層の形成にMOCVD法を用いたが、原子層レベルで
厚みの制御が可能な、例えばMBE法,ALE法などの他の結
晶成長技術を用いてもよい。
また上記実施例ではフォトレジストのパターニングに
Ｘ線露光法を用いたが、他の方法を適用しもよく、例え
ばエレクトロンビーム露光法，フォーカスドイオンビー
ム露光法を用いても同様の微細パターンが形成可能であ
る。
Ｘ線露光法を用いたが、他の方法を適用しもよく、例え
ばエレクトロンビーム露光法，フォーカスドイオンビー
ム露光法を用いても同様の微細パターンが形成可能であ
る。
また上記実施例ではスペーサ層のエッチングに際し
て、H2SO4:H2O2:H2O＝5:1:1の組成比を持つエッチャン
トを用いたが、例えばKOH水溶液など、（111）Ａ面を露
呈させる作用を持つものなら他のエッチャントを用いて
もよい。さらに矩形状の凹凸を設ける場合には、反応性
イオンエッチングなどのドライエッチングの手法を用い
るのが有効である。
て、H2SO4:H2O2:H2O＝5:1:1の組成比を持つエッチャン
トを用いたが、例えばKOH水溶液など、（111）Ａ面を露
呈させる作用を持つものなら他のエッチャントを用いて
もよい。さらに矩形状の凹凸を設ける場合には、反応性
イオンエッチングなどのドライエッチングの手法を用い
るのが有効である。
なお、上記実施例ではチャネル層にGaAs、スペーサ層
およびキャリア供給層にAlGaAsを用いた例について説明
したが、スペーサ層およびキャリア供給層に用いる半導
体材料がチャネル層に用いる半導体材料より電子新和力
が小さくエネルギーギャップが大きいという条件を満た
すかぎり、どのような材料の組合せによっても同様の目
的を達成しうる。しかし実用的には両者の格子定数が近
似しており、良質なヘテロ接合が得られるような組合せ
にすることが望ましい。
およびキャリア供給層にAlGaAsを用いた例について説明
したが、スペーサ層およびキャリア供給層に用いる半導
体材料がチャネル層に用いる半導体材料より電子新和力
が小さくエネルギーギャップが大きいという条件を満た
すかぎり、どのような材料の組合せによっても同様の目
的を達成しうる。しかし実用的には両者の格子定数が近
似しており、良質なヘテロ接合が得られるような組合せ
にすることが望ましい。
以上のように、この発明によれば、半絶縁性もしくは
絶縁性の半導体基板上に第１種の高抵抗半導体層と、上
記第１種の半導体より電子新和力の小さい第２種の高抵
抗半導体層（スペーサ層）と、ｎ型にドープされた第２
種の半導体層（キャリア供給層）とを順次積層した層構
造を有する半導体装置において。上記スペーサ層が凹凸
の周期構造を有し、その上部に形成されたキャリア供給
層の上端面が上記半導体基板の上端面と平行な平面とな
るように形成したので、スペーサ層が薄くキャリア供給
層が厚い領域と、スペーサ層が厚くキャリア供給層が薄
い領域とを交互に形成できることになる。この結果、ス
ペーサ層の厚みとキャリア供給層の厚みの相乗的な作用
により、第１種の高抵抗半導体層とスペーサ層の界面近
傍領域のうち、スペーサ層が薄くキャリア供給層が厚い
領域の直下の領域にのみ選択的に電子蓄積層が形成され
るので、急峻な量子細線が得られる効果がある。
絶縁性の半導体基板上に第１種の高抵抗半導体層と、上
記第１種の半導体より電子新和力の小さい第２種の高抵
抗半導体層（スペーサ層）と、ｎ型にドープされた第２
種の半導体層（キャリア供給層）とを順次積層した層構
造を有する半導体装置において。上記スペーサ層が凹凸
の周期構造を有し、その上部に形成されたキャリア供給
層の上端面が上記半導体基板の上端面と平行な平面とな
るように形成したので、スペーサ層が薄くキャリア供給
層が厚い領域と、スペーサ層が厚くキャリア供給層が薄
い領域とを交互に形成できることになる。この結果、ス
ペーサ層の厚みとキャリア供給層の厚みの相乗的な作用
により、第１種の高抵抗半導体層とスペーサ層の界面近
傍領域のうち、スペーサ層が薄くキャリア供給層が厚い
領域の直下の領域にのみ選択的に電子蓄積層が形成され
るので、急峻な量子細線が得られる効果がある。
また、この発明によれば、上述の構造を有する半導体
において、上記スペーサ層の凹凸の周期構造のうち、少
なくとも凹部の形状が逆三角形断面を持つように形成し
たので、形成される電子蓄積層の幅をさらに細かくする
ことが可能となり、所望の幅を持つ高品質な量子細線を
容易に形成できる効果がある。
において、上記スペーサ層の凹凸の周期構造のうち、少
なくとも凹部の形状が逆三角形断面を持つように形成し
たので、形成される電子蓄積層の幅をさらに細かくする
ことが可能となり、所望の幅を持つ高品質な量子細線を
容易に形成できる効果がある。
また、この発明による半導体装置の製造方法によれ
ば、半絶縁性もしくは絶縁性の半導体基板上に第１種の
高抵抗半導体層と、上記第１種の半導体層と、上記第１
種の半導体より電子新和力の小さい第２種の高抵抗半導
体層（スペーサ層）とを順次形成し、次に上記スペーサ
層に少なくとも凹部の形状が逆三角形断面である凹凸周
期構造を形成し、次にその上部に上記第２種のｎ型半導
体層（キャリア供給層）を上記キャリア供給層の上端面
が上記半導体基板の上端面と平行な平面となるように形
成するようにしたので、所望の幅を持つ高品質な量子細
線を制御性よく製造できる効果がある。
ば、半絶縁性もしくは絶縁性の半導体基板上に第１種の
高抵抗半導体層と、上記第１種の半導体層と、上記第１
種の半導体より電子新和力の小さい第２種の高抵抗半導
体層（スペーサ層）とを順次形成し、次に上記スペーサ
層に少なくとも凹部の形状が逆三角形断面である凹凸周
期構造を形成し、次にその上部に上記第２種のｎ型半導
体層（キャリア供給層）を上記キャリア供給層の上端面
が上記半導体基板の上端面と平行な平面となるように形
成するようにしたので、所望の幅を持つ高品質な量子細
線を制御性よく製造できる効果がある。
また、この発明によれば、半絶縁性もしくは絶縁性の
半導体基板上に、第１種の高抵抗半導体層よりなるチャ
ネル層と、上記第１種の半導体より電子親和力の小さい
第２種の高抵抗半導体層よりなるスペーサ層と、ｎ型に
ドープされた第２種の半導体層よりなるキャリア供給層
とを順次積層した層構造を有し、上記キャリア供給層を
有する領域上の一部に少なくとも１個の制御電極と、上
記制御電極を挟んで互いに対向する領域に設けられた一
対の出力電極を有する半導体装置において、上記スペー
サ層が電子の導電方向と平行な方向、または垂直な方向
のいずれかに凹凸の周期構造を有し、その上に形成され
たキャリア供給層の上端面が上記半導体基板の上端面と
平行な平面となるように形成したので、量子効果を応用
した高機能，高性能な電界効果型半導体装置が得られる
よう効果がある。
半導体基板上に、第１種の高抵抗半導体層よりなるチャ
ネル層と、上記第１種の半導体より電子親和力の小さい
第２種の高抵抗半導体層よりなるスペーサ層と、ｎ型に
ドープされた第２種の半導体層よりなるキャリア供給層
とを順次積層した層構造を有し、上記キャリア供給層を
有する領域上の一部に少なくとも１個の制御電極と、上
記制御電極を挟んで互いに対向する領域に設けられた一
対の出力電極を有する半導体装置において、上記スペー
サ層が電子の導電方向と平行な方向、または垂直な方向
のいずれかに凹凸の周期構造を有し、その上に形成され
たキャリア供給層の上端面が上記半導体基板の上端面と
平行な平面となるように形成したので、量子効果を応用
した高機能，高性能な電界効果型半導体装置が得られる
よう効果がある。
また、この発明によれば、上記電界効果型半導体装置
において、上記スペーサ層の凹凸の周期構造のうち、少
なくとも凹部の形状が逆三角形断面を持つようにしたの
で、形成される電子蓄積層の幅をさらに細くすることが
可能となり、量子効果を応用した高機能，高性能な電界
効果型半導体装置を容易に得られる効果がある。
において、上記スペーサ層の凹凸の周期構造のうち、少
なくとも凹部の形状が逆三角形断面を持つようにしたの
で、形成される電子蓄積層の幅をさらに細くすることが
可能となり、量子効果を応用した高機能，高性能な電界
効果型半導体装置を容易に得られる効果がある。
第１図及び第２図は、この発明の第１の実施例による半
導体装置の構造を示す断面構造図、第３図はこの発明の
第１の実施例による半導体装置の電子状態を説明するた
めのバンドタイヤグラム図、第４図はこの発明の実施例
による半導体装置を製造するための主要工程を説明する
ための断面構造図、第５図は第４図（ｅ）における形状
を詳細に示した図、第６図はこの発明の第２の実施例に
よる半導体装置を構造を示す上面図及び断面構造図、第
７図はこの発明の第３の実施例による半導体装置の構造
を示す断面構造図、第８図はこの発明の第１の実施例に
よる半導体装置の一変形例を示す断面構造図、第９図は
従来の半導体装置の構造を示す断面構造図、第10図は第
９図の半導体装置の電子状態を説明するためのバンドダ
イヤグラム図である。 図において、１は半絶縁性GaAs基板、２はｉ−GaAs層、
３はｉ−AlGaAsスペーサ層、４はｎ−AlGaAsキャリア供
給層、５はゲート電極、６は１次元電子ガス、７はソー
ス電極、８はドレイン電極、９はn+−GaAs層、10はソー
ス、11はドレイン、12はアイソレーション領域である。 なお図中同一符号は同一又は相当部分を示す。
導体装置の構造を示す断面構造図、第３図はこの発明の
第１の実施例による半導体装置の電子状態を説明するた
めのバンドタイヤグラム図、第４図はこの発明の実施例
による半導体装置を製造するための主要工程を説明する
ための断面構造図、第５図は第４図（ｅ）における形状
を詳細に示した図、第６図はこの発明の第２の実施例に
よる半導体装置を構造を示す上面図及び断面構造図、第
７図はこの発明の第３の実施例による半導体装置の構造
を示す断面構造図、第８図はこの発明の第１の実施例に
よる半導体装置の一変形例を示す断面構造図、第９図は
従来の半導体装置の構造を示す断面構造図、第10図は第
９図の半導体装置の電子状態を説明するためのバンドダ
イヤグラム図である。 図において、１は半絶縁性GaAs基板、２はｉ−GaAs層、
３はｉ−AlGaAsスペーサ層、４はｎ−AlGaAsキャリア供
給層、５はゲート電極、６は１次元電子ガス、７はソー
ス電極、８はドレイン電極、９はn+−GaAs層、10はソー
ス、11はドレイン、12はアイソレーション領域である。 なお図中同一符号は同一又は相当部分を示す。
Claims (5)
- 【請求項１】半絶縁性もしくは絶縁性の半導体基板と、 この半導体基板の主面上に配設された第１の高抵抗半導
体層と、 この第１の高抵抗半導体層上に配設され、この第１の高
抵抗半導体層の上端面に周期的に近接する凹部を含む上
端面を有し、前記第１の高抵抗半導体層よりも電子親和
力の小さい材料からなる第２の高抵抗半導体層と、 この第２の高抵抗半導体層の上端面の前記凹部を埋める
ように、この第２の高抵抗半導体層上に配設されるとと
もに、前記半導体基板の前記主面に平行した上端面を有
するｎ型の半導体層とを備えた半導体装置。 - 【請求項２】第２の高抵抗半導体層の上端面の凹部の断
面形状が、第１の高抵抗半導体層側に頂点を有する三角
形断面形状であることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】半絶縁性もしくは絶縁性の半導体基板の主
面上に、第１の高抵抗半導体層及びこの第１の高抵抗半
導体層より電子親和力の小さい材料からなる第２の高抵
抗半導体層を順次積層する第１の工程と、 第２の高抵抗半導体層の上端面に、第１の高抵抗半導体
層の上端面に周期的に近接する凹部を形成する第２の工
程と、 第２の高抵抗半導体層の上端面の凹部を埋設しかつ前記
半導体基板の前記主面と平行した上端面を有するｎ型の
半導体層を、前記第２の高抵抗半導体層上に形成する第
３の工程とを備えた半導体装置の製造方法。 - 【請求項４】半絶縁性もしくは絶縁性の半導体基板と、 この半導体基板の主面上に配設された第１の高抵抗半導
体からなるチャネル層と、 このチャネル層上に配設され、このチャネル層の上端面
に周期的に近接する凹部を含む上端面を有し、前記第１
の高抵抗半導体よりも電子親和力の小さい材料からなる
第２の高抵抗半導体からなるスペーサ層と、 このスペーサ層の上端面の前記凹部を埋めるように、こ
のスペーサ層上に配設されるとともに、前記半導体基板
の前記主面に平行した上端面を有するｎ型の半導体から
なる電子供給層と、 この電子供給層上に前記凹部の周期構造に対向するよう
に配設された制御電極と、 この制御電極を介して、前記周期構造の凹凸断面と交差
するかまたはこれと平行するように配設された一対の出
力電極とを備えた半導体装置。 - 【請求項５】スペーサ層の上端面の凹部の断面形状が、
チャネル層側に頂点を有する三角形断面形状であること
を特徴とする請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335827A JP2665048B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335827A JP2665048B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199519A JPH04199519A (ja) | 1992-07-20 |
| JP2665048B2 true JP2665048B2 (ja) | 1997-10-22 |
Family
ID=18292849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335827A Expired - Lifetime JP2665048B2 (ja) | 1990-11-28 | 1990-11-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665048B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326730A (ja) * | 1994-05-31 | 1995-12-12 | Mitsubishi Electric Corp | 半導体装置，その製造方法，単一電子デバイス，及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241272A (ja) * | 1984-05-15 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 高移動度トランジスタ |
| JPS61170070A (ja) * | 1985-01-23 | 1986-07-31 | Sony Corp | 半導体装置 |
| JPS63316484A (ja) * | 1987-06-19 | 1988-12-23 | Fujitsu Ltd | 量子効果半導体装置 |
-
1990
- 1990-11-28 JP JP2335827A patent/JP2665048B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04199519A (ja) | 1992-07-20 |
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