JPS61170070A - 半導体装置 - Google Patents
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に超高速動作をなす電界効果ト
ランジスタ（ＰＥＴ）に係わる。
ランジスタ（ＰＥＴ）に係わる。
通常一般のＦＥＴにおいては、ゲート電圧によってその
チャンネル内キャリアの数を変化させることを基本動作
としている。この場合チャンネル内のキャリアは、３次
元の自由度をもつものであるがこれに対し高速動作をな
さしめるＦＥＴとしてＧａＡｓ等の化合物半導体による
ＦＥＴにおいて、例えば電子のアキュムレーションによ
る２次元的層、いわゆる２次元に量子化された電子ガス
（２０ＨＧ）を形成してチャンネル部において不純物の
ドーピングが行われないにも拘らず、高いキャリア濃度
が得られるようにして、高い電子移動度を得るようにし
て高速度化を図るようにした２次元電子ガス型ＦＥＴが
提案された（例えば特開昭５７−１７６７７３号）。
チャンネル内キャリアの数を変化させることを基本動作
としている。この場合チャンネル内のキャリアは、３次
元の自由度をもつものであるがこれに対し高速動作をな
さしめるＦＥＴとしてＧａＡｓ等の化合物半導体による
ＦＥＴにおいて、例えば電子のアキュムレーションによ
る２次元的層、いわゆる２次元に量子化された電子ガス
（２０ＨＧ）を形成してチャンネル部において不純物の
ドーピングが行われないにも拘らず、高いキャリア濃度
が得られるようにして、高い電子移動度を得るようにし
て高速度化を図るようにした２次元電子ガス型ＦＥＴが
提案された（例えば特開昭５７−１７６７７３号）。
しかしながら、このような２ＤＥＧ型のＦＥＴにおいて
もそのチャンネル内キャリア、即ち、例えばチャンネル
内電子は、２次元の自由度をもっていて、例えばイオン
化した不純物がチャンネル近傍にあればそれによる電子
散乱は３次元の場合とほとんど変らずこれによって電子
移動度が阻害されるので、より高い高速動作をなすＦＥ
Ｔの開発の隘路となっている。
もそのチャンネル内キャリア、即ち、例えばチャンネル
内電子は、２次元の自由度をもっていて、例えばイオン
化した不純物がチャンネル近傍にあればそれによる電子
散乱は３次元の場合とほとんど変らずこれによって電子
移動度が阻害されるので、より高い高速動作をなすＦＥ
Ｔの開発の隘路となっている。
一方、チャンネル内キャリア、例えばチャンネル内電子
が１次元状態になると、イオン化不純物散乱のような弾
性散乱の確率は極めて小さくなり、キャリア、例えば電
子の移動度は極めて高くなること、即ち高移動度での走
行ができるようになるということが知られている。従っ
て、今、仮にゲート電圧によってチャンネル内キャリア
の自由度を変調できるとすれば、同時にキャリアの移動
度を極めて高速に、例えば電子の緩和時間を約１ピコ秒
程度即ち１０００ＧＨｚ程度に変調することができるこ
とになる。しかしながら、このようにチャンネル内キャ
リアを１次元状態に実現するＦＥＴ構造の作製は至難で
あり、このようなＦｔｌＴは実現されるに至っていない
。
が１次元状態になると、イオン化不純物散乱のような弾
性散乱の確率は極めて小さくなり、キャリア、例えば電
子の移動度は極めて高くなること、即ち高移動度での走
行ができるようになるということが知られている。従っ
て、今、仮にゲート電圧によってチャンネル内キャリア
の自由度を変調できるとすれば、同時にキャリアの移動
度を極めて高速に、例えば電子の緩和時間を約１ピコ秒
程度即ち１０００ＧＨｚ程度に変調することができるこ
とになる。しかしながら、このようにチャンネル内キャ
リアを１次元状態に実現するＦＥＴ構造の作製は至難で
あり、このようなＦｔｌＴは実現されるに至っていない
。
本発明においては、特殊の構造をとることによって上述
したようなゲート電圧の制御によってチャンネル内キャ
リアが１次元に量子化された状態を実現することができ
るようにして超高速動作をなすことができるようにした
新規なＦＥＴを提供するものである。
したようなゲート電圧の制御によってチャンネル内キャ
リアが１次元に量子化された状態を実現することができ
るようにして超高速動作をなすことができるようにした
新規なＦＥＴを提供するものである。
本発明においては、半絶縁性の第１の半導体層と、１の
導電型の第２の半導体層と、これと同導電型の第３の半
導体層とがソース及びドレインの配列方向に沿って夫々
延びる多数のほぼｖ字状断面溝が配列された凹凸面をも
って形成する。そして第３の半導体層の上面は平坦面と
してこの平坦面に例えばショットキゲート或いはＰＮ接
合型ゲートを形成して、ゲート電圧の制御によって、上
述の平坦面とほぼ平行な空乏層を上述した凹凸面に向っ
て広げることができるようにする。
導電型の第２の半導体層と、これと同導電型の第３の半
導体層とがソース及びドレインの配列方向に沿って夫々
延びる多数のほぼｖ字状断面溝が配列された凹凸面をも
って形成する。そして第３の半導体層の上面は平坦面と
してこの平坦面に例えばショットキゲート或いはＰＮ接
合型ゲートを形成して、ゲート電圧の制御によって、上
述の平坦面とほぼ平行な空乏層を上述した凹凸面に向っ
て広げることができるようにする。
第３の半導体層は、第２の半導体層に比して不純物濃度
が大で且つエネルギーギャップが小さい半導体層より成
り、第３の半導体層の第２の半導体層との界面側に２次
元に量子化されたキャリアガス層が生じるようにして第
３の半導体層の各７字溝内にこの２次元キャリアガス屓
を含んだチャンネルを形成し、ゲート電圧の制御によっ
て空乏層の広がりを制御して、チャンネルの大きさを制
御する。つまり空乏層の広がりが比較的小さい状態では
、各溝内のチャンネルは、２次元キャリアガス層と共に
第３の半導体層の各部によってキャリアの３次元的法が
りを許容できるチャンネルとされるが、空乏層の広がり
を第３の半導体層の７字溝の底部近傍にまで及ぶように
広げることができるようにして、この状態ではチャンネ
ルが、各７字溝の底部、すなわち、７字溝のＶ字谷底の
狭隘部分に規制されるようにしてチャンネルは２次元キ
ャリアガス層内で、しかもソース及びドレイン間方向に
延びる７字溝によって制限されたしたがってキャリアが
実質的に１次元に量子化された状態にまで制御できるよ
うにする。
が大で且つエネルギーギャップが小さい半導体層より成
り、第３の半導体層の第２の半導体層との界面側に２次
元に量子化されたキャリアガス層が生じるようにして第
３の半導体層の各７字溝内にこの２次元キャリアガス屓
を含んだチャンネルを形成し、ゲート電圧の制御によっ
て空乏層の広がりを制御して、チャンネルの大きさを制
御する。つまり空乏層の広がりが比較的小さい状態では
、各溝内のチャンネルは、２次元キャリアガス層と共に
第３の半導体層の各部によってキャリアの３次元的法が
りを許容できるチャンネルとされるが、空乏層の広がり
を第３の半導体層の７字溝の底部近傍にまで及ぶように
広げることができるようにして、この状態ではチャンネ
ルが、各７字溝の底部、すなわち、７字溝のＶ字谷底の
狭隘部分に規制されるようにしてチャンネルは２次元キ
ャリアガス層内で、しかもソース及びドレイン間方向に
延びる７字溝によって制限されたしたがってキャリアが
実質的に１次元に量子化された状態にまで制御できるよ
うにする。
上述したように、本発明によるＦＥＴは、ソース及びド
レイン間に延長するようにして設けられた微細の多数の
７字溝内に２次元に量子化されたキャリアガス層例えば
２次元電子ガス層を含む３次元に自由度を有するチャン
ネルを形成するものであるが、ゲート電圧の制御による
空乏層の広がりによって７字溝内の底部に向ってチャン
ネルを制御して２次元キャリアガス層と７字溝の形状を
利用することによって１次元に量子化された状態を実現
する。
レイン間に延長するようにして設けられた微細の多数の
７字溝内に２次元に量子化されたキャリアガス層例えば
２次元電子ガス層を含む３次元に自由度を有するチャン
ネルを形成するものであるが、ゲート電圧の制御による
空乏層の広がりによって７字溝内の底部に向ってチャン
ネルを制御して２次元キャリアガス層と７字溝の形状を
利用することによって１次元に量子化された状態を実現
する。
次に、図面を参照して本発明によるＰＥＴの一例を詳細
に説明する。第１図は本発明によるＦＨＴの路線的拡大
上面図で、第２図はそのＡ−Ａ線上の要部の拡大断面図
を模式的に示したものである。
に説明する。第１図は本発明によるＦＨＴの路線的拡大
上面図で、第２図はそのＡ−Ａ線上の要部の拡大断面図
を模式的に示したものである。
この例においては、半絶縁性のＧａＡｓ基板（１）を設
け、その−上面に微細７字溝（２）が多数平行配列され
た微細のＶ字状断面を有する凹凸面（３）を形成する。
け、その−上面に微細７字溝（２）が多数平行配列され
た微細のＶ字状断面を有する凹凸面（３）を形成する。
この凹凸面（３）の形成は例えば第３図に示すようにＧ
ａＡｓ基板（１）の板面方向を（１００）結晶面に選定
し、異方性エツチングによって行うことができる。即ち
ＧａＡｓ基板（１）の（１１１）結晶面を有するｌ主面
上にその（１１０＞結晶軸方向に延長する所定の幅とピ
ッチのストライプ状のパターンのエツチングマスク（４
）を、例えばフォトレジスト膜をホログラフィーによっ
て露光し、現像処理することによって形成する。そして
次にこのマスク（４）を通じて基板（１１の主面（１ａ
）側から結晶学的異方性エツチングを行う。このように
すると側面に（１１１）結晶面が露呈した第３図中破線
によって図示するような微細の７字１（２１が平行配列
された凹凸面（３）を形成することができる。この場合
、７字溝（２）の配列ピッチは例えば１０００人程度以
下定し得る。
ａＡｓ基板（１）の板面方向を（１００）結晶面に選定
し、異方性エツチングによって行うことができる。即ち
ＧａＡｓ基板（１）の（１１１）結晶面を有するｌ主面
上にその（１１０＞結晶軸方向に延長する所定の幅とピ
ッチのストライプ状のパターンのエツチングマスク（４
）を、例えばフォトレジスト膜をホログラフィーによっ
て露光し、現像処理することによって形成する。そして
次にこのマスク（４）を通じて基板（１１の主面（１ａ
）側から結晶学的異方性エツチングを行う。このように
すると側面に（１１１）結晶面が露呈した第３図中破線
によって図示するような微細の７字１（２１が平行配列
された凹凸面（３）を形成することができる。この場合
、７字溝（２）の配列ピッチは例えば１０００人程度以
下定し得る。
次に、第４図に示すように、マスク層（４）を除去して
基板（１）の凹凸面（３）上にこの凹凸面（３）の凹凸
を踏襲する凹凸面が生じるように、第１の半導体層（１
１）と第２の半導体層（１２）をエピタキシャル成長し
、更にこれの上に第３の半導体Ｎ（１３）を同様にエピ
タキシャル成長する。これら第１から第３の半導体層（
１１）から（１３）は、連続ＭＯＣＶＤ（Ｍｅｔａｌｏ
ｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）によって連続エピタキシーして形成し
得る。そして、半導体層（１３）の上面は例えばプラズ
マエツチング等の異方性を有しないエツチングによって
平坦な面（１３ａ）とする。
基板（１）の凹凸面（３）上にこの凹凸面（３）の凹凸
を踏襲する凹凸面が生じるように、第１の半導体層（１
１）と第２の半導体層（１２）をエピタキシャル成長し
、更にこれの上に第３の半導体Ｎ（１３）を同様にエピ
タキシャル成長する。これら第１から第３の半導体層（
１１）から（１３）は、連続ＭＯＣＶＤ（Ｍｅｔａｌｏ
ｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）によって連続エピタキシーして形成し
得る。そして、半導体層（１３）の上面は例えばプラズ
マエツチング等の異方性を有しないエツチングによって
平坦な面（１３ａ）とする。
第１の半導体層（１１）は不純物がドープされない、例
えば＾Ｉ ＧａＡｓ或いはＡｌＡｓ化合物半導体層によ
って、例えば厚さ５０００Å以下に形成する。また第２
の半導体層（１２）は１の導電型例えばドナーがドープ
されたｎ型の同様のＡｌＧａＡｓ或いはｉＡｓ半導体層
によって厚さ２０００人程度以下に形成し、第３の半導
体層（１３）は、この第２の半導体層（１２）と同導電
型を有するも、これよりエネルギーバンドギャップ即ち
禁止帯幅が小さい例えばｎ型のＧａＡｓの厚さ１．ＩＪ
１１１以下の半導体層によって形成し得る。また、第２
の半導体層（１２）の第３の半導体層（１３）との界面
側にはノンドープの厚さ２００人程以下薄いスペーサー
ｆｆ１ｉ＜１２Ａ）を形成することもできる。
えば＾Ｉ ＧａＡｓ或いはＡｌＡｓ化合物半導体層によ
って、例えば厚さ５０００Å以下に形成する。また第２
の半導体層（１２）は１の導電型例えばドナーがドープ
されたｎ型の同様のＡｌＧａＡｓ或いはｉＡｓ半導体層
によって厚さ２０００人程度以下に形成し、第３の半導
体層（１３）は、この第２の半導体層（１２）と同導電
型を有するも、これよりエネルギーバンドギャップ即ち
禁止帯幅が小さい例えばｎ型のＧａＡｓの厚さ１．ＩＪ
１１１以下の半導体層によって形成し得る。また、第２
の半導体層（１２）の第３の半導体層（１３）との界面
側にはノンドープの厚さ２００人程以下薄いスペーサー
ｆｆ１ｉ＜１２Ａ）を形成することもできる。
そして、この第３の半導体層（１３）上に、第１図及び
第２図に示すように、第３の半導体層（１３）にたいし
てショットキ接合を形成するショットキ金属ゲート（１
４）を被着形成する。そして、このゲート電極（１４）
によって第３の半導体層（１３）の平坦上面（１３ａ）
にほぼ平行な平坦な底面を有する空乏！（１５）を形成
して、このゲート電極（１４）に対する印加電圧によっ
て空乏層（１５）が第３の半導体Ｎ（１３）の第２の半
導体層（１２）との界面側に形成された凹凸面に向って
広がるようにする。また第３の半導体層（１３）の上面
には、ゲート電極（１４）を挾んでその両側に上述した
多数の７字溝の延長方向を支えるように対向して夫々ソ
ース電極（１６）及びドレイン電極（１７）をオーミッ
クに被着形成する。
第２図に示すように、第３の半導体層（１３）にたいし
てショットキ接合を形成するショットキ金属ゲート（１
４）を被着形成する。そして、このゲート電極（１４）
によって第３の半導体層（１３）の平坦上面（１３ａ）
にほぼ平行な平坦な底面を有する空乏！（１５）を形成
して、このゲート電極（１４）に対する印加電圧によっ
て空乏層（１５）が第３の半導体Ｎ（１３）の第２の半
導体層（１２）との界面側に形成された凹凸面に向って
広がるようにする。また第３の半導体層（１３）の上面
には、ゲート電極（１４）を挾んでその両側に上述した
多数の７字溝の延長方向を支えるように対向して夫々ソ
ース電極（１６）及びドレイン電極（１７）をオーミッ
クに被着形成する。
このような構造の本発明によるＰＥＴの厚さ方向のコン
ダクションバンド側のエネルギーバンドモデルは第５図
に示すようになる。つまり、今例えばゲート電極（１４
）に電圧を印加しない状態では第２の半導体層（１２）
と第３の半導体Ｊｉ（１３）の界面における、第３の半
導体層（３）側に、したがって第２図に鎖線ａをもって
示すように凹凸面に沿うように２次元電子ガス層２０Ｇ
Ｂが形成される。このようにして第３の半導体層（■３
）のゲート電極（１４）下の空乏層（１５）の広がりに
よってソース及びドレイン間に延びる各７字溝内に、２
次元電子ガスチャンネル２０ＥＧを含む微細チャンネル
Ｃが形成される。そして、ゲート電極（１４）に対する
印加電圧を第５図中鎖線図示のように負に深めることに
よって、空乏層（１５）を第２図中矢印に示すように各
チャンネルＣを狭める方向に、即ち７字溝の底部に向っ
て広げることによって、そのチャンネルを７字溝の底部
に閉じ込め２次元電子ガス層２０ＥＧ内に、しかも７字
溝の狭隘部に閉じ込められてこれら７字溝の延長方向の
１次元状態にまで制御することができるようにする。
ダクションバンド側のエネルギーバンドモデルは第５図
に示すようになる。つまり、今例えばゲート電極（１４
）に電圧を印加しない状態では第２の半導体層（１２）
と第３の半導体Ｊｉ（１３）の界面における、第３の半
導体層（３）側に、したがって第２図に鎖線ａをもって
示すように凹凸面に沿うように２次元電子ガス層２０Ｇ
Ｂが形成される。このようにして第３の半導体層（■３
）のゲート電極（１４）下の空乏層（１５）の広がりに
よってソース及びドレイン間に延びる各７字溝内に、２
次元電子ガスチャンネル２０ＥＧを含む微細チャンネル
Ｃが形成される。そして、ゲート電極（１４）に対する
印加電圧を第５図中鎖線図示のように負に深めることに
よって、空乏層（１５）を第２図中矢印に示すように各
チャンネルＣを狭める方向に、即ち７字溝の底部に向っ
て広げることによって、そのチャンネルを７字溝の底部
に閉じ込め２次元電子ガス層２０ＥＧ内に、しかも７字
溝の狭隘部に閉じ込められてこれら７字溝の延長方向の
１次元状態にまで制御することができるようにする。
上述したように本発明によるＦＢＴによれば、ゲート電
極に対するゲート電圧の制御によって空乏層（１５）を
広げることによって電子を第３の半導体層（１３）の７
字溝の底にのみ局在させることができ、このチャンネル
の大きさを電子のドブロイ波長即ち約２５０人よやも小
さくすることを可能にする。！！ｐち、この状態は電子
ガス層において更に７字溝の形状利用によって１次元に
量子化された状態を実現できる。
極に対するゲート電圧の制御によって空乏層（１５）を
広げることによって電子を第３の半導体層（１３）の７
字溝の底にのみ局在させることができ、このチャンネル
の大きさを電子のドブロイ波長即ち約２５０人よやも小
さくすることを可能にする。！！ｐち、この状態は電子
ガス層において更に７字溝の形状利用によって１次元に
量子化された状態を実現できる。
上述したように、本発明によるＦＥＴによれば、ゲート
電圧の制御によってチャンネルを第３の半導体層（１３
）における７字溝内において３次元状態から高い電子移
動度を実現できる１次元状態にまで変調することができ
るのである。
電圧の制御によってチャンネルを第３の半導体層（１３
）における７字溝内において３次元状態から高い電子移
動度を実現できる１次元状態にまで変調することができ
るのである。
尚、上述した例においては、本発明をＡＩ ＧａＡｓ系
化合物半導体によって構成した場合であるが、他の各種
化合物半導体例えばＩｎＰＧａ系等の化合物半導体によ
って構成することもできる。
化合物半導体によって構成した場合であるが、他の各種
化合物半導体例えばＩｎＰＧａ系等の化合物半導体によ
って構成することもできる。
又、上述し′たように第２の半導体Ｊ’１ｌ（１２）の
第３の半導体層（１３）側にノンドープのスペーサ一層
（１２＾）を設ける場合は、２次元電子ガス層２ＤＥＧ
の近傍のキャリアを分離することができ、より高いキャ
リアの移動度を得ることができる。
第３の半導体層（１３）側にノンドープのスペーサ一層
（１２＾）を設ける場合は、２次元電子ガス層２ＤＥＧ
の近傍のキャリアを分離することができ、より高いキャ
リアの移動度を得ることができる。
上述したように本発明によるＰＥＴによれば、チャンネ
ルの大きさをゲート電圧によって制御するものであるが
特にその制御をチャンネル内におけるキャリアを３次元
的自由状態から１次元自由状態に変調することができる
ものであって、キャリア移動度の高い状態での使用が可
能となるものであり、これによって超高速動作を行わし
めることができる。
ルの大きさをゲート電圧によって制御するものであるが
特にその制御をチャンネル内におけるキャリアを３次元
的自由状態から１次元自由状態に変調することができる
ものであって、キャリア移動度の高い状態での使用が可
能となるものであり、これによって超高速動作を行わし
めることができる。
第１図は本発明による半導体装置の一例の路線的拡大平
面図、第２図はそのＡ−Ａ線上の要部の路線的拡大平面
図、第３図及び第４図は本発明による半導体装置の一例
の説明に供する製造工程図、第５図は本発明装置のエネ
ルギーバンドモデル図である。 （１）は基板、（１１） 、 （１２）及び（１３）
は夫々第１、第２及び第３の半導体層、（１４）はゲー
ト電極、（１６）及び（１７）はソース及びドレイン電
極、（１５）は空乏層である。 第２図
面図、第２図はそのＡ−Ａ線上の要部の路線的拡大平面
図、第３図及び第４図は本発明による半導体装置の一例
の説明に供する製造工程図、第５図は本発明装置のエネ
ルギーバンドモデル図である。 （１）は基板、（１１） 、 （１２）及び（１３）
は夫々第１、第２及び第３の半導体層、（１４）はゲー
ト電極、（１６）及び（１７）はソース及びドレイン電
極、（１５）は空乏層である。 第２図
Claims (1)
- 半絶縁性の第１の半導体層と、１の導電型の第２の半導
体層と、これと同導電型の第３の半導体層とが、ソース
及びドレインの配列方向に沿って夫々延びる複数のほぼ
Ｖ字状断面の溝が配列された微細凹凸面をもって形成さ
れ、上記第３の半導体層の上面は平坦面とされて該平坦
面にゲート部が設けられて上記第３の半導体層の上記第
２の半導体層側に２次元に量子化されたキャリアガス層
を含むチャンネルが形成され、その大きさをゲート電圧
によってキャリアが１次元に量子化された状態まで制御
できるようにした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009285A JPS61170070A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009285A JPS61170070A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170070A true JPS61170070A (ja) | 1986-07-31 |
Family
ID=11740686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009285A Pending JPS61170070A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170070A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376380A (ja) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | 半導体装置 |
| JPH04199519A (ja) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO1995028741A1 (de) * | 1994-04-19 | 1995-10-26 | Siemens Aktiengesellschaft | Mikroelektronisches bauelement und verfahren zu dessen herstellung |
-
1985
- 1985-01-23 JP JP1009285A patent/JPS61170070A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376380A (ja) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | 半導体装置 |
| JPH04199519A (ja) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO1995028741A1 (de) * | 1994-04-19 | 1995-10-26 | Siemens Aktiengesellschaft | Mikroelektronisches bauelement und verfahren zu dessen herstellung |
| US5828076A (en) * | 1994-04-19 | 1998-10-27 | Siemens Aktiengesellschaft | Microelectronic component and process for its production |
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