DE10152087A1 - Verfahren zur Erzeugung eines Substrats für die Herstellung einer Halbleiter-Struktur und Verfahren zur Herstellung einer Halbleiter-Struktur unter Verwendung eines solchen Substrats - Google Patents

Verfahren zur Erzeugung eines Substrats für die Herstellung einer Halbleiter-Struktur und Verfahren zur Herstellung einer Halbleiter-Struktur unter Verwendung eines solchen Substrats

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DE10152087A1 DE2001152087 DE10152087A DE10152087A1 DE 10152087 A1 DE10152087 A1 DE 10152087A1 DE 2001152087 DE2001152087 DE 2001152087 DE 10152087 A DE10152087 A DE 10152087A DE 10152087 A1 DE10152087 A1 DE 10152087A1
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Abstract

Bei einem Verfahren zur Erzeugung eines Substrats (100) für die Herstellung einer Halbleiter-Struktur wird zunächst ein Substrat (100) strukturiert, um eine Vertiefung (106) in einer Substratoberfläche (104) zu bilden. Anschließend wird eine Schichtfolge (112) auf die strukturierte Substratoberfläche (104) aufgewachsen, wobei die Schichtfolge (112) die für die Herstellung der Halbleiter-Struktur erforderlichen Schichten (114-120) umfasst. Abschließend wird das Substrat (100) und/oder die aufgewachsene Schichtfolge (112) planarisiert, um eine in der Schichtfolge (112) tiefer liegende Schicht (118) in einem Bereich außerhalb der Vertiefung (106) freizulegen. Bei einem Verfahren zur Herstellung einer Halbleiter-Struktur wird zunächst dieses Substrat bereitgestellt und anschließend eine oder mehrere Schichten in der Schichtfolge (112) kontaktiert.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Erzeugung eines Substrats, welches für die Herstellung einer Halbleiter-Struktur Verwendung findet, und ferner auf ein Verfahren zur Herstellung einer Halbleiter-Struktur unter Verwendung eines solches Substrats. Insbesondere bezieht sich die vorliegende Erfindung auf die Herstellung von Substraten und Halbleiter-Strukturen für Bauelemente aus III-V Materialien mit Heteroepitaxiestrukturen, wie beispielsweise Heterostruktur-Bipolar-Transistoren (HBTs) oder HEMTs (High Electron Mobility Transistor = Transistor mit hoher Elektronenbeweglichkeit).
  • Im Stand der Technik sind Verfahren bekannt, bei denen für Bauelemente aus III-V Materialien, welche Heteroepitaxiestrukturen aufweisen, Wafer eingesetzt werden, bei denen bereits alle, im Verlauf des Waferprozesses benötigten Halbleiterschichten mit der richtigen Dicke und Dotierung aufgewachsen sind. Beispiele für solche Bauelemente sind die oben genannten Heterostruktur-Bipolar-Transistoren oder die ebenfalls oben genannten HEMTs. Insbesondere bei solchen Strukturen wird, im Gegensatz zur bekannten Siliziumtechnik, mit Wafern gearbeitet, die die erforderlichen Halbleiterschichten zur Herstellung der Halbleiter-Strukturen bereits aufweisen.
  • Zur Herstellung der erwünschten Halbleiter-Strukturen werden während der Herstellung einzelne oder mehrere Schichten der Epitaxieschichtfolge in einem Arbeitsschritt oder in mehreren Arbeitsschritten weggeätzt, um so eine oder mehrere zu kontaktierende Schichten freizulegen. Herkömmliche Verfahrensführungen benutzen hierbei nasschemische Verfahren. Anstelle dieser nasschemischen Verfahren können auch Plasmaätzverfahren verwendet werden, welche ein höheres Potential für zukünftige Shrink-Varianten bieten.
  • Bei der gerade beschriebenen Vorgehensweise ist es jedoch erforderlich, sowohl für das nasschemische Ätzverfahren als auch für das Trockenätzverfahren (Plasmaätzen) Ätzstoppschichten in der Epitaxieschichtfolge vorzusehen, welche deutlich verringerte Ätzraten gegenüber anderen Schichten in der Epitaxieschichtfolge aufweisen, um so bestimmte Schichten/Ebenen in der Epitaxieschichtfolge gezielt freilegen zu können.
  • Aufgrund des eingesetzten Ätzverfahrens und hier insbesondere aufgrund der erforderlichen Ätzstoppschichten, welche zum Freilegen tieferer Schichten selbstverständlich auch entfernt werden müssen, entstehen in der Halbleiter-Struktur sehr steile Strukturkanten, zum Teil mit Überhängen, die trotz zusätzlicher, aufwendiger Planarisierungsschritte im weiteren Verlauf des Waferprozesses zu Kantenabrissen bei der Abscheidung von weiteren Materialschichten, wie beispielsweise CVD- und/oder Metallschichten, führen.
  • Es liegt auf der Hand, dass aufgrund dieser Unsicherheit die Ausbeute und insbesondere auch die Zuverlässigkeit der Bauelemente in nicht mehr tolerierbarem Umfang eingeschränkt wird.
  • Im Stand der Technik sind keine zufriedenstellenden Lösungen für diese Problematik bekannt. Zwar werden Anstrengungen unternommen, durch mehrstufige Ätzverfahren mit unterschiedlicher Selektivität die Ausprägung der Strukturkanten positiv zu beeinflussen, was jedoch den Prozessablauf insbesondere hinsichtlich der erforderlichen Anzahl der Ätzverfahren bzw. Ätzschritte und der Herstellungszeit negativ beeinflusst. Ferner werden Planarisierungstechniken mit Spin-On-Gläsern untersucht, welche jedoch dahingehend nachteilhaft sind, dass diese sehr hohe Ausheiltemperaturen (Curing-Temperaturen) erfordern, die die legierten Kontakte zerstören würden, so dass bei der Anwendung dieser Planarisierungstechnik eine vollständige Umstellung der Reihenfolge der Prozessschritte erforderlich ist.
  • Ein weiterer Ansatz zur Lösung der Probleme im Zusammenhang mit steilen Strukturkanten ist der Einsatz von freitragenden Luftbrücken aus Metall über steile Strukturkanten, ein Ansatz der jedoch nicht bei mehreren Ebenen und bei Kreuzungen eingesetzt werden kann.
  • Im Stand der Technik wird ferner vorgeschlagen, anstelle der Maßnahmen zur Vermeidung der obigen Probleme, die fertigen Bauelemente einfach durchzumessen und nur die funktionierenden auszuliefern, wobei jedoch in diesem Zusammenhang noch keine zuverlässigen Messverfahren existieren. Ferner lässt sich hierdurch bestenfalls sicherstellen, dass zuverlässige Bauelemente ausgeliefert werden, die Ausbeute bei der Herstellung der Bauelemente wird jedoch weiterhin stark eingeschränkt sein.
  • Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein verbessertes Verfahren zur Erzeugung eines Substrat für die Herstellung einer Halbleiter-Struktur sowie ein Verfahren zur Herstellung einer Halbleiter-Struktur unter Verwendung eines solches Substrats zu schaffen, bei dem Probleme im Zusammenhang mit Strukturkanten, wie aus dem Stand der Technik bekannt sind, nicht auftreten.
  • Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 und durch ein Verfahren nach Anspruch 2 gelöst.
  • Die vorliegende Erfindung schafft ein Verfahren zur Erzeugung eines Substrats für die Herstellung einer Halbleiter- Struktur, mit folgenden Schritten:
    • a) Strukturieren eines Substrats, um eine Vertiefung in einer Substratoberfläche zu bilden;
    • b) Aufwachsen einer Schichtfolge auf der strukturierten Substratoberfläche, wobei die Schichtfolge die für die Herstellung der Halbleiter-Struktur erforderlichen Schichten umfasst; und
    • c) Planarisieren des Substrats und/oder der aufgewachsenen Schichtfolge, um eine in der Schichtfolge tieferliegende Schicht in einem Bereich außerhalb der Vertiefung freizulegen.
  • 2. Verfahren zur Herstellung einer Halbleiter-Struktur, mit folgenden Schritten
    • a) Strukturieren eines Substrats, um eine Vertiefung in einer Substratoberfläche zu bilden;
    • b) Aufwachsen einer Schichtfolge auf der strukturierten Substratoberfläche, wobei die Schichtfolge die für die Herstellung der Halbleiter-Struktur erforderlichen Schichten umfasst;
    • c) Planarisieren des Substrats und/oder der aufgewachsenen Schichtfolge, um eine in der Schichtfolge tieferliegende Schicht in einem Bereich außerhalb der Vertiefung freizulegen; und
    • d) Kontaktieren einer oder mehrerer der Schichten der Schichtfolge.
  • Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass nachteilhafte Oberflächentopologien, die das eigentliche Problem für den weiteren Prozess darstellen, weitestgehend dadurch vermieden werden können, dass die erforderlichen Halbleiter-Strukturen in geeignet geätzten Vertiefungen/Mulden des Substrats vergraben werden. Dies bedeutet, dass die Topologien nicht mehr aus der Oberfläche heraus sondern in das Substrat hinein aufgebaut werden. Durch eine geeignete Vorstrukturierung der Substrate mit geätzten Mulden, durch Abscheidung sämtlicher Epitaxieschichten in herkömmlicher Weise und Planarisierung der Oberfläche durch Dünnen derselben, beispielsweise durch ein chemisch-mechanisches Polieren (CMP), lassen sich Schichtaufbauten erreichen, bei denen eine Vielzahl der im Stand der Technik erforderlichen Ätzprozesse, und hier insbesondere die hierfür erforderlichen Ätzstoppschichten überflüssig werden, so dass die im Zusammenhang mit diesen Schichten auftretenden Probleme vermieden werden.
  • Ein Vorteil der vorliegenden Erfindung besteht darin, dass die sich ergebenden Oberflächen so plan sind, dass für eine weitere Prozessführung auch aus der Siliziumtechnik bekannte Prozessierungsverfahren, z. B. Schichtabscheidungen mit nachfolgender CMP-Planarisierung, bei Bedarf in jeder Metallisierungsebene eingesetzt werden können.
  • Der Vorteil der vorliegenden Erfindung besteht somit darin, dass sich plane Oberflächen im Waferprozess ergeben, dass keine Strukturierung der schwer ätzbaren Stoppschichten durch eine Ätztechnik erforderlich ist, dass bei Verwendung eines isolierenden Substrats die Halbleiter-Strukturen nach einer Planarisierung durch das chemisch-mechanische Polieren bereits voneinander isoliert sind, so dass zusätzliche Isolationsätzungen oder Isolationsimplantationen vermieden werden können, und dass die Epitaxieschritte in einem einzigen Vakuumzyklus durchgeführt werden können.
  • Gemäß einem bevorzugten Ausführungsbeispiel ist die zu erzeugende Halbleiter-Struktur ein Feldeffekttransistor oder ein Bipolar-Transistor. Andere Strukturen können ebenfalls erzeugt werden. Vorzugsweise findet die vorliegende Erfindung Anwendung auf Halbleiterbauelemente aus III-V Materialien mit Heteroepitaxiestrukturen.
  • Bevorzugte Weiterbildungen der vorliegenden Anmeldung sind in den Unteransprüchen definiert.
  • Nachfolgend werden anhand der beiliegenden Zeichnungen bevorzugte Ausführungsbeispiele der vorliegenden Erfindung näher erläutert. Es zeigen:
  • Fig. 1 bis 7 die verschiedenen Verfahrensschritte zur Herstellung einer HBT-Zelle gemäß der vorliegenden Erfindung.
  • Nachfolgend wird anhand der Fig. 1 bis 7 ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung anhand der Herstellung eines Heterostruktur-Bipolar-Transistors (HBT) näher erläutert.
  • In Fig. 1 ist ein Substrat 100 gezeigt, vorzugsweise ein Semi-isolierendes Substrat. Das Substrat 100 umfasst eine erste Hauptoberfläche 102 sowie eine gegenüberliegende zweite Hauptoberfläche 104. In der zweiten Hauptoberfläche 104 des Substrats 100 wurde eine Vertiefung 106 erzeugt, wobei die Vertiefung 106 einen ersten Abschnitt 108 mit einer Tiefe t1 bezüglich der zweiten Hauptoberfläche 104 des Substrats 100 und einen zweiten Abschnitt 110 mit einer Tiefe t2 bezüglich der zweiten Hauptoberfläche 104 des Substrats 100 aufweist. Hinsichtlich des Abschnitts 108 ist festzuhalten, dass dies der sogenannte Transistor-Abschnitt ist, und der Abschnitt 110 ist der sogenannte Kollektoranschlussabschnitt, also der Bereich in dem die Kontaktierung des Kollektors erfolgt.
  • Die verschiedenen Abschnitte 108 und 110 der Vertiefung 106 wurden über eine geeignete Strukturierung der zweiten Hauptoberfläche 104 des Substrats 100 erzeugt, beispielsweise durch einen ersten Ätzschritt unter Verwendung einer entsprechend strukturierten Maske, zur Erzeugung einer Vertiefung mit der Tiefe t2 zum Festlegen des zweiten Abschnitts 110 und durch einen weiteren Ätzschritt zur Erzeugung einer weiteren Vertiefung mit der Tiefe t1 in dem bereits erzeugten Abschnitt zur Festlegung des ersten Abschnitts 108 der Vertiefung 106.
  • Gemäß einem bevorzugten Ausführungsbeispiel beträgt die Tiefe t1 gegenüber der zweiten Hauptoberfläche 104 des Substrats 100 etwa 1,5 µm, und die Tiefe t2 beträgt etwa 1,0 µm.
  • Zusätzlich kann, vor dem Ätzen der Vertiefung 106, eine oder mehrere Justagestrukturen in dem Halbleitersubstrat 100 durch Ätzen eingebracht werden, vorzugsweise in einer Tiefe von etwa 3,0 µm.
  • Falls es erforderlich ist, kann nach der Strukturierung der Hauptoberfläche 104 des Substrats 100 eine Präparation dieser Hauptoberfläche 104 für die nachfolgenden Epitaxieschritte durch eine nasschemische Überätzung durchgeführt werden.
  • Auf die strukturierte Oberfläche 104 des Substrats 100 wird nachfolgend eine Schichtfolge 112, vorzugsweise epitaxial, aufgewachsen, wobei die Schichtfolge 112 die für die Herstellung bzw. Erzeugung der Halbleiter-Struktur erforderlichen Schichten umfasst. Bei dem in Fig. 1 dargestellten Ausführungsbeispiel umfasst die Schichtfolge 112 eine erste Schicht 114, durch die der zukünftige Emitter-Bereich des HBTs gebildet wird. Eine zweite Schicht 116 der Schichtfolge 112 dient zur Erzeugung des Basisbereichs des herzustellenden HBTs. Eine dritte Schicht 118 der Schichtfolge 112 dient zur Erzeugung des Kollektorbereichs des herzustellenden HBTs, und die Schicht 120 in der Schichtfolge 112 dient zur Definition des Sub-Kollektors des herzustellenden HBTs. Wie aus Fig. 1 zu erkennen ist, ist somit auf der Hauptoberfläche 104 des Substrats 100 die Subkollektorschicht 120 gebildet, auf der die Kollektorschicht 118 gebildet ist. Auf der Kollektorschicht 118 wiederum ist die Basisschicht 116 gebildet, und auf derselben ist die Emitterschicht 114 gebildet.
  • Durch die Schichtfolge 112 sind alle für die Erzeugung des HBTs erforderlichen III-V Halbleiterschichten 114-120 erzeugt, wobei diese abhängig von den erwünschten Eigenschaften des Bauelements eine entsprechende Dicke und Dotierung aufweisen. Somit ist lediglich die Strukturierung und Kontaktierung der einzelnen Schichten zur Erzeugung des endgültigen Halbleiter-Bauelements erforderlich.
  • Nachdem die Epitaxieschichtfolge 112 auf die Oberfläche 104 des Substrats 100 aufgewachsen wurde, wird nachfolgend eine CVD-Schutzschicht 122 abgeschieden, wie dies in Fig. 2 gezeigt ist. Die CVD-Schutzschicht 122 hat eine Dicke von etwa 0,2 µm und ist durch ein Plasmaoxid oder ein Plasmanitrid gebildet.
  • Nachfolgend erfolgt erfindungsgemäß ein Planarisieren der in Fig. 2 gezeigten Anordnung, beispielsweise durch Dünnen (z. B. chemisch-mechanisches Polieren, CMP). Vorzugsweise wird durch das Planarisieren ausgehend von einer freiliegenden Oberfläche der Schichtfolge 112 bzw. der freiliegenden Oberfläche der CVD-Schicht 122 etwa 2,5 µm Material abgetragen. In Fig. 2 ist mit der gestrichelten Linie 124 angedeutet, bis wohin das Material abgetragen wird. Die sich nach der Planarisierung ergebende Struktur ist in Fig. 3 gezeigt. Wie zu erkennen ist, wurde die Planarisierung bis in die Kollektorschicht 118 durchgeführt, so dass die Kollektorschicht 118 im Bereich des zweiten Abschnitts 110 der Vertiefung 106 freigelegt wurde. Durch die Planarisierung wurde ferner die Schichtfolge 112 im Bereich außerhalb der Vertiefung 106 vollständig entfernt, und zusätzlich wurde bei dem dargestellten Ausführungsbeispiel ein Teil des Substrats 100 entfernt, so dass die zweite Hauptoberfläche 104 des Substrats 100, gegenüber der ursprünglichen Position, etwas zurückgesetzt wurde. Diese Vorgehensweise hat den Vorteil, dass bei der Verwendung eines Semi-isolierenden Substrats 100 durch das Dünnen, wie es gerade beschrieben wurde, gleichzeitig im Bereich 126 des Substrats 100 eine Isolation zu möglicherweise benachbarten Elementen eines Wafers herbeigeführt wurde, ohne dass zusätzliche Implantationsschritte oder dergleichen erforderlich gewesen wären. Durch 126 sind die Isolationsabschnitte bezeichnet.
  • In einem nachfolgenden Schritt wird die CVD-Schutzschicht 122 entfernt. Auf der so freigelegten Emitterschicht 114, der durch Ätzung freigelegten Basisschicht 116 und der Kollektorschicht 118 im Bereich des zweiten Abschnitts 110 werden dann Metallkontakte 128, 132 und 134 für den Emitter-, Basis- und Kollektoranschluss aufgebracht (siehe Fig. 4 bis 7). Dies kann, wie in Fig. 4 bis 7 gezeigt ist, nacheinander oder auch teilweise gemeinsam erfolgen. Bei einem Ausführungsbeispiel ist eine Photomaske 130 vorgesehen sein, welche die Epitaxieschichtfolge im Bereich des Übergangs vom ersten Abschnitt 108 zum zweiten Abschnitt 110 der Vertiefung 106 bedeckt. Anschließend wird der HBT entsprechend herkömmlicher Standardprozesse fertig prozessiert.
  • Der Vorteil des gerade beschriebenen erfindungsgemäßen Verfahrens besteht darin, dass die unvermeidliche Topologie der III-V Halbleiter-Strukturen in das Semi-isolierende Substrat 100 vergraben wird, so dass die Oberfläche des sich ergebenden Halbleiterwafers nahezu vollkommen plan ist. Im Planarisierungsschritt entstehen bei Verwendung eines Semiisolierenden Substrats automatisch voneinander isolierte Inseln mit aktiven oder passiven Funktionen, wie beispielsweise Transistoren, Dioden, Widerstände, die durch Metallisierungsebenen zu Schaltkreisen verbunden werden können.
  • Aufgrund der planen Oberfläche sind ferner alle aus der Siliziumtechnik bekannten Technologien für Mehrlagenverdrahtungen, auch in Edelmetallausführung, mit Planarisierungsschritten möglich.
  • Obwohl oben anhand der Figuren ein bevorzugtes Ausführungsbeispiel zur Erzeugung eines Transistors in Bipolar-Technik beschrieben wurde, ist die vorliegende Erfindung nicht auf dieses Ausführungsbeispiel beschränkt. Anstelle eines Bipolar-Transistors können auch andere Halbleiter-Strukturen, wie beispielsweise Dioden erzeugt werden, ebenso können Feldeffekttransistoren auf diese Art und Weise erzeugt werden. Die Erfindung ist auch nicht auf die Anwendung von III-V Halbleitermaterialien beschränkt, sondern kann auch für anderen Halbleitermaterialien oder Halbleitermaterialkombinationen verwendet werden.
  • Beispielhaft sei ein Feldeffekttransistor betrachtet, bei dem durch die Epitaxieschichten die für die Erzeugung des Sourcebereichs, Drainbereichs und Kanalbereichs erforderlichen Schichten auf die erfindungsgemäße Art und Weise erzeugt werden, wobei durch das Planarisieren der Schichtfolge die für die Erzeugung der Drainschicht und Sourceschicht erforderlichen Schichten freigelegt und kontaktiert werden können.
  • Die vorliegende Erfindung ist ferner nicht auf die Verwendung eines Semi-isolierenden Substrats beschränkt, sondern kann auch für herkömmliche Substrate verwendet werden, wobei in diesem Fall zur Isolation von benachbarten Elementen eine entsprechende Implantation oder Isolation zwischen denselben eingebracht werden muss. Bezugszeichenliste 100 Substrat
    102 erste Hauptoberfläche des Substrats 100
    104 zweite Hauptoberfläche des Substrats 100
    106 Vertiefung
    108 erster Abschnitt der Vertiefung 106
    110 zweiter Abschnitt der Vertiefung 106
    112 Schichtfolge
    114-120 Schichten der Schichtfolge 112
    122 CVD-Schutzschicht
    124 Linie
    126 Isolationsbereich
    128 Emitterkontakt
    130 Photomaske
    132 Basiskontakt
    134 Kollektorkontakt
    t1 Tiefe des ersten Abschnitts der Vertiefung 106
    t2 Tiefe des zweiten Abschnitts der Vertiefung 106

Claims (10)

1. Verfahren zur Erzeugung eines Substrats (100) für die Herstellung einer Halbleiter-Struktur, mit folgenden Schritten:
a) Strukturieren eines Substrats (100), um eine Vertiefung (106) in einer Substratoberfläche (104) zu bilden;
b) Aufwachsen einer Schichtfolge (112) auf der strukturierten Substratoberfläche (104) wobei die Schichtfolge (112) die für die Herstellung der Halbleiter-Struktur erforderlichen Schichten (114-120) umfasst; und
c) Planarisieren des Substrats (100) und/oder der aufgewachsenen Schichtfolge (112), um eine in der Schichtfolge (112) tiefer liegende Schicht (118) in einem Bereich außerhalb der Vertiefung (106 freizulegen.
2. Verfahren zur Herstellung einer Halbleiter-Struktur, mit folgenden Schritten:
a) Strukturieren eines Substrats (100), um eine Vertiefung (106) in einer Substratoberfläche (104) zu bilden;
b) Aufwachsen einer Schichtfolge (112) auf der strukturierten Substratoberfläche (104) wobei die Schichtfolge (112) die für die Herstellung der Halbleiter-Struktur erforderlichen Schichten (114-120) umfasst; und
c) Planarisieren des Substrats (100) und/oder der aufgewachsenen Schichtfolge (112), um eine in der Schichtfolge (112) tiefer liegende Schicht (118) in einem Bereich außerhalb der Vertiefung (106 freizulegen; und
d) Kontaktieren einer oder mehrerer der Schichten (114-118) der Schichtfolge (112).
3. Verfahren nach Anspruch 1 oder 2, bei dem im Schritt (a) eine Vertiefung (106) mit einem ersten Abschnitt (108) mit einer ersten Tiefe (T1) und am zweiten Abschnitt (110) mit einer zweiten Tiefe (T2) erzeugt wird, wobei die tiefer liegende Schicht (118) in einem Bereich außerhalb der Vertiefung (106) oder in einem Bereich des zweiten Abschnitts (110) der Vertiefung (106) freigelegt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem vor dem Planarisieren eine Schutzschicht (122) auf die Schichtfolge (112) aufgebracht wird.
5. Verfahren nach Anspruch 4, bei dem im Schritt (c) das Substrat (100) und/oder die Schichtfolge (112) derart planarisiert werden, dass die Schutzschicht (122) im Bereich des ersten Abschnitts (108) der Vertiefung (106) zurückbleibt.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem das Substrat (100) ein Semi-isolierendes Substrat ist, in dem eine Mehrzahl von Vertiefungen (108) erzeugt wird, wobei das Planarisieren derart erfolgt, dass die Schichtfolge (112) außerhalb der Vertiefung (108) vollständig entfernt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem das Planarisieren das Dünnen des Substrats (100) und/oder der Schichtfolge (112) umfasst.
8. Verfahren nach einem der Ansprüche 2 bis 7, bei dem die Halbleiter-Struktur ein Feldeffekttransistor ist, wobei die für die Erzeugung des Sourcebereichs, des Kanalbereichs und des Drainbereichs erforderlichen Schichten in der Schichtfolge (112) mit der erforderlichen Schichtdicke und Dotierung gebildet sind, wobei im Schritt (d) die für die Erzeugung des Sourcebereichs und Drainbereichs erforderlichen Schichten freigelegt werden.
9. Verfahren nach einem der Ansprüche 2 bis 7, bei dem die Halbleiter-Struktur ein Bipolar-Transistor ist, wobei die für die Erzeugung des Emitterbereichs, des Basis-Bereichs und des Kollektor-Bereichs erforderlichen Schichten (114-120) in der Schichtfolge (112) mit der erforderlichen Schichtdicke und Dotierung gebildet sind, wobei im Schritt (d) die für die Erzeugung des Kollektorbereichs erforderliche Schicht (118) freigelegt wird.
10. Verfahren nach Anspruch 9, bei dem der Schritt (a) folgende Schritte umfasst:
1. Ätzen eines ersten Abschnitts (110) der Vertiefung (106) mit einer ersten Tiefe (T2); und
2. Ätzen eines zweiten Abschnitts (108) der Vertiefung (106) mit einer zweiten Tiefe (T1); und
bei dem der Schritt (d) folgende Schritte umfasst:
1. Aufbringen eines Emitterkontakts (128);
2. Freilegen des Basis-Bereichs (116) unter Verwendung des Emitterkontakts (128) als Maske;
3. Aufbringen eines Basiskontakts (132); und
4. Aufbringen eines Kollektorkontakts (134).
DE2001152087 2001-10-23 2001-10-23 Verfahren zur Erzeugung eines Substrats für die Herstellung einer Halbleiter-Struktur und Verfahren zur Herstellung einer Halbleiter-Struktur unter Verwendung eines solchen Substrats Withdrawn DE10152087A1 (de)

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DE2001152087 Withdrawn DE10152087A1 (de) 2001-10-23 2001-10-23 Verfahren zur Erzeugung eines Substrats für die Herstellung einer Halbleiter-Struktur und Verfahren zur Herstellung einer Halbleiter-Struktur unter Verwendung eines solchen Substrats

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6421964A (en) * 1987-07-16 1989-01-25 Mitsubishi Electric Corp Hetero-bipolar transistor
EP0388612A2 (de) * 1989-03-24 1990-09-26 International Business Machines Corporation Halbleitervorrichtung mit einem relativ zu einem vergrabenen Subkollektor selbstausgerichteten Kontakt
JPH04223339A (ja) * 1990-12-25 1992-08-13 Ricoh Co Ltd 半導体装置とその製造方法
EP1041639A1 (de) * 1999-03-31 2000-10-04 France Telecom Verfahren zur Herstellung einer planaren Heterostruktur

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