DE19836164A1 - Verfahren zum Isolieren von Bereichen einer integrierten Schaltung und Vorrichtung umfassend eine integrierte Schaltung mit isolierten Bereichen - Google Patents

Verfahren zum Isolieren von Bereichen einer integrierten Schaltung und Vorrichtung umfassend eine integrierte Schaltung mit isolierten Bereichen

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Description

Die vorliegenden Erfindung betrifft Technologien zum Trennen oder Isolieren von Bauteilen in integrierten Schaltungen und insbesondere eine Technologie, die flache, mit Nitrid ausge­ kleidete und mit Polysilizium beschichtete Gräben verwendet.
Integrierte Schaltungen werden hergestellt, indem getrennte Bauteile über besondere elektri­ sche Wege verbunden werden. Demzufolge ist die Trennungs- oder Isolationstechnologie ein wichtiger Aspekt bei der Herstellung integrierter Schaltungen.
Da unterschiedliche integrierte Schaltungen unterschiedliche Anforderungen an die Isolation stellen, wurden zahlreiche Techniken eingesetzt, um die Bauteile zu isolieren. Diese verschie­ denen Isolationstechniken haben unterschiedliche Eigenschaften in Bezug auf den minimalen Isolationsabstand, die Planarität der Oberflächen, die Prozeßkomplexität und die Dichte der Störstellen, welche während der Herstellung der Isolationsstruktur erzeugt werden. Wenn eine Isolationstechnologie für eine bestimmte Schaltungsanwendung gewählt wird, müssen zwi­ schen diesen Eigenschaften Kompromisse gemacht werden.
Grundsätzlich werden andere Isolationstechniken für Metalloxid-Halbleiterbauteile (MOS- Bauteile) und bipolare Bauteile eingesetzt. Zwei übliche Übergangs-Isolationstechniken, die bei bipolaren Bauteilen eingesetzt werden, sind das SBC-Verfahren (Standard Buried Collec­ tor; Epitaxi-Doppeldiffusion) und das CDI-Verfahren (Collector Diffused Isolation; Kollek­ tordiffusionsisolation). Diese Techniken haben jedoch mehrere Nachteile. Beide Verfahren verwenden Isolationsdiffusionen, die große Kollektor-Basis- und Kollektor-Substrat- Kapazitäten erzeugen, wodurch sich die Geschwindigkeit der Schaltung verringert. Zusätzlich führen beide Verfahren zu niedrigen Kollektor-Basis-Übergangs-Durchbruchsspannungen, was den Einsatz dieser Schaltungen auf Anwendungen begrenzt, die geringe Versorgungs­ spannungen benötigen. Das SBC-Verfahren hat den zusätzlichen Nachteil, daß breite Isolati­ onsbereiche großen inaktiven Flächen auf der Siliziumoberfläche entsprechen, was die Pak­ kungsdichte der integrierten Schaltung begrenzen kann.
Eine übliche industrielle Technik, die zum Isolieren von Bauteilen in integrierten Schaltungen mit p-Kanal-MOS (PMOS) und n-Kanal-MOS (NMOS) eingesetzt wird, ist LOCOS (LOcal Oxidation of Silicon; Lokale Oxidation des Siliziums). Diese Technik umfaßt die Ausbildung eines halb versenkten Oxids in den nicht aktiven (oder Feld-) Bereichen des Substrats.
Eine übliche Folge von Herstellungsschritten, die bei der konventionellen halb versenkten LOCOS-Technik vorkommen, ist in den Fig. 1A-1D gezeigt. In dem ersten Schritt wird eine Schicht 101 aus Siliziumdioxid (SiO2) auf der Oberfläche eines Substrats 103 eines Halblei­ ter-Siliziumwafers 100 thermisch gezüchtet, wie in Fig. 1A gezeigt. Diese Siliziumdioxid­ schicht 101 wird häufig als das Polster- oder Pufferoxid bezeichnet, weil sie dazu dient, den Übergang von Beanspruchungen oder Spannungen zwischen dem Siliziumsubstrat und der nachfolgend aufgebrachten Nitridschicht abzufangen. Bei einer alternativen Technik wird anstelle des thermischen SiO2 ein CVD-SiO2 verwendet (CVD = Chemical Vapor Deposition; Chemische Aufdampfung).
Danach wird, wie in Fig. 1B gezeigt, eine Schicht aus Siliziumnitrid (Si3O4) 105 auf die Sili­ ziumdioxidschicht 101 aufgebracht, und in diesen zwei Schichten 101, 105 wird mittels Pho­ tolithographie ein Muster ausgebildet, so daß die gewünschten Isolationsbereiche 107 freilie­ gen und die gewünschten aktiven Bereiche 109 (d. h. die Bereiche der integrierten Schaltung, in denen aktive Bauteile ausgebildet werden sollen) mit einer Oxidsperre bedeckt sind. Die Siliziumnitridschicht 105 wird dann trockengeätzt, und das Polsteroxid 101 und das Silizium­ substrat 103 werden entweder mit einem chemischen Trocken- oder Naßverfahren geätzt, um einen Isolationsgraben 113 auszubilden.
Nachfolgend wird ein Feldoxid 111 auf den freiliegenden Siliziumbereichen mittels Hoch­ druckoxidation (HIPOX) thermisch gezüchtet, wie in Fig. 1C gezeigt. Das Feldoxid 111 wächst dort, wo sich kein Maskennitrid 105 befindet. An den Rändern des Nitrids 105 diffun­ diert jedoch ein Teil des Sauerstoffs zur Seite hin, so daß das Feldoxid 111 auch nach unten wächst und diese Nitridränder anhebt. Dieses Eindringen der Feldoxidschicht 111 unter die Nitridschicht 105 ergibt einen schrägen Oxidkeil, der mit dem Polsteroxid 101 verschmilzt und als "Vogelschnabel" bezeichnet wird. Schließlich wird die Maskenschicht 105 entfernt, wie in Fig. 1D gezeigt.
Der übliche halbversenkte LOCOS-Isolationsprozeß, der oben beschrieben wurde, hat den Nachteil, daß ein Vogelschnabel entsteht, der ein unannehmbar weites Eindringen des Fel­ doxids in die aktiven Bereiche des Bauteils bewirkt. Dadurch reduzieren sich wiederum die Packungsdichte und die aktiven Bereiche, die zum Herstellen der Bauteile zur Verfügung ste­ hen. Zusätzlich verursacht das Wachstum des Feldoxids in dem Graben Spannungen, die zu Fehlstellen in dem Silizium führen können. Diese Fehlstellen erzeugenden Spannungen ent­ stehen üblicherweise an den unteren Ecken der geätzten Rillen während des Wachstums des Feldoxids und haben ihre Ursache in dem sich ausdehnenden Volumen des wachsenden Oxids.
Wenn das Oxid wächst, wird zunächst eine Oberseite von der sich neu bildenden Oxidschicht an der Grenzfläche zwischen dem Siliziumsubstrat und dem Siliziumdioxid (SiO2) nach außen gedrückt. Diese Volumenzunahme bewirkt tangentiale Spannungen in den Ecken des Gra­ bens. Wenn das seitlich eindringende Oxid sich unter das Nitrid ausbreitet, wird es durch die Steifigkeit der Nitridschicht daran gehindert, weiter nach oben zu wachsen, wodurch sich zu­ sätzliche nach unten gerichtete Spannungen gegen das Silizium in den Ecken der Vertiefting ergeben. Wenn diese Spannungen nicht abgebaut werden, können sie Versetzungen in dem Silizium bewirken, wie eindimensionale Gitterstörungen und Schichtungsfehler.
Eine weitere übliche Isolationstechnik ist die Isolationstechnik mit Seitenwandmaskierung (SWAMI; Sidewall-Masked Isolation), die in den Fig. 2A-2F dargestellt ist. Diese Technik bietet zwei wichtige Vorteile gegenüber dem herkömmlichen halbversenkten LOCOS: Die Verringerung der Vogelschnabelstruktur und eine erhöhte Packungsdichte durch die Redukti­ on des seitlichen Eindringens des Oxids. Bei dieser Technik wird eine Polsteroxidschicht 101 und eine CVD-Nitridschicht 105 über dem Siliziumsubstrat 103 gebildet, und dann werden diese drei Schichten auf dieselbe Weise wie bei dem üblichen halbversenkten LOCOS geätzt, um Isolationsgräben 113 auszubilden, wie in den Fig. 1A-1B gezeigt.
Danach wird, wie in Fig. 2A gezeigt, eine zweite Spannungsentlastungs-Oxidschicht 201 ge­ züchtet, gefolgt von der Ablagerung einer zweiten CVD-Nitridschicht 203, die die gesamte Oberfläche einschließlich der Seitenwände des Siliziumgrabens 113 passend überdeckt. Dann wird ein CVD-Oxid 205 auf der zweiten CVD-Nitridschicht 203 abgelagert, wie in Fig. 2B gezeigt. Danach werden all drei Schichten 201, 203, 205 in dem Feldbereich anisotrop geätzt, so daß die Schichten 201, 203, 205 nur an den Seitenwänden des Grabens und in den Ecken des Grabens (Fußes) zurückbleiben, wie in Fig. 2C gezeigt. Das CVD-Oxid 205 bildet einen Abstandshalter, der nur einen Teil der zweiten Nitridschicht 203 bedeckt, und diese Nitrid­ schicht 203 bildet eine Struktur mit einem Fuß, der sich teilweise in das freiliegende Silizium am Boden des Grabens 113 hinein erstreckt. Üblicherweise wird der Oxidabstandshalter 207 der Seitenwand entfernt. Nachdem der Oxidabstandshalter weggeätzt ist, ergibt sich eine fer­ tige Struktur in Form eines Tafelberges (Mesa), dessen Seitenwände von der zweiten Nitrid­ schicht 203 und dem Oxid 201 umgeben sind, wie in Fig. 2D gezeigt.
Im nächsten Schritt wird das Feldoxid gezüchtet, und das dünne Seitenwandnitrid 203 wird durch die Ausdehnung des konvertierten SiO2-Oxids 211 nach oben gebogen, wie in Fig. 2E gezeigt. Wenn sich das Oxid ausdehnt, biegt sich das Seitenwandnitrid 203 weiter nach oben, wie in Fig. 2F gezeigt. Schließlich werden die Nitrid-Maskenschichten entfernt. Bei diesem Verfahren verringert sich die Vogelschnabelstruktur, und man erhält eine relativ ebene Ober­ flächentopographie.
Obwohl dieses Verfahren eine Verbesserung im Vergleich zu der herkömmlichen LOCOS- Isolationstechnik darstellt, hat der Prozeß einige Nachteile. Zunächst steigt das Seitenwand­ nitrid 203 während der Oxidation an und läßt dadurch einen gewissen Grad an Eindringen zu, obwohl dieser geringer ist als bei dem üblichen LOCOS. Zusätzlich führt dieser Prozeß zu extremen Spannungen in den Ecken des Grabens, weil das Oxidwachstum in diesem Bereich durch die Kompression des Nitrids beschränkt wird.
Eine andere Technik zum Eliminieren des Vogelschnabels ist in einem Artikel mit dem Titel "New Techniques for Elimination of the Bird's Head and Bird's Beak" von Burton et al., 1984, IEDM, Seiten 582-585 beschrieben, auf den Bezug genommen wird. Dieser Artikel offenbart ein Feldisolationsverfahren, das zusätzlich zu dem üblichen versenkten isoplanaren Prozeß zwei Verarbeitungsschritte erfordert, nämlich (1) die Ausbildung eines Seitenwand- Abstandshalters aus Polysilizium und (2) eine Oxid-"Hügel"-Planarisierung. Um das Eindrin­ gen des Oxids während des Feldoxidationsschrittes zu verringern, wird eine Seitenwand aus Polysilizium verwendet. Die Folge der Verfahrensschritte ist in den Fig. 1A-1B und 3A-3E dargestellt.
Die ersten Schritte dieser Technik sind analog zu den in den Fig. 1A-1B gezeigten. Danach wird eine zweite Oxidschicht 301 auf dem Graben gezüchtet, wie in Fig. 3A gezeigt. Vor der richtigen Feldoxidation gemäß der versenkten isoplanaren Technik wird jedoch ein Seiten­ wand-Abstandshalter 305 aus Polysilizium entlang der Seitenwand des Grabenbereichs gebil­ det, und zwar durch chemische Niederdruck-Aufdampfung (LPCVD; Low Pressure Chemical Vapor Deposition), Polysiliziumablagerung 303 und anisotropes Rückätzen (Fig. 3B und 3C).
Während der nachfolgenden Feldoxidation wird die äußere Schicht aus Polysilizium entlang der Seitenwand zunächst oxidiert und in Siliziumdioxid 309 umgewandelt. Dieses Verfahren arbeitet so, daß die Oxidation an den Siliziumnitrid/Siliziumdioxid/Silizium-Schnittstellen so lange nicht stattfindet, bis der Seitenwand-Abstandshalter 305 aus Polysilizium vollständig in das Siliziumdioxid 309 oxidiert ist. Der Abstandshalter 305 aus Polysilizium ermöglicht es, aufgrund dieser Verzögerungswirkung den Vogelschnabel auf einen Wert von Null zu redu­ zieren, wie in Fig. 3D gezeigt.
Die Oxidation der Seitenwand aus Polysilizium erzeugt einen Oxid-"Hügel" 307 an der Gren­ ze zwischen dem Feldbereich und dem aktiven Bereich, wie in Fig. 3D gezeigt. Dieser uner­ wünschte Vorsprung kann mit bekannten Planarisierungstechniken entfernt werden, um die in Fig. 3E gezeigte resultierende Struktur zu erhalten.
Obwohl dieser Prozeß eine Verbesserung im Vergleich zu dem üblichen LOCOS-Prozeß ist, erfordert die Abfolge des Prozesses ein schwieriges Planarisierungsverfahren.
Es besteht daher ein Bedarf, die Packungsdichte einer integrierten Schaltung zu erhöhen, das Eindringen des Oxids zu eliminieren, ohne daß ein schwieriges Planarisierungsverfahren not­ wendig wäre, und die Ausbildung von Spannungen in dem Silizium zu minimieren, während die Verarbeitungszeit kurz und die Herstellungskosten niedrig gehalten werden sollen.
Zur Lösung dieser Aufgabe schlägt die Erfindung ein Verfahren mit den Verfahrensschritten von Anspruch 1 und eine Vorrichtung mit den Merkmalen von Anspruch 12 vor.
Eine Technik zum Isolieren von Bauteilen in einer integrierten Schaltung umfaßt die Ausbil­ dung eines Isolationsgrabens mit einer Nitridauskleidung und einem oxidierenden polykri­ stallinen Silizium über monokristallinem Silizium. Diese Technik umfaßt den Einsatz von Photolithographie zum Maskieren aktiver Bereiche und zum Freilegen von Isolationsberei­ chen, gefolgt von einem Ätzschritt zum Ausbilden eines flachen Grabens in den Feld- oder Isolationsbereichen. Dann wird ein Oxid sowohl auf dem Graben als auch auf den Bereichen des Substrats gezüchtet, in denen aktive Bauteile ausgebildet werden sollen. Eine oxidresi­ stente Schicht wird danach auf diese Oxidschicht aufgebracht, um den Graben auszukleiden. Danach wird polykristallines Silizium in dem Graben und über den aktiven Bereichen abgela­ gert. Dieses Polysilizium wird dann planarisiert und oxidiert (oder oxidiert und planarisiert), und die oxidresistente Schicht wird aus den Bereichen des Substrats entfernt, in denen aktive Bauteile ausgebildet werden sollen.
Diese Technik hat mehrere Vorteile. Zunächst isoliert die Nitridauskleidung in dem Graben das monokristalline Silizium gegen Spannungen, die während der Oxidation entstehen. Da das polykristalline Silizium oxidiert wird, entstehen weiterhin in dem monokristallinen Sub­ strat vernachlässigbare Spannungen. Wenn das polykristalline Silizium oxidiert wird, dehnt es sich aus und beansprucht mehr Platz. Das Phänomen ist als Volumenvergrößerung bekannt. Als eine Folge wächst das polykristalline Silizium nach oben, wobei die Siliziumnitridschicht eine Volumenvergrößerung in das Silizium hinein verhindert. Die Nitridschicht verhindert also das Eindringen des Oxids, das die Bildung der Vogelschnabelstruktur verursacht, und trennt das monokristalline Silizium von den Spannungen, welche durch die Volumenvergrö­ ßerung verursacht werden. Die üblichen Techniken umfassen dagegen das Oxidieren des Ein­ kristallsiliziums, wodurch das Eindringen des Oxids und die Spannungen im Silizium entste­ hen.
Ein weiterer Vorteil dieser Technik ist die zusätzliche Packungsdichte, die in einer integrier­ ten Schaltung entsteht. Aufgrund des geringeren Eindringens des Oxids können die Bauteile in der integrierten Schaltung näher beieinander angeordnet werden, so daß mehr Bauteile in einen Chip passen.
Die Erfindung ist im folgenden anhand bevorzugter Ausfiihningsformen mit Bezug auf die Zeichnung näher erläutert. In den Figuren zeigen:
Fig. 1A bis 1D eine herkömmliche Isolationstechnik;
Fig. 2A bis 2F eine weitere herkömmliche Isolationstechnik;
Fig. 3A bis 3E eine weitere herkömmliche Isolationstechnik; und
Fig. 4A bis 4G eine Isolationstechnik gemäß einer Ausführungsform der vorliegenden Erfindung.
Der Isolationsprozeß für eine monolithisch integrierte Schaltung umfaßt eine Reihe von Ver­ arbeitungsschritten. Die Fig. 4A-4G zeigen Schnittdarstellungen, welche das Verarbeitungs­ verfahren gemäß einer Ausführungsförm dieser Erfindung wiedergeben, mit der die Trennung oder Isolation von Bauteilen einer integrierten Schaltung erzielt wird.
Bei dieser Ausführungsform ist das Substrat 401 ein N-dotiertes Silizium. Obwohl hier eine N-Dotierung verwendet wird, wird man verstehen, daß als Halbleitermaterials für das Substrat 401 sowohl der P- als auch der N-Leitfahigkeitstyp gewählt werden kann, sowie jeder geeig­ nete Dotierungspegel. Ferner entspricht das Substrat 401 üblichen Silizium- Halbleitersubstraten, wobei auch andere Silizium-Kristallorientierungen gewählt und als Sub­ strat 401 verwendet werden können. Obwohl die Anforderungen an die Isolation bei inte­ grierten MOS-Schaltung etwas anders sind als bei bipolaren integrierten Schaltungen, wird man ferner verstehen, daß die Isolationstechnik der vorliegenden Erfindung sowohl bei bipo­ laren integrierten Schaltungen als auch bei integrierten MOS-Schaltungen eingesetzt werden kann.
Die aktiven Bereiche 403 des Siliziumsubstrats 401, die in Fig. 4A gezeigt sind, werden mit­ tels Photolithographie eingegrenzt. Üblicherweise wird ein Resist-Muster 405 verwendet, um die Bereiche 403 zu schützen, in denen aktive Bauteile ausgebildet werden sollen. Die freilie­ genden oder ungeschützten Bereiche des Siliziumsubstrats 401 werden geätzt, um eine Vertie­ fung, wie einen Isolationsgraben 407, in dem Substrat 401 auszubilden.
Der Isolationsgraben 407 kann entweder vollständig versenkt oder flach (teilweise versenkt) sein. Bei einer Ausführungsform ist der Isolationsgraben 407 ein flacher Graben, der z. B. we­ niger als ungefähr ein Mikrometer tief ist.
Wie in Fig. 4B gezeigt, wird der Resist 405 entfernt, und dann wird das freiliegende Silizium oxidiert, indem eine Schicht aus einem dielektrischen Material 409 auf der Oberfläche des Grabens 407 gezüchtet wird. Als nächstes wird, wie in Fig. 4C gezeigt, eine Schicht aus Sili­ ziumnitrid 411 auf die Siliziumdioxidschicht 409 in dem Graben 407 über den aktiven Berei­ chen 403 des Siliziumsubstrats 401 aufgebracht. Üblicherweise ist diese Nitridschicht 411 dünn. Bei einer Ausführungsform hat die Nitridschicht 411 eine Dicke von ungefähr 400 Angström.
Dann wird, wie in Fig. 4D gezeigt, eine Schicht aus polykristallinem Silizium 413 über so­ wohl den aktiven Bereichen 403 als auch dem Isolationsbereich des Substrats 401, der durch den Graben 407 gebildet wird, aufgebracht. Diese polykristalline Siliziumschicht 413 bedeckt die Siliziumnitridschicht 411. Bei einer Ausführungsform wird eine dicke polylrristalline Sili­ ziumschicht 413 bis zu etwa zwei Dritteln der Tiefe des Grabens 407 aufgebracht. Diese Tiefe gibt dem polykristallinen Silizium 413 Platz, um während des Oxidationsprozeß zu expandie­ ren, wodurch die unerwünschten Oxidhügel über den Feldbereichen vermieden werden, die bei einigen herkömmlichen Isolationsprozessen erzeugt werden, z. B. bei dem Prozeß, der in dem Artikel von Burton et al. offenbart ist. Wie zuvor gesagt, können diese Oxidhügel bei den Planarisierungsschritten Schwierigkeiten verursachen.
Die Siliziumnitridschicht 411 dient als eine Auskleidung, welche die Siliziumdioxidschicht 409 von der polykristallinen Siliziumschicht 413 trennt. Das Siliziumnitrid ist wirksam, weil Sauerstoff und Wasserdampf nur sehr langsam durch es hindurch diffundieren, wodurch oxi­ dierende Stoffe daran gehindert werden, die Oxidschicht unter der Nitridschicht zu erreichen. Zusätzlich oxidiert das Nitrid selbst sehr langsam, wenn das polykristalline Feldoxid gezüch­ tet wird. Somit bleibt das Nitrid während des gesamten Feldoxid-Wachstumsschrittes eine unversehrte Oxidations-Sperrschicht.
Dann wird die polykristalline Siliziumschicht 413 oxidiert, um ein Feldoxid 415 zu bilden, und planarisiert, um die in Fig. 4E gezeigte Struktur zu bilden. Bei einer Ausfiihriingsform wird das polykristalline Silizium 413 vollständig oxidiert. Da die Siliziumnitridschicht 411 die Volumenerweiterung des Feldoxids in die Seiten oder den Boden des Siliziumsubstrats 401 hinein verhindert, dehnt sich das Feldoxid 415 nach oben aus und folgt dem Weg des geringsten Widerstandes. Da dieser Prozeß nur das Oxidieren des polykristallinen Siliziums 415 und nicht des Siliziumsubstrats 401 mit sich bringt, mindert diese Technik die Beanspru­ chung des Siliziumsubstrats 401.
Dann wird das Feldoxid 415 planarisiert, z. B. mittels Resist-Rückätzverfahren (REB = Resist Etch Back) oder Oxid-Reflow und Rückätzen, bis die erste Siliziumnitridschicht 411 freiliegt. Man wird verstehen, daß das polykristalline Silizium 413 entweder planarisiert und dann oxi­ diert oder oxidiert und dann planarisiert werden kann. Ein Vorteil des Rückätzens des poly­ kristallinen Siliziums 413 vor der Oxidation besteht darin, daß die Isolationstechnik der vor­ liegenden Erfindung dann in einen herkömmlichen chemisch-mechanischen Polier- Isolationsprozeß (CMP-Prozeß; Chemical Mechanical Polishing Process) integriert werden kann.
Dann wird, wie in Fig. 4F gezeigt, der Teil der Nitridschicht 411, der über den aktiven Berei­ chen 403 ausgebildet ist, entfernt, und es bleibt ein mit Nitrid ausgekleideter Isolationsbereich 417 zurück. Zum Entfernen der Nitridschicht 411 kann z. B. ein gesteuerter heißer Phosphor- Nitridstreifen verwendet werden, um sicherzustellen, daß das Nitrid von der Waferoberfläche entfernt wird, jedoch nicht von der Auskleidung des Grabens.
Das Ergebnis, das in Fig. 4G gezeigt ist, ist eine Isolationswanne mit einer Nitridauskleidung 411, welche die Siliziumdioxidschicht 409 von dem oxidierten polykristallinen Silizium 415 vollständig ohne Oxideindringen trennt.
Zahlreiche andere Modifikationen und Abwandlungen der Stritutur und des Verfahrens dieser Erfindung werden sich dem Fachmann auf diesem Gebiet erschließen, ohne den Bereich der Erfindung zu verlassen. Obwohl die Erfindung in Bezug auf bestimmte bevorzugte Ausfüh­ rungsformen beschrieben wurde, muß man verstehen, daß die beanspruchte Erfindung nicht unangemessen durch diese Ausführungsformen begrenzt werden darf. Die in der vorstehenden Beschreibung, den Ansprüchen und der Zeichnung offenbarten Merkmale können sowohl einzeln als auch in verschiedenen Kombinationen für die Verwirklichung der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.

Claims (15)

1. Verfahren zum Isolieren von Bereichen einer integrierten Schaltung mit folgenden Verfahrensschritten:
Ausbilden einer ersten Vertiefung in einem Substrat;
Ausbilden einer dielektrischen Schicht in der ersten Vertiefung in dem Substrat;
Aufbringen einer ersten oxidresistenten Schicht auf der dielektrischen Schicht, wobei die dielektrische Schicht und die erste oxidresistente Schicht zusammen eine zweite Vertiefung in der ersten Vertiefung bilden;
Aufbringen eines Halbleitermaterials in der zweiten Vertiefung; und
Oxidieren des Halbleitermaterials.
2. Verfahren nach Anspruch 1, bei dem das Ausbilden der ersten Vertiefung in dem Sub­ strat folgende Verfahrensschritte umfaßt:
Aufbringen einer Maskenschicht auf einem ersten Bereich des Substrats mit einem Muster, das einen Teil des Substrats freiläßt; und
Entfernen des freiliegenden Teils des Substrats zum Ausbilden der ersten Vertiefung.
3. Verfahren nach Anspruch 1 oder 2, bei dem das Aufbringen der ersten oxidresisten Schicht auf die dielektrische Schicht das Aufbringen einer Schicht aus Siliziumnitrid auf die dielektrische Schicht umfaßt.
4. Verfahren nach einem der vorangehenden Ansprüche, bei dem das Aufbringen des Halbleitermaterials in der zweiten Vertiefung das Aufbringen von polykristallinem Si­ lizium in der zweiten Vertiefung umfaßt.
5. Verfahren nach Ansprüch 4, bei dem das polykristalline Silizium bis zu einer Tiefe von wenigstens zwei Dritteln der zweiten Vertiefung aufgebracht wird.
6. Verfahren nach einem der vorangehenden Ansprüche, bei dem das oxidierte Halblei­ termaterial planarisiert wird.
7. Verfahren zum Isolieren von Bereichen einer integrierten Schaltung mit folgenden Verfahrensschritten:
Maskieren eines ersten Bereiches eines Substrats mit einem Muster, das einen Teil des Substrats freiläßt;
Entfernen des freiliegenden Teils des Substrats, um einen ersten Hohlraum darin aus­ zubilden;
Ausbilden einer dielektrischen Schicht in dem ersten Substrathohlraum und auf dem ersten Bereich des Substrats;
Aufbringen einer Schicht aus oxidresistentem Material auf der dielektrischen Schicht innerhalb des ersten Substratshohlraums und auf dem ersten Bereich des Substrats;
Aufbringen eines Halbleitermaterials in einem zweiten Hohlraum, der in dem Substrat durch die dielektrische Schicht und das oxidresistente Material gebildet wird;
Oxidieren des Halbleitermaterials;
Planarisieren des oxidierten Halbleitermaterials; und
Entfernen der Schicht aus oxidresistentem Material von dem ersten Bereich des Sub­ strats.
8. Verfahren nach Anspruch 7, bei dem das Aufbringen einer Schicht aus oxidresisten­ tem Material auf die dielektrische Schicht das Aufbringen einer Schicht aus Silizium­ nitrid auf die dielektrische Schicht umfaßt.
9. Verfahren nach Anspruch 7 oder 8, bei dem das Aufbringen eines Halbleitermaterials in dem zweiten Hohlraum das Aufbringen von polykristallinem Silizium in dem zweiten Hohlraum umfaßt.
10. Verfahren nach Anspruch 9, bei dem das polykristalline Silizium bis zu einer Tiefe von wenigstens zwei Dritteln des zweiten Hohlraums aufgebracht wird.
11. Verfahren nach einem der Ansprüche 7 bis 10, bei dem die Schicht aus oxidresisten­ tem Material, die auf die dielektrische Schicht innerhalb des ersten Substrathohlraums und auf den ersten Bereich des Substrats aufgebracht wird, eine Dicke von ungefähr 400 Angström hat.
12. Einrichtung mit einer integrierten Schaltung, die einen isolierten Bereich aufweist, und mit folgenden Merkmalen:
ein Substrat aus einem Halbleitermaterial mit einem ersten Hohlraum;
eine dielektrischen Schicht, die in dem ersten Hohlraum ausgebildet ist;
eine oxidresistenten Schicht, die auf der dielektrischen Schicht ausgebildet ist, wobei die dielektrische Schicht und die oxidresistente Schicht zusammen einen zweiten Hohlraum innerhalb des ersten Hohlraums bilden; und
ein Oxid, das in dem zweiten Hohlraum ausgebildet ist.
13. Einrichtung nach Anspruch l2, bei der die oxidresistente Schicht Siliziumnitrid auf­ weist.
14. Einrichtung nach Anspruch 12 oder 13, bei der das Oxid oxidiertes polykristallines Silizium umfaßt.
15. Einrichtung nach einem der Ansprüche 12 bis 14, bei der die oxidresistente Schicht, die auf der ersten dielektrischen Schicht ausgebildet ist, ungefähr 400 Angström dick ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851362B2 (en) 2008-02-11 2010-12-14 Infineon Technologies Ag Method for reducing an unevenness of a surface and method for making a semiconductor device
WO2014138116A3 (en) * 2013-03-05 2014-11-06 Qualcomm Incorporated Method of forming finfet having fins of different height

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW577129B (en) * 1997-03-05 2004-02-21 Hitachi Ltd Method for fabricating semiconductor integrated circuit device
US6326293B1 (en) * 1997-12-19 2001-12-04 Texas Instruments Incorporated Formation of recessed polysilicon plugs using chemical-mechanical-polishing (CMP) and selective oxidation
KR100378186B1 (ko) * 2000-10-19 2003-03-29 삼성전자주식회사 원자층 증착법으로 형성된 박막이 채용된 반도체 소자 및그 제조방법
US6524929B1 (en) 2001-02-26 2003-02-25 Advanced Micro Devices, Inc. Method for shallow trench isolation using passivation material for trench bottom liner
US6486038B1 (en) 2001-03-12 2002-11-26 Advanced Micro Devices Method for and device having STI using partial etch trench bottom liner
US6521510B1 (en) 2001-03-23 2003-02-18 Advanced Micro Devices, Inc. Method for shallow trench isolation with removal of strained island edges
US6534379B1 (en) 2001-03-26 2003-03-18 Advanced Micro Devices, Inc. Linerless shallow trench isolation method
DE10164950B4 (de) * 2001-09-07 2010-01-28 Qimonda Ag Verfahren zur Herstellung einer integrierten Halbleiterschaltung
US20070224772A1 (en) * 2006-03-21 2007-09-27 Freescale Semiconductor, Inc. Method for forming a stressor structure
ATE500621T1 (de) * 2006-04-25 2011-03-15 Koninkl Philips Electronics Nv Implementierung von lawinenfotodioden in (bi) cmos-verfahren
US7846812B2 (en) * 2007-12-18 2010-12-07 Micron Technology, Inc. Methods of forming trench isolation and methods of forming floating gate transistors
US8987818B1 (en) 2009-11-13 2015-03-24 Maxim Integrated Products, Inc. Integrated MOS power transistor with thin gate oxide and low gate charge
US8963241B1 (en) 2009-11-13 2015-02-24 Maxim Integrated Products, Inc. Integrated MOS power transistor with poly field plate extension for depletion assist
US8969958B1 (en) 2009-11-13 2015-03-03 Maxim Integrated Products, Inc. Integrated MOS power transistor with body extension region for poly field plate depletion assist
US20110115018A1 (en) * 2009-11-13 2011-05-19 Maxim Integrated Products, Inc. Mos power transistor
US8946851B1 (en) 2009-11-13 2015-02-03 Maxim Integrated Products, Inc. Integrated MOS power transistor with thin gate oxide and low gate charge
US20110115019A1 (en) * 2009-11-13 2011-05-19 Maxim Integrated Products, Inc. Cmos compatible low gate charge lateral mosfet
US8003482B2 (en) * 2009-11-19 2011-08-23 Micron Technology, Inc. Methods of processing semiconductor substrates in forming scribe line alignment marks
US8349653B2 (en) 2010-06-02 2013-01-08 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional metal interconnect technologies
US10672748B1 (en) 2010-06-02 2020-06-02 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional heterogeneous technologies integration
KR102417846B1 (ko) * 2016-12-21 2022-07-05 삼성전자주식회사 반도체 장치 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54128298A (en) * 1978-03-29 1979-10-04 Hitachi Ltd Selective oxidizing method
US4689656A (en) * 1984-06-25 1987-08-25 International Business Machines Corporation Method for forming a void free isolation pattern and resulting structure
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
US4983226A (en) * 1985-02-14 1991-01-08 Texas Instruments, Incorporated Defect free trench isolation devices and method of fabrication
US4631803A (en) * 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
US4842675A (en) * 1986-07-07 1989-06-27 Texas Instruments Incorporated Integrated circuit isolation process
US5108946A (en) * 1989-05-19 1992-04-28 Motorola, Inc. Method of forming planar isolation regions
US5250836A (en) * 1989-12-20 1993-10-05 Fujitsu Limited Semiconductor device having silicon-on-insulator structure
JP2597022B2 (ja) * 1990-02-23 1997-04-02 シャープ株式会社 素子分離領域の形成方法
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
JPH06342846A (ja) * 1993-04-07 1994-12-13 Mitsubishi Electric Corp トレンチ分離構造を有する半導体装置およびその製造方法
JPH07326664A (ja) * 1994-05-31 1995-12-12 Fuji Electric Co Ltd ウエハの誘電体分離溝の充填方法
US5786263A (en) * 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851362B2 (en) 2008-02-11 2010-12-14 Infineon Technologies Ag Method for reducing an unevenness of a surface and method for making a semiconductor device
WO2014138116A3 (en) * 2013-03-05 2014-11-06 Qualcomm Incorporated Method of forming finfet having fins of different height
US9159576B2 (en) 2013-03-05 2015-10-13 Qualcomm Incorporated Method of forming finFET having fins of different height

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Publication number Publication date
US6118167A (en) 2000-09-12
KR19990044793A (ko) 1999-06-25

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