DE4212503C2 - Verfahren zur Herstellung eines Feldisolatorbereichs in einer Halbleitervorrichtung - Google Patents
Verfahren zur Herstellung eines Feldisolatorbereichs in einer HalbleitervorrichtungInfo
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Description
Die Erfindung betrifft
ein Verfahren zur Herstellung
einer Halbleitervorrichtung bzw. eines
Halbleiterbaustein und
mit einem versenkten Feldisolator, insbesondere von umgekehrter T-Form, das für
Submikrometer-MOS-Bausteine geeignet ist.
Aus der JP 1-179 431 (A) ist ein gattungsgemäßes Verfahren
zur Herstellung einer Halbleitervorrichtung bekannt, bei der
Sauerstoffionen in einem freigelegten Bereich des Halbleitersubstrats
implantiert werden. Durch eine Wärmebehandlung
wird ein Feldoxid ausgebildet.
Die JP 1-205 552 (A) beschreibt ein Verfahren zur Herstellung
einer Halbleitervorrichtung, bei dem Sauerstoffionen in
bestimmte Bereiche eines Siliziumsubstrats implantiert werden
und danach eine thermische Oxidation des gesamten Siliziumsubstrats
erfolgt, wobei auch die implantierten Bereiche
oxidiert werden.
Aus der JP 56-115 547 (A) ist ein Verfahren zur Herstellung
einer Halbleitervorrichtung bekannt, bei dem in einem Sauerstoffimplantationsschritt
die Tiefe der Implantation durch
das Vorhandensein oder Nichtvorhandensein einer Maskenschicht
gesteuert wird. Auf diese Weise können oberflächennahe
und tiefere Implantationsbereiche erzeugt werden. Die
implantierten Bereiche werden zusätzlich thermisch oxidiert,
um so Isolaterbereiche unterschiedlicher Tiefe auszubilden.
Die US-4 975 126 offenbart ein Verfahren zur Herstellung
einer vergrabenen Oxidschicht in einem Halbleitersubstrat
mittels Ionenimplantation. Dazu wird Sauerstoff in zwei aufeinanderfolgenden
Implantationen mit gleicher Energie in das
Siliziumsubstrat implantiert und durch eine Wärmebehandlung
eine vergrabene, von dem Halbleitersubstrat eingehüllte
SiO₂-Schicht gebildet.
Fig. 1 zeigt einen Schnitt durch einen Halbleiterbaustein,
bei dem ein Feldoxid als Feldisolator unter Anwendung des herkömmlichen LOCOS-Verfahrens
(lokale Siliziumoxidation) ausgebildet ist.
In der bekannten Technologie wird bei der Herstellung von
MOS-Bausteinen das Feldoxid zur Isolierung von Bauelementen
unter Anwendung des herkömmlichen LOCOS-Verfahrens (lokale
Siliziumoxidation) ausgebildet.
So läßt man, wie in Fig. 1 dargestellt, unter Verwendung
einer (hier nicht dargestellten) Nitridschicht das Feldoxid 2
auf einen Feldbereich des Si-Substrats 1 aufwachsen, im festgelegten
Teil wird das Gate 3 ausgebildet, und dann werden
die vorgegebenen Störstellen implantiert, um den Source- und
Drain-Bereich 4 auszubilden. Da ferner das Feldoxid 2 beim
Aufwachsen nur wenig in das Si-Substrat 1 eingedrungen ist,
werden die vorgegebenen Störstellen in einen Feldbereich implantiert,
um einen Kanalstopp zur Isolierung von Transistoren
zu bilden.
Der herkömmliche Herstellungsprozeß zur Bildung des Feldoxids
weist jedoch insofern Nachteile auf, als die nutzbare Fläche
des Bausteins wegen der Entstehung eines "Vogelschnabels"
verringert und die Kapazität durch den pn-Übergang vergrößert
wird. Ferner entsteht durch Beschädigung des Kantenteils ein
Leckstrom, so daß der Baustein nicht vollständig isoliert
werden kann.
Eine Aufgabe der Erfindung ist es,
ein Verfahren
zur Herstellung
eines versenkten Feldisolators insbesondere von umgekehrter T-Form
in einer Halbleitervorrichtung
durch Implantation von Sauerstoff- oder Stickstoffionen bereitzustellen.
Die Aufgabe wird durch die Merkmale des Patentanspruchs
1 gelöst.
Zur Lösung der obigen Aufgabe der Erfindung wird
ein versenkter Feldisolator
insbesondere von umgekehrter T-Form, dessen unterer Teil
breiter ist als der obere Teil, durch zwei aufeinanderfolgende
Ionenimplantationsschritte mit unterschiedlicher
Energie in einem Siliziumsubstratbereich ausgebildet.
Das erfindungsgemäße Herstellungsverfahren für den Halbleiterbaustein
weist die folgenden Schritte auf:
aufeinanderfolgendes Aufbringen einer Zwischenschicht oder Kissenschicht, einer ersten Nitridschicht und einer ersten Oxidschicht auf ein Si-Substrat;
Freilegen des Si-Substrats innerhalb eines ersten vorbestimmten Bereichs und Ausbildung einer Seitenwand aus einer zweiten Nitridschicht;
erste Implantation von Ionen in das freigelegte Substrat bis zur vorgegebenen Tiefe;
Entfernen der ersten Oxidschicht und der zweiten Nitridschicht und aufeinanderfolgendes Aufbringen einer zweiten Oxidschicht und einer dritten Nitridschicht auf die gesamte Oberfläche;
Ätzen der dritten Nitridschicht, um einen zweiten festgelegten Bereich der zweiten Oxidschicht freizulegen;
Implantation von Ionen mit niedrigerer Energie als bei der ersten Ionenimplantation innerhalb des zweiten Bereichs;
Ausbildung eines Feldisolators durch Wärmebehandlung der in das Substrat implantierten Ionen;
Entfernen der restlichen dritten Nitridschicht, der zweiten Nitridschicht, der ersten Nitridschicht und der Nitrid-Anschlußschicht; und
gegebenenfalls Ausbildung eines Transistors im aktiven Bereich, der durch den Feldisolator isoliert wird.
aufeinanderfolgendes Aufbringen einer Zwischenschicht oder Kissenschicht, einer ersten Nitridschicht und einer ersten Oxidschicht auf ein Si-Substrat;
Freilegen des Si-Substrats innerhalb eines ersten vorbestimmten Bereichs und Ausbildung einer Seitenwand aus einer zweiten Nitridschicht;
erste Implantation von Ionen in das freigelegte Substrat bis zur vorgegebenen Tiefe;
Entfernen der ersten Oxidschicht und der zweiten Nitridschicht und aufeinanderfolgendes Aufbringen einer zweiten Oxidschicht und einer dritten Nitridschicht auf die gesamte Oberfläche;
Ätzen der dritten Nitridschicht, um einen zweiten festgelegten Bereich der zweiten Oxidschicht freizulegen;
Implantation von Ionen mit niedrigerer Energie als bei der ersten Ionenimplantation innerhalb des zweiten Bereichs;
Ausbildung eines Feldisolators durch Wärmebehandlung der in das Substrat implantierten Ionen;
Entfernen der restlichen dritten Nitridschicht, der zweiten Nitridschicht, der ersten Nitridschicht und der Nitrid-Anschlußschicht; und
gegebenenfalls Ausbildung eines Transistors im aktiven Bereich, der durch den Feldisolator isoliert wird.
Die Merkmale und Vorzüge der Erfindung werden nachstehend anhand
bevorzugter Ausführungsbeispiele und anhand der Zeichnungen
näher erläutert. Es zeigt
Fig. 1 einen Schnitt durch einen Halbleiterbaustein, in dem
unter Verwendung des herkömmlichen LOCOS-Verfahrens ein Feld
oxid ausgebildet ist;
Fig. 2(a) bis (e) Schnitte während des Herstellungsverfahrens
für einen Halbleiterbaustein, wobei nach einer Ausführungs
form der Erfindung ein versenktes Feldoxid von umgekehrter T-
Form ausgebildet wird.
Im folgenden wird anhand von Fig. 2
das erfindungsgemäße Verfahren
näher erläutert.
Fig. 2(a) bis (e) zeigen Schnittdarstellungen zum Herstel
lungsverfahren für einen Halbleiterbaustein mit versenktem
Feldoxid von umgekehrter T-Form nach einer Ausführungs
form der Erfindung.
Auf ein Si-Substrat 11 werden nacheinander eine
Zwischenschicht 12, eine erste Nitridschicht 13 und eine erste
Oxidschicht 14 aufgebracht, und das Si-Substrat 11 wird unter
Verwendung einer aktiven Maske (hier nicht dargestellt) in einem
ersten vorbestimmten Bereich freigelegt.
Dann wird eine dünne zweite Nitridschicht aufgebracht und
nach dem RIE-Verfahren (reaktives Ionenätzverfahren) geätzt,
um an der Seite die Seitenwand 15 auszubilden.
Die festgelegten Ionen, wie z. B. Sauerstoff- oder
Stickstoffionen, werden in das freiliegende Si-Substrat 11
bis zur vorgegebenen Tiefe implantiert.
Dabei wird die Ionenimplantation so ausgeführt, daß die
Ionen von der Oberfläche des Si-Substrats 11 her bis in
eine Tiefe der Größenordnung von 0,5 µm mit einer Energie von
etwa 150 bis 250 keV implantiert werden. Die Dosis beträgt
dabei etwa 1017 bis 1019 (Ionen)/cm2.
Danach werden, wie in Fig. 2(b) gezeigt, die erste Oxid
schicht 14 und die Seitenwand 15 entfernt und nacheinander
die zweite Oxidschicht 16 und die dritte Nitridschicht 17 auf
die gesamte Oberfläche aufgebracht.
Dann wird, wie in Fig. 2(c) gezeigt, zur Bildung der Seiten
wand 17a die dritte Nitridschicht 17 nach dem RIE-Verfahren
geätzt, und die Sauerstoff- bzw. Stickstoffionen werden mit
niedrigerer Energie in das Si-Substrat 11 implantiert.
Dabei wird die Ionenimplantation so ausgeführt, daß die
Ionen von der Oberfläche des Si-Substrats 11 her bis in
eine Tiefe der Größenordnung von 0,2 µm mit einer Energie von
etwa 50 bis 100 keV implantiert werden. Die Dosis beträgt da
bei etwa 1017 bis 1019 (Ionen)/cm2.
Danach erfolgt, wie in Fig. 2(d) gezeigt, eine Wärmebehand
lung des mit Sauerstoffionen dotierten Bereichs bei Tempera
turen von etwa 800°C bis 950°C, um das Feldoxid 18 auszubil
den.
Die Seitenwand, die zweite Oxidschicht 16, die erste Nitrid
schicht 13 und die Zwischenschicht (Nitrid-Anschlußschicht) 12 werden entfernt.
Damit ist das versenkte Feldoxid 18 von umgekehrter T-Form
gebildet.
Danach werden, wie in Fig. 2(e) gezeigt, das Gate 19 und der
Source- und Drain-Bereich 20 in dem aktiven Bereich ausgebil
det, der durch das erfindungsgemäße versenkte Feldoxid 18 von
umgekehrter T-Form isoliert wird.
Nach der Erfindung wird wegen der präzisen Isolierungswirkung
zwischen den Bausteinen der Ionenimplantationsprozeß zur Aus
bildung eines Kanalstopp-Bereichs überflüssig, und die Fläche
der pn-Grenzschicht kann verringert werden, so daß die Grenz
schichtkapazität geringer wird.
Da ferner die durch das LOCOS-Verfahren (lokale Siliziumoxi
dation) erhaltene Kante nicht mit der Grenzschichtkante zu
sammenfällt, entsteht durch eine Beschädigung der Kante kein
Leckstrom. Wegen der umgekehrten T-Form des versenkten Feld
isolators wird die nutzbare Breite des Bausteins größer als bei
Verwendung einer Maske. Da kein Vogelschnabel entsteht, kann
das durch die geringe Breite verursachte Problem gelöst wer
den.
Claims (7)
1. Verfahren zur Herstellung eines Feldisolators in einer
Halbleitervorrichtung mit folgenden Schritten:
aufeinanderfolgendes Aufbringen einer Zwischenschicht (12), einer ersten Nitridschicht (13) und einer ersten Oxidschicht (14) auf ein Silizium-Substrat (11);
Freilegen des Silizium-Substrats (11) innerhalb eines ersten vorbestimmten Bereichs und Ausbilden einer Seitenwand (15) aus einer zweiten Nitridschicht;
erstes Implantieren von Ionen innerhalb des ersten freigelegten Bereichs des Silizium-Substrats (11) bis zu einer vorgegebenen Tiefe, wobei bei der ersten Ionenimplantation Ionen innerhalb eines ersten Energiebereichs implantiert werden;
Entfernen der ersten Oxidschicht (14) und der zweiten Nitridschicht und aufeinanderfolgendes Aufbringen einer zweiten Oxidschicht (16) und einer dritten Nitridschicht (17) auf die gesamte Oberfläche;
Ätzen der dritten Nitridschicht (17) bis zur zweiten Oxidschicht (16), um einen zweiten festgelegten Bereich der zweiten Oxidschicht (16) über dem Silizium-Substrat (11) freizulegen;
zweites Implantieren von Ionen in das Silizium-Substrat (11) innerhalb des zweiten freigelegten Bereichs der zweiten Oxidschicht (16), wobei der Energiebereich der implantierten Ionen niedriger als bei der ersten Ionenimplantation ist;
Ausbilden eines Feldisolators durch Wärmebehandlung des implantierten Bereichs des Silizium-Substrats (11) nach der zweiten Ionenimplantation;
Entfernen der restlichen dritten Nitridschicht (17), der zweiten Oxidschicht (16), der ersten Nitridschicht (13) und der Zwischenschicht (12).
aufeinanderfolgendes Aufbringen einer Zwischenschicht (12), einer ersten Nitridschicht (13) und einer ersten Oxidschicht (14) auf ein Silizium-Substrat (11);
Freilegen des Silizium-Substrats (11) innerhalb eines ersten vorbestimmten Bereichs und Ausbilden einer Seitenwand (15) aus einer zweiten Nitridschicht;
erstes Implantieren von Ionen innerhalb des ersten freigelegten Bereichs des Silizium-Substrats (11) bis zu einer vorgegebenen Tiefe, wobei bei der ersten Ionenimplantation Ionen innerhalb eines ersten Energiebereichs implantiert werden;
Entfernen der ersten Oxidschicht (14) und der zweiten Nitridschicht und aufeinanderfolgendes Aufbringen einer zweiten Oxidschicht (16) und einer dritten Nitridschicht (17) auf die gesamte Oberfläche;
Ätzen der dritten Nitridschicht (17) bis zur zweiten Oxidschicht (16), um einen zweiten festgelegten Bereich der zweiten Oxidschicht (16) über dem Silizium-Substrat (11) freizulegen;
zweites Implantieren von Ionen in das Silizium-Substrat (11) innerhalb des zweiten freigelegten Bereichs der zweiten Oxidschicht (16), wobei der Energiebereich der implantierten Ionen niedriger als bei der ersten Ionenimplantation ist;
Ausbilden eines Feldisolators durch Wärmebehandlung des implantierten Bereichs des Silizium-Substrats (11) nach der zweiten Ionenimplantation;
Entfernen der restlichen dritten Nitridschicht (17), der zweiten Oxidschicht (16), der ersten Nitridschicht (13) und der Zwischenschicht (12).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die dritte Nitridschicht (17) zur Ausbildung einer Seitenwand
(17a) nach dem RIE-Verfahren geätzt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß die erste Ionenimplantation mit Sauerstoff-
oder Stickstoffionen bei einer Energie von etwa 150 keV
bis 250 keV und einer Dosis in der Größenordnung von
10¹⁷ bis 10¹⁹ (Ionen)/cm² ausgeführt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß die zweite Ionenimplantation mit Sauerstoff-
oder Stickstoffionen bei einer Energie von etwa
50 keV bis 100 keV und einer Dosis in der Größenordnung
von 10¹⁷ bis 10¹⁹ (Ionen)/cm² ausgeführt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß die Eindringtiefe im Silizium-Substrat
(11) bei der ersten Ionenimplantation 0,5 µm bis 0,2 µm
beträgt und bei der zweiten Ionenimplantation von der
Oberfläche des Silizium-Substrats bis zu 0,2 µm reicht.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet,
daß der erste freigelegte Bereich des
Silizium-Substrats (11) unter dem zweiten freigelegten
Bereich der zweiten Oxidschicht (16) angeordnet ist und
eine größere seitliche Ausdehnung als der zweite freigelegte
Bereich aufweist, so daß ein Feldisolator
erzeugt wird, der eine umgekehrte
T-Form aufweist.
7. Transistor, mit einem Gate (19) und einem Source-Drain-Bereich
(20), ausgebildet in einem aktiven Bereich, der
durch den Feldisolator, hergestellt mit dem Verfahren
nach einem der Ansprüche 1 bis 6, isoliert ist.
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US5312764A (en) * | 1993-05-28 | 1994-05-17 | Motorola, Inc. | Method of doping a semiconductor substrate |
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US5882993A (en) | 1996-08-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
US6033943A (en) * | 1996-08-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
US5976952A (en) * | 1997-03-05 | 1999-11-02 | Advanced Micro Devices, Inc. | Implanted isolation structure formation for high density CMOS integrated circuits |
US5963839A (en) * | 1997-12-08 | 1999-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of polysilicon contact resistance by nitrogen implantation |
US6258693B1 (en) * | 1997-12-23 | 2001-07-10 | Integrated Device Technology, Inc. | Ion implantation for scalability of isolation in an integrated circuit |
US5962914A (en) * | 1998-01-14 | 1999-10-05 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
US6040607A (en) | 1998-02-23 | 2000-03-21 | Advanced Micro Devices, Inc. | Self aligned method for differential oxidation rate at shallow trench isolation edge |
US6531364B1 (en) | 1998-08-05 | 2003-03-11 | Advanced Micro Devices, Inc. | Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer |
US6753229B1 (en) * | 1998-12-04 | 2004-06-22 | The Regents Of The University Of California | Multiple-thickness gate oxide formed by oxygen implantation |
US6888750B2 (en) * | 2000-04-28 | 2005-05-03 | Matrix Semiconductor, Inc. | Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication |
US6853048B1 (en) | 2000-08-11 | 2005-02-08 | Agere Systems Inc. | Bipolar transistor having an isolation structure located under the base, emitter and collector and a method of manufacture thereof |
EP1312120A1 (de) | 2000-08-14 | 2003-05-21 | Matrix Semiconductor, Inc. | Dichte matrizen und ladungsspeicheranordnungen und verfahren zur herstellung |
US6580124B1 (en) | 2000-08-14 | 2003-06-17 | Matrix Semiconductor Inc. | Multigate semiconductor device with vertical channel current and method of fabrication |
WO2002017386A1 (en) * | 2000-08-21 | 2002-02-28 | Koninklijke Philips Electronics N.V. | Process for forming shallow isolating regions in an integrated circuit and an integrated circuit thus formed |
US6897514B2 (en) * | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
US6541356B2 (en) * | 2001-05-21 | 2003-04-01 | International Business Machines Corporation | Ultimate SIMOX |
US6864547B2 (en) | 2001-06-15 | 2005-03-08 | Agere Systems Inc. | Semiconductor device having a ghost source/drain region and a method of manufacture therefor |
US6958518B2 (en) * | 2001-06-15 | 2005-10-25 | Agere Systems Inc. | Semiconductor device having at least one source/drain region formed on an isolation region and a method of manufacture therefor |
TW495859B (en) * | 2001-07-23 | 2002-07-21 | Mosel Vitelic Inc | Method for preventing gate oxide thinning |
US6841813B2 (en) * | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
US6593624B2 (en) | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
US6853049B2 (en) * | 2002-03-13 | 2005-02-08 | Matrix Semiconductor, Inc. | Silicide-silicon oxide-semiconductor antifuse device and method of making |
US6737675B2 (en) | 2002-06-27 | 2004-05-18 | Matrix Semiconductor, Inc. | High density 3D rail stack arrays |
US6809386B2 (en) * | 2002-08-29 | 2004-10-26 | Micron Technology, Inc. | Cascode I/O driver with improved ESD operation |
KR100525925B1 (ko) * | 2003-07-12 | 2005-11-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 트렌치 형성방법 |
US7259053B2 (en) * | 2003-09-22 | 2007-08-21 | Dongbu Electronics Co., Ltd. | Methods for forming a device isolation structure in a semiconductor device |
US7692483B2 (en) * | 2007-10-10 | 2010-04-06 | Atmel Corporation | Apparatus and method for preventing snap back in integrated circuits |
US8085604B2 (en) * | 2008-12-12 | 2011-12-27 | Atmel Corporation | Snap-back tolerant integrated circuits |
US9627395B2 (en) | 2015-02-11 | 2017-04-18 | Sandisk Technologies Llc | Enhanced channel mobility three-dimensional memory structure and method of making thereof |
CN106033743B (zh) * | 2015-03-17 | 2019-04-02 | 北大方正集团有限公司 | BiCMOS集成电路制作方法 |
US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
CN216413051U (zh) * | 2020-09-04 | 2022-04-29 | 意法半导体股份有限公司 | 半导体设备 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56115547A (en) * | 1980-02-18 | 1981-09-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
JPS5743438A (en) * | 1980-08-29 | 1982-03-11 | Toshiba Corp | Semiconductor device and manufacture thereof |
JPS5938738A (ja) * | 1982-08-30 | 1984-03-02 | Konishiroku Photo Ind Co Ltd | 陰画像形成方法 |
US4615746A (en) * | 1983-09-29 | 1986-10-07 | Kenji Kawakita | Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom |
FR2616590B1 (fr) * | 1987-06-15 | 1990-03-02 | Commissariat Energie Atomique | Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche |
JPS6479431A (en) * | 1987-09-18 | 1989-03-24 | Meisan Kk | Disk brake |
JPH0666385B2 (ja) * | 1988-01-06 | 1994-08-24 | 株式会社東芝 | 半導体装置の製造方法 |
JPH01205552A (ja) * | 1988-02-12 | 1989-08-17 | Seiko Epson Corp | 半導体装置の製造方法 |
JPH025552A (ja) * | 1988-06-24 | 1990-01-10 | Matsushita Electron Corp | 半導体装置 |
JPH0240230A (ja) * | 1988-07-27 | 1990-02-09 | Satake Eng Co Ltd | 穀物混合装置 |
-
1991
- 1991-04-15 KR KR1019910006019A patent/KR950000103B1/ko not_active IP Right Cessation
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---|---|
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US5182226A (en) | 1993-01-26 |
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