JPH0666385B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0666385B2 JPH0666385B2 JP63001030A JP103088A JPH0666385B2 JP H0666385 B2 JPH0666385 B2 JP H0666385B2 JP 63001030 A JP63001030 A JP 63001030A JP 103088 A JP103088 A JP 103088A JP H0666385 B2 JPH0666385 B2 JP H0666385B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- mask material
- element isolation
- mask
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特に半導体基板
上に形成される半導体素子の分離技術に係わる。
上に形成される半導体素子の分離技術に係わる。
（従来の技術） 従来、素子分離技術としてはＬＯＣＯＳ法が広く知られ
ている。この方法は、第２図に示すように、半導体基板
21上に絶縁膜22を介して耐酸化性膜、たとえばシリコン
窒化膜23を形成してパターニングを行なった後、上記シ
リコン窒化膜23を選択酸化用マスク材として選択酸化を
行なうことにより素子分離用酸化膜24を形成するもので
ある。
ている。この方法は、第２図に示すように、半導体基板
21上に絶縁膜22を介して耐酸化性膜、たとえばシリコン
窒化膜23を形成してパターニングを行なった後、上記シ
リコン窒化膜23を選択酸化用マスク材として選択酸化を
行なうことにより素子分離用酸化膜24を形成するもので
ある。
ところで、上記ＬＯＣＯＳ法では、バーズビークと呼ば
れる素子分離用酸化膜24の横方向への成長現象によっ
て、選択酸化用マスク材（シリコン窒化膜23）のパター
ン寸法と形成された素子分離用酸化膜24の寸法との間に
寸法誤差Ｅ（第２図においてＥ＝Ｅ１＋Ｅ２で表わす）
を生じる。たとえば、絶縁膜22の膜厚を1500Å、シリコ
ン窒化膜23の膜厚を2500Å、選択酸化時の素子分離用酸
化膜24の厚さを8000Å、出来上がり素子分離用酸化膜24
の厚さを5000〜6000Åとすると、上記寸法誤差Ｅは1.2
〜1.6μｍとなる。従って、実用的な素子分離用酸化膜2
4の寸法は２μｍ程度となり、それ以下の狭い素子分離
領域の形成には向かないという問題がある。また、前記
ＬＯＣＯＳ法で形成された素子分離用酸化膜24は、その
厚さの約半分が半導体基板21の主表面より上方に凸型の
段差をもって形成されるため、上層に配線を通すと断切
れしやすくなり、特に、微細な素子分離領域を形成して
高集積化を図る場合にはこの問題が顕著となる。
れる素子分離用酸化膜24の横方向への成長現象によっ
て、選択酸化用マスク材（シリコン窒化膜23）のパター
ン寸法と形成された素子分離用酸化膜24の寸法との間に
寸法誤差Ｅ（第２図においてＥ＝Ｅ１＋Ｅ２で表わす）
を生じる。たとえば、絶縁膜22の膜厚を1500Å、シリコ
ン窒化膜23の膜厚を2500Å、選択酸化時の素子分離用酸
化膜24の厚さを8000Å、出来上がり素子分離用酸化膜24
の厚さを5000〜6000Åとすると、上記寸法誤差Ｅは1.2
〜1.6μｍとなる。従って、実用的な素子分離用酸化膜2
4の寸法は２μｍ程度となり、それ以下の狭い素子分離
領域の形成には向かないという問題がある。また、前記
ＬＯＣＯＳ法で形成された素子分離用酸化膜24は、その
厚さの約半分が半導体基板21の主表面より上方に凸型の
段差をもって形成されるため、上層に配線を通すと断切
れしやすくなり、特に、微細な素子分離領域を形成して
高集積化を図る場合にはこの問題が顕著となる。
（発明が解決しようとする課題） 上述したように従来の半導体装置の製造方法では、素子
分離用酸化膜がバースビークにより寸法誤差を生じ、狭
い素子分離領域を形成するのが困難であり、また半導体
基板の上方へ凸型の段差をもって形成される為に、微細
化すると配線の断切れ等が顕著となる欠点がある。
分離用酸化膜がバースビークにより寸法誤差を生じ、狭
い素子分離領域を形成するのが困難であり、また半導体
基板の上方へ凸型の段差をもって形成される為に、微細
化すると配線の断切れ等が顕著となる欠点がある。
従って、本発明の目的は、設計どうりの寸法で形成で
き、しかも活性領域と段差のない平坦な素子分離用酸化
膜を形成できる半導体装置の製造方法を提供することで
ある。
き、しかも活性領域と段差のない平坦な素子分離用酸化
膜を形成できる半導体装置の製造方法を提供することで
ある。
［発明の構成］ （課題を解決するための手段と作用） すなわち、本発明においては、上記の発明の目的を達成
する為に、半導体基板の主表面上に表面保護膜を形成し
た後、上記表面保護膜上に第１のマスク材を形成し、上
記第１のマスク材上に第２のマスク材を形成し、上記第
１、第２のマスク材を異方性エッチング法を用いて選択
的に除去する。その後、第１、第２のマスク材からなる
パターンの側壁部のみに第３のマスク材を形成し、上記
第１、第２、第３のマスク材をマスクにして半導体基板
に酸素イオン注入する。そして、上記第２、第３のマス
ク材を除去し、続いてアニールを行なって、上記酸素の
イオン注入領域を酸化膜に転換した後に、上記第１のマ
スク材及び表面保護膜を除去することを特徴としてい
る。
する為に、半導体基板の主表面上に表面保護膜を形成し
た後、上記表面保護膜上に第１のマスク材を形成し、上
記第１のマスク材上に第２のマスク材を形成し、上記第
１、第２のマスク材を異方性エッチング法を用いて選択
的に除去する。その後、第１、第２のマスク材からなる
パターンの側壁部のみに第３のマスク材を形成し、上記
第１、第２、第３のマスク材をマスクにして半導体基板
に酸素イオン注入する。そして、上記第２、第３のマス
ク材を除去し、続いてアニールを行なって、上記酸素の
イオン注入領域を酸化膜に転換した後に、上記第１のマ
スク材及び表面保護膜を除去することを特徴としてい
る。
また、半導体基板に酸素をイオン注入した後、上記第
１、第２、及び第３のマスク材を除去し、続いてアニー
ルを行なって上記酸素のイオン注入領域を酸化膜に転換
し、表面保護膜を除去してもよい。
１、第２、及び第３のマスク材を除去し、続いてアニー
ルを行なって上記酸素のイオン注入領域を酸化膜に転換
し、表面保護膜を除去してもよい。
このような製造方法によれば、酸素をイオン注入した後
で、アニールを行なって、半導体基板中に素子分離用酸
化膜を形成しているので、寸法誤差や半導体基板の上方
へ凸型の段差を持つことはなく、幅の狭い素子分離領域
を設計通りの寸法で形成でき、配線の断切れ等の心配も
ない。また、第３のマスク材の幅（第１図（ｃ）におい
てｈで表わす）を制御することによってリソグラフィー
の限界以上に狭い素子分離用酸化膜を形成することがで
きる。
で、アニールを行なって、半導体基板中に素子分離用酸
化膜を形成しているので、寸法誤差や半導体基板の上方
へ凸型の段差を持つことはなく、幅の狭い素子分離領域
を設計通りの寸法で形成でき、配線の断切れ等の心配も
ない。また、第３のマスク材の幅（第１図（ｃ）におい
てｈで表わす）を制御することによってリソグラフィー
の限界以上に狭い素子分離用酸化膜を形成することがで
きる。
（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。第１図（ａ）〜（ｅ）は本発明の半導体装置の製造
方法について説明する為の製造工程を示している。ま
ず、（ａ）図に示すように、シリコン基板11の主表面上
に熱酸化法により、膜厚1000Å程度のシリコン酸化膜
（表面保護膜）12を形成する。続いて、前記シリコン酸
化膜上に多結晶シリコン層（第１のマスク材）13を3000
Å程度、シリコン酸化膜（第２のマスク材）14を4000Å
程度の膜厚で堆積形成する。次に（ｂ）図に示すよう
に、ＰＥＰ法を用いてレジストパターン15を形成し、異
方性エッチングにより上記多結晶シリコン層13、及びシ
リコン酸化膜14を選択的に除去する。その後、（ｃ）図
に示すように、レジストパターン15を除去し、全面にＣ
ＶＤ法を用いてシリコン酸化膜を7000Å程度の膜厚で堆
積形成してから、ＲＩＥ法によりエッチバックすると上
記多結晶シリコン層13、及びシリコン酸化膜14の側壁部
に幅ｈが5000Å程度のシリコン酸化膜（第３のマスク
材）16が残存する。続いて、上記多結晶シリコン層13、
シリコン酸化膜14、及びシリコン酸化膜16をマスクにし
て、イオン注入法により酸素をドーズ量１０１８cm-2程
度イオン注入する。次に、（ｄ）図に示すように、シリ
コン酸化膜14、及びシリコン酸化膜16を除去し、1100
℃、Ｎ２ガス中でアニールして、半導体基板11中の酸素
イオン注入領域17を素子分離用酸化膜18に転換する。最
後に（ｅ）図に示すように、多結晶シリコン層13、及び
シリコン酸化膜12を除去して素子分離領域を完成する。
る。第１図（ａ）〜（ｅ）は本発明の半導体装置の製造
方法について説明する為の製造工程を示している。ま
ず、（ａ）図に示すように、シリコン基板11の主表面上
に熱酸化法により、膜厚1000Å程度のシリコン酸化膜
（表面保護膜）12を形成する。続いて、前記シリコン酸
化膜上に多結晶シリコン層（第１のマスク材）13を3000
Å程度、シリコン酸化膜（第２のマスク材）14を4000Å
程度の膜厚で堆積形成する。次に（ｂ）図に示すよう
に、ＰＥＰ法を用いてレジストパターン15を形成し、異
方性エッチングにより上記多結晶シリコン層13、及びシ
リコン酸化膜14を選択的に除去する。その後、（ｃ）図
に示すように、レジストパターン15を除去し、全面にＣ
ＶＤ法を用いてシリコン酸化膜を7000Å程度の膜厚で堆
積形成してから、ＲＩＥ法によりエッチバックすると上
記多結晶シリコン層13、及びシリコン酸化膜14の側壁部
に幅ｈが5000Å程度のシリコン酸化膜（第３のマスク
材）16が残存する。続いて、上記多結晶シリコン層13、
シリコン酸化膜14、及びシリコン酸化膜16をマスクにし
て、イオン注入法により酸素をドーズ量１０１８cm-2程
度イオン注入する。次に、（ｄ）図に示すように、シリ
コン酸化膜14、及びシリコン酸化膜16を除去し、1100
℃、Ｎ２ガス中でアニールして、半導体基板11中の酸素
イオン注入領域17を素子分離用酸化膜18に転換する。最
後に（ｅ）図に示すように、多結晶シリコン層13、及び
シリコン酸化膜12を除去して素子分離領域を完成する。
このような製造方法によれば、酸素イオンを半導体基板
中へ注入して、アニールを行なうことにより素子分離用
酸化膜を形成しているので、活性領域との段差がなく、
しかも設計どうりの素子分離領域を得ることができる。
たとえば、アニール工程で素子分離領域が拡大しないと
仮定すると、素子分離用酸化膜の寸法は、原理的に「半
導体基板へのイオン注入幅＋イオン注入時の横方向分散
幅」2500Å程度を実現できる。ここで、半導体基板への
イオン注入幅は、ＰＥＰ幅（第１図（ｂ）においてＡで
表わす）と側壁部のシリコン酸化膜の幅（ｈ）より「Ａ
−ｈ×２」で設定される。よって、リソグラフィーの限
界以上に小さい素子分離用酸化膜の形成も可能である。
中へ注入して、アニールを行なうことにより素子分離用
酸化膜を形成しているので、活性領域との段差がなく、
しかも設計どうりの素子分離領域を得ることができる。
たとえば、アニール工程で素子分離領域が拡大しないと
仮定すると、素子分離用酸化膜の寸法は、原理的に「半
導体基板へのイオン注入幅＋イオン注入時の横方向分散
幅」2500Å程度を実現できる。ここで、半導体基板への
イオン注入幅は、ＰＥＰ幅（第１図（ｂ）においてＡで
表わす）と側壁部のシリコン酸化膜の幅（ｈ）より「Ａ
−ｈ×２」で設定される。よって、リソグラフィーの限
界以上に小さい素子分離用酸化膜の形成も可能である。
また、アニール時においては、活性領域は、シリコン酸
化膜12及び多結晶シリコン層13により覆われているた
め、その雰囲気中に含まれる酸素イオン等の不純物が活
性領域に混入されることがない。
化膜12及び多結晶シリコン層13により覆われているた
め、その雰囲気中に含まれる酸素イオン等の不純物が活
性領域に混入されることがない。
また、多結晶シリコン層13は、酸素イオン注入領域17か
らシリコン酸化膜16の幅（ｈ）だけ離れているため、ア
ニール時の素子分離酸化膜18の体積膨脹による応力を緩
和することができる。
らシリコン酸化膜16の幅（ｈ）だけ離れているため、ア
ニール時の素子分離酸化膜18の体積膨脹による応力を緩
和することができる。
なお、（ｄ）図において、除去するマスク材をシリコン
酸化膜14、及びシリコン酸化膜16としたが、これに加え
て多結晶シリコン層14も除去して、アニールを行なった
後にシリコン酸化膜12のみを除去してもよい。また、上
記実施例において第３のマスク材としてシリコン酸化膜
を用いたが、これに限らずシリコン窒化膜でもよい。ま
た、第１のマスク材として多結晶シリコン層を用いたが
シリコン窒化膜でもよい。
酸化膜14、及びシリコン酸化膜16としたが、これに加え
て多結晶シリコン層14も除去して、アニールを行なった
後にシリコン酸化膜12のみを除去してもよい。また、上
記実施例において第３のマスク材としてシリコン酸化膜
を用いたが、これに限らずシリコン窒化膜でもよい。ま
た、第１のマスク材として多結晶シリコン層を用いたが
シリコン窒化膜でもよい。
［発明の効果］ 以上説明したように、本発明によれば、設計どうりの寸
法で形成でき、しかも活性領域と段差のない平坦な素子
分離用酸化膜を、当該酸化膜とマスク材の間の応力を緩
和し、かつ、活性領域における不純物（酸化イオンや金
属イオン等）の混入を防止しつつ、形成できる半導体装
置の製造方法を提供できる。
法で形成でき、しかも活性領域と段差のない平坦な素子
分離用酸化膜を、当該酸化膜とマスク材の間の応力を緩
和し、かつ、活性領域における不純物（酸化イオンや金
属イオン等）の混入を防止しつつ、形成できる半導体装
置の製造方法を提供できる。
第１図は本発明の一実施例に係わる半導体装置の製造方
法について説明するための断面図、第２図は従来の半導
体装置の製造方法について説明するための断面図であ
る。 11……シリコン基板、12……シリコン酸化膜（表面保護
膜）、13……多結晶シリコン層（第１のマスク材）、14
……シリコン酸化膜（第２のマスク材）、15……レジス
トパターン、16……シリコン酸化膜（第３のマスク
材）、17……イオン注入領域、18……素子分離用酸化
膜。
法について説明するための断面図、第２図は従来の半導
体装置の製造方法について説明するための断面図であ
る。 11……シリコン基板、12……シリコン酸化膜（表面保護
膜）、13……多結晶シリコン層（第１のマスク材）、14
……シリコン酸化膜（第２のマスク材）、15……レジス
トパターン、16……シリコン酸化膜（第３のマスク
材）、17……イオン注入領域、18……素子分離用酸化
膜。
Claims (1)
- 【請求項１】半導体基板の主表面上に酸化膜からなる表
面保護膜を形成する第１の工程と、上記表面保護膜上に
多結晶シリコンからなる第１のマスク材を形成する第２
の工程と、上記第１のマスク材上に第１のマスク材とエ
ッチング速度が異なる第２のマスク材を形成する第３の
工程と、上記第１、第２のマスク材を異方性エッチング
法を用いて選択的に除去する第４の工程と、この第４の
工程で形成したパターンの側壁部のみに上記第１のマス
ク材とエッチング速度が異なる第３のマスク材を形成す
る第５の工程と、上記第１、第２、第３のマスク材をマ
スクにして半導体基板に酸素をイオン注入する第６の工
程と、上記第２、第３のマスク材を上記第１のマスク材
とのエッチング速度の違いを利用してエッチング除去す
る第７の工程と、アニールを行って上記酸素のイオン注
入領域を酸化膜に転換する第８の工程と、上記第１のマ
スク材及び表面保護膜を除去する第９の工程とを具備す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001030A JPH0666385B2 (ja) | 1988-01-06 | 1988-01-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001030A JPH0666385B2 (ja) | 1988-01-06 | 1988-01-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01179431A JPH01179431A (ja) | 1989-07-17 |
| JPH0666385B2 true JPH0666385B2 (ja) | 1994-08-24 |
Family
ID=11490168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001030A Expired - Fee Related JPH0666385B2 (ja) | 1988-01-06 | 1988-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666385B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950000103B1 (ko) * | 1991-04-15 | 1995-01-09 | 금성일렉트론 주식회사 | 반도체 장치 및 그 제조방법 |
| US5441899A (en) * | 1992-02-18 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing substrate having semiconductor on insulator |
| KR100248818B1 (ko) * | 1992-12-30 | 2000-03-15 | 김영환 | 반도체장치의 소자 분리방법 |
| KR100447326B1 (ko) * | 1996-12-28 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147132A (ja) * | 1984-01-12 | 1985-08-03 | Nec Corp | 半導体装置の製造方法 |
| JPS60210849A (ja) * | 1984-04-03 | 1985-10-23 | Mitsubishi Electric Corp | 半導体基板への埋込み絶縁膜の形成方法 |
| JPS61191046A (ja) * | 1985-02-20 | 1986-08-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体集積回路の分離方法 |
| JPS61271866A (ja) * | 1985-05-27 | 1986-12-02 | Toshiba Corp | Ｃｍｏｓ半導体装置の製造方法 |
-
1988
- 1988-01-06 JP JP63001030A patent/JPH0666385B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01179431A (ja) | 1989-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62290146A (ja) | 半導体装置の製造方法 | |
| JPH0748491B2 (ja) | 集積回路半導体デバイスの製造方法 | |
| JPH0666385B2 (ja) | 半導体装置の製造方法 | |
| JPH06216120A (ja) | 集積回路の電気的分離構造の形成方法 | |
| JPH0628282B2 (ja) | 半導体装置の製造方法 | |
| JPH0620098B2 (ja) | 半導体装置の素子分離方法 | |
| JPS63173340A (ja) | 半導体装置の製造方法 | |
| JPH098020A (ja) | 半導体装置の製造方法 | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| JPS60133739A (ja) | 半導体装置の製造方法 | |
| JPH079930B2 (ja) | 半導体装置の製造方法 | |
| JPS6029219B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6231492B2 (ja) | ||
| JPH11186253A (ja) | 半導体装置の製造方法 | |
| JPS583244A (ja) | 半導体装置の製造方法 | |
| JPS61128533A (ja) | 半導体装置の製造方法 | |
| JPS58213444A (ja) | 半導体装置の製造方法 | |
| JPH04309226A (ja) | 半導体装置の製造方法 | |
| JPS6072244A (ja) | 半導体装置の製造方法 | |
| JPS58169935A (ja) | 半導体装置の製造方法 | |
| JPS5928356A (ja) | 半導体装置の製造方法 | |
| JPS59200421A (ja) | 半導体装置の製造方法 | |
| JPH0680726B2 (ja) | 半導体装置の製造方法 | |
| JPS6062135A (ja) | 半導体装置の製造方法 | |
| JPS60128635A (ja) | 素子分離領域の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |