JPS59200421A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59200421A JPS59200421A JP7396383A JP7396383A JPS59200421A JP S59200421 A JPS59200421 A JP S59200421A JP 7396383 A JP7396383 A JP 7396383A JP 7396383 A JP7396383 A JP 7396383A JP S59200421 A JPS59200421 A JP S59200421A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- etching
- groove
- polycrystalline silicon
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体装置の製造方法−に関し、詳しくは、
素子能動領域の分離（以下、素子分離と呼ぶ）の形成法
に関するものである。
素子能動領域の分離（以下、素子分離と呼ぶ）の形成法
に関するものである。
（従来技術）
従来から用いられてきた選択酸化法による素子分離形成
法の一例を第１図を参照して説明する。
法の一例を第１図を参照して説明する。
まず、単結晶シリコン基板１上に厚さ３００人のシリコ
ン熱酸化膜２を形成し、さらにＣＶＤ法によシ厚さ２０
００Ａのシリコン窒化膜３を形成し、しかる後通常のホ
トリソ工程によシバターニンダを行うことによシ、シリ
コン熱酸化膜２とシリコン窒化膜３を所定領域にのみ残
す（第１図（ａ））。
ン熱酸化膜２を形成し、さらにＣＶＤ法によシ厚さ２０
００Ａのシリコン窒化膜３を形成し、しかる後通常のホ
トリソ工程によシバターニンダを行うことによシ、シリ
コン熱酸化膜２とシリコン窒化膜３を所定領域にのみ残
す（第１図（ａ））。
次に、熱酸化を行う。すると、シリコン窒化膜３で覆わ
れていない単結晶シリコン基板表面が酸化されて素子分
離酸化膜４が形成される。（第１図（ｂ）） しかる後、シリコン窒化膜３とシリコン熱酸化膜２を除
去する。この膜３，２の除去によシ露出した単結晶シリ
コン恭板部が素子能動領域５である。（第１図（Ｃ）） この方法によれば、熱酸化する時、酸化によるシリコン
の体積膨張のために酸化膜４が隆起し、素子能動領域５
に対して段差を生じる。したがって、上部配線パターン
形成の際、断線などの問題を生じた。
れていない単結晶シリコン基板表面が酸化されて素子分
離酸化膜４が形成される。（第１図（ｂ）） しかる後、シリコン窒化膜３とシリコン熱酸化膜２を除
去する。この膜３，２の除去によシ露出した単結晶シリ
コン恭板部が素子能動領域５である。（第１図（Ｃ）） この方法によれば、熱酸化する時、酸化によるシリコン
の体積膨張のために酸化膜４が隆起し、素子能動領域５
に対して段差を生じる。したがって、上部配線パターン
形成の際、断線などの問題を生じた。
また、シリコン窒化膜３で被覆された部分も一部酸化さ
れ、いわゆる・々−ズビーク６が形成されるために素子
能動領域５が実質的に狭くなる。したがって、あらかじ
めシリコン熱酸化膜２とシリコン窒化膜３のパターンを
広くしておく必要があシ、集積度の向上にとって問題と
なっていた。
れ、いわゆる・々−ズビーク６が形成されるために素子
能動領域５が実質的に狭くなる。したがって、あらかじ
めシリコン熱酸化膜２とシリコン窒化膜３のパターンを
広くしておく必要があシ、集積度の向上にとって問題と
なっていた。
（発明の目的）
この発明は上記の点に鑑みなされたもので、素子分離領
域の拡がシを少なくし、かつ段差を小さくして基板表面
の平坦化を図ることができる半導体装置の製造方法を提
供することを目的とする。
域の拡がシを少なくし、かつ段差を小さくして基板表面
の平坦化を図ることができる半導体装置の製造方法を提
供することを目的とする。
（実施例）
以下この発明の一実施例を第２図を参照して説明する。
第２図（ａ）において、１１は単結晶シリコン基板であ
シ、まず、この基板ｌｌ上に約５００久厚に熱酸化膜１
２を成長させる。さらに、その熱酸化膜１２上に約１．
５μｍ厚のホトレジストパターン（感光性樹脂層のパタ
ーン）１３を形成する。そして、そのホトレジストパタ
ーン１３をマスクとして熱酸化膜１２をエツチングする
ことによシ、この熱酸化Ｍ１２ｅホトレジストパターン
１３と同一パターンにする。（第２図（ａ））次に、熱
酸化膜１２とホトレジストパターン１３をエツチングマ
スクパターンとして単結晶シリコン基板１１を約１μｍ
エツチングする。この時、平行平板型ドライエツチング
装置を用いて、四塩化炭素ガス５０ＳＣＣＭ、圧力０．
ＩＴｏｒｒｓ高周波電流３Ａの条件でエツチングする。
シ、まず、この基板ｌｌ上に約５００久厚に熱酸化膜１
２を成長させる。さらに、その熱酸化膜１２上に約１．
５μｍ厚のホトレジストパターン（感光性樹脂層のパタ
ーン）１３を形成する。そして、そのホトレジストパタ
ーン１３をマスクとして熱酸化膜１２をエツチングする
ことによシ、この熱酸化Ｍ１２ｅホトレジストパターン
１３と同一パターンにする。（第２図（ａ））次に、熱
酸化膜１２とホトレジストパターン１３をエツチングマ
スクパターンとして単結晶シリコン基板１１を約１μｍ
エツチングする。この時、平行平板型ドライエツチング
装置を用いて、四塩化炭素ガス５０ＳＣＣＭ、圧力０．
ＩＴｏｒｒｓ高周波電流３Ａの条件でエツチングする。
すると、エツチング中にホトレジストパターン１３のホ
トレジストが熱変形して、第２図（ｂ）に示すようにエ
ツチング部の側壁に流れ出し、これがエツチングマスク
となる。
トレジストが熱変形して、第２図（ｂ）に示すようにエ
ツチング部の側壁に流れ出し、これがエツチングマスク
となる。
このように、流れ出たホトレノストでエツチング部の側
壁を覆いつつエツチングを進めることにより、この場合
は、第２図（ｂ）に示すようにテーパ状の溝１４が基板
１１に形成される。
壁を覆いつつエツチングを進めることにより、この場合
は、第２図（ｂ）に示すようにテーパ状の溝１４が基板
１１に形成される。
次に、ホウ素イオンＢ＋のイオン注入を、加速電圧５０
にＮ、ドーズ量１０１５ｍ−２で行う。このイオン注入
時、ホトレジストパターン１３と熱酸化膜１２がマスク
となる。したがって、このイオン注入を行うと、ホトレ
ジストパターン１３と熱酸化膜１２で覆われていない溝
１４底部の基板１１にホウ素イオンが注入され注入層１
５が形成される、。
にＮ、ドーズ量１０１５ｍ−２で行う。このイオン注入
時、ホトレジストパターン１３と熱酸化膜１２がマスク
となる。したがって、このイオン注入を行うと、ホトレ
ジストパターン１３と熱酸化膜１２で覆われていない溝
１４底部の基板１１にホウ素イオンが注入され注入層１
５が形成される、。
なお、このイオン注入は、素子分離領域上でのしきい値
電圧な増加させるために行われる。（第２図（Ｃ）） 次に、ホトレジストパターン１３を除去した後、水素ガ
スと酸素ガスの混合ガスを用いて９００℃の温度で約４
分間熱酸化を行うことによ）、溝１４の底部と側壁に約
５００久厚の熱酸化膜１６をつくる（第２図（ｄ））。
電圧な増加させるために行われる。（第２図（Ｃ）） 次に、ホトレジストパターン１３を除去した後、水素ガ
スと酸素ガスの混合ガスを用いて９００℃の温度で約４
分間熱酸化を行うことによ）、溝１４の底部と側壁に約
５００久厚の熱酸化膜１６をつくる（第２図（ｄ））。
次に、減圧ＣＶＤ法によシ多結晶シリコン層１７を全面
に堆積させる。ここで、ＣＶＤプロセスを減圧雰囲気下
で行うため、溝部での多結晶シリコンの堆積が進む。そ
の結果、多結晶シリコン層１７の表面はほとんど平坦と
なる。（第２図（ｅ））次に、弗酸、硝酸、酢酸の混合
溶液によシ、多結晶シリコン層１７を単結晶シリコン基
板１１の表面付近まで全面除去する。これによシ、多結
晶シリコン層１７は、熱酸化膜１６によシ覆われた溝１
４内にのみ残る。（第２図（ｆ））続いて、多結晶シリ
コン層１７を９５０℃で熱酸化する。これによシ、多結
晶シリコン層１７０表面に、単結晶シリコン基板１工上
の熱酸化膜１２と同一平面になるまで酸化膜１８ｆ？：
成長させる。
に堆積させる。ここで、ＣＶＤプロセスを減圧雰囲気下
で行うため、溝部での多結晶シリコンの堆積が進む。そ
の結果、多結晶シリコン層１７の表面はほとんど平坦と
なる。（第２図（ｅ））次に、弗酸、硝酸、酢酸の混合
溶液によシ、多結晶シリコン層１７を単結晶シリコン基
板１１の表面付近まで全面除去する。これによシ、多結
晶シリコン層１７は、熱酸化膜１６によシ覆われた溝１
４内にのみ残る。（第２図（ｆ））続いて、多結晶シリ
コン層１７を９５０℃で熱酸化する。これによシ、多結
晶シリコン層１７０表面に、単結晶シリコン基板１工上
の熱酸化膜１２と同一平面になるまで酸化膜１８ｆ？：
成長させる。
この時、多結晶シリコン層１７は所定深さまで前記酸化
膜１８となる。したがって、多結晶シリコン層１７上の
酸化膜１８は、単結晶シリコン基板１１表面の熱酸化膜
１２より厚くなシ、その厚さの差は裏面側で現われる。
膜１８となる。したがって、多結晶シリコン層１７上の
酸化膜１８は、単結晶シリコン基板１１表面の熱酸化膜
１２より厚くなシ、その厚さの差は裏面側で現われる。
（第２図（ｇ））しかる後、熱酸化膜１２と酸化膜１８
に、、熱酸化膜１２の厚さ分だけ緩衝フッ酸液でエツチ
ング除去する。これによシ、熱酸化膜１２下の単結晶シ
リコン基板１１表面が露出する。この露出部分が素子能
動領域１９である。一方、酸化膜１８は、薄くなるが、
多結晶シリコン層１７上に残る。この残存酸化膜１８、
多結晶シリコン層１７および熱酸化膜１６が素子分離領
域である。（第２図（ｈ））以上のよりな一実施例によ
れば、第２図（ｈ）よシ明らかなように基板表面が平坦
化される。したがって、上部に配線パターンを形成しや
すくなる。
に、、熱酸化膜１２の厚さ分だけ緩衝フッ酸液でエツチ
ング除去する。これによシ、熱酸化膜１２下の単結晶シ
リコン基板１１表面が露出する。この露出部分が素子能
動領域１９である。一方、酸化膜１８は、薄くなるが、
多結晶シリコン層１７上に残る。この残存酸化膜１８、
多結晶シリコン層１７および熱酸化膜１６が素子分離領
域である。（第２図（ｈ））以上のよりな一実施例によ
れば、第２図（ｈ）よシ明らかなように基板表面が平坦
化される。したがって、上部に配線パターンを形成しや
すくなる。
また、素子分離領域が拡がることは殆どない。
したがって、素子能動領域１９が実質的に狭くなること
を防止できるとともに、分離領域が拡がる分だけ余裕を
とる必要がないので高集請化に適する。
を防止できるとともに、分離領域が拡がる分だけ余裕を
とる必要がないので高集請化に適する。
さらにこの一実施例では溝部に残された多結晶シリコン
層１７の表面に熱酸化によシ酸化膜１８を形成する工程
が存在し、その時、酸化によるシリコンの体積膨張のた
め素子能動領域１９の単結晶シリコンに応力が生じ、結
晶欠陥を引き起す恐れがあるが、溝１４をテーパ状の溝
としてそのテーパ面で応力を緩和することによ多、結晶
欠陥の発生を防ぐことができる。
層１７の表面に熱酸化によシ酸化膜１８を形成する工程
が存在し、その時、酸化によるシリコンの体積膨張のた
め素子能動領域１９の単結晶シリコンに応力が生じ、結
晶欠陥を引き起す恐れがあるが、溝１４をテーパ状の溝
としてそのテーパ面で応力を緩和することによ多、結晶
欠陥の発生を防ぐことができる。
しかも、この一実施例によれば、そのテーパ状の溝１４
を、ホトレジストパターン１３の熱変形を利用して平行
平板型ドライエツチング装置によ）容易に形成すること
ができる。そして、そのエツチング装置のガス種、ガス
流量、ガス圧力、高周波電力を変更することによシ溝１
４のテーパの角度を制御することができるが、これらを
変更せずに、単にホトレノストパターン１３の膜厚を変
えるだけでテーパの角度を制御することもできる。
を、ホトレジストパターン１３の熱変形を利用して平行
平板型ドライエツチング装置によ）容易に形成すること
ができる。そして、そのエツチング装置のガス種、ガス
流量、ガス圧力、高周波電力を変更することによシ溝１
４のテーパの角度を制御することができるが、これらを
変更せずに、単にホトレノストパターン１３の膜厚を変
えるだけでテーパの角度を制御することもできる。
なお、上記の一実施例において多結晶シリコンの堆積工
程は減圧雰囲気中でＣＶＤプロセスで行い、それによシ
多結晶シリコン層１７の表面を平坦にしたが、ＣＶＤプ
ロセスを常圧雰囲気中で行った後、ホトレジストなどの
樹脂を用いた平坦化技術を利用して多結晶シリコン層の
表面を平坦にしてもよい。すなわち、ＣＶＤプロセスを
常圧雰囲気中で行った場合、多結晶シリコン層は溝部で
四部が生じるが、次に樹脂を塗布すると、凹部において
樹脂が多く溜るので、樹脂表面（多結晶シリコン層の見
かけ上の表面）は平坦となる。このような平坦化技術を
利用することもできる。
程は減圧雰囲気中でＣＶＤプロセスで行い、それによシ
多結晶シリコン層１７の表面を平坦にしたが、ＣＶＤプ
ロセスを常圧雰囲気中で行った後、ホトレジストなどの
樹脂を用いた平坦化技術を利用して多結晶シリコン層の
表面を平坦にしてもよい。すなわち、ＣＶＤプロセスを
常圧雰囲気中で行った場合、多結晶シリコン層は溝部で
四部が生じるが、次に樹脂を塗布すると、凹部において
樹脂が多く溜るので、樹脂表面（多結晶シリコン層の見
かけ上の表面）は平坦となる。このような平坦化技術を
利用することもできる。
（発明の効果）
以上詳述したようにこの発明の半導体装置の製造方法に
おいては、基板にテーパ状の溝を形成した後、溝の側壁
および底部に酸化膜を形成し、その上で溝に多結晶シリ
コン層を形成した後、その多結晶シリコン層の表面に酸
化膜を形成して素子分離領域を製造するようにしたので
、素子分離領域の拡が）を少なくし、かつ段差を小さく
して基板表面の平坦化を図ることができる。したがって
、素子能動領域が実質的に狭くなることを防止できると
ともに、高集積化に好適し、かつ上部に配線パターンを
形成しやすくもなる。
おいては、基板にテーパ状の溝を形成した後、溝の側壁
および底部に酸化膜を形成し、その上で溝に多結晶シリ
コン層を形成した後、その多結晶シリコン層の表面に酸
化膜を形成して素子分離領域を製造するようにしたので
、素子分離領域の拡が）を少なくし、かつ段差を小さく
して基板表面の平坦化を図ることができる。したがって
、素子能動領域が実質的に狭くなることを防止できると
ともに、高集積化に好適し、かつ上部に配線パターンを
形成しやすくもなる。
第１図は従来の方法の一例を示す断面図、第２図はこの
発明の半導体装置の製造方法の一実施例を示す断面図で
ある。 １１・・・単結晶シリコン基板、１２・・・熱酸化膜、
１３・・・ホトレジストパターン、１４・・・溝、１６
・・・熱酸化膜、１７・・・多結晶シリコン層、１８・
・・酸化膜。 第１図 第２図 第２図
発明の半導体装置の製造方法の一実施例を示す断面図で
ある。 １１・・・単結晶シリコン基板、１２・・・熱酸化膜、
１３・・・ホトレジストパターン、１４・・・溝、１６
・・・熱酸化膜、１７・・・多結晶シリコン層、１８・
・・酸化膜。 第１図 第２図 第２図
Claims (2)
- （１） 単結晶シリコン基板上にエツチングマスクパタ
ーンを形成する工程と、そのパターンをエツチングマス
クとして基板をテーパエツチングし、テーパ状の溝を基
板に形成する工程と、前記エツチングマスクパターンを
除去した後、溝の側壁および底部に酸化膜を形成する工
程と、その酸化膜で覆われた溝内に多結晶シリコン層を
形成する工程と、その多結晶シリコン層の表面に酸化膜
を形成する工程とを具備してなる半導体装置の製造方法
。 - （２）エツチングマスクパターンは少なくとも感光性樹
脂層を含み、その感光性樹脂層を熱変形させ、その熱変
形を利用して基板のテーパエツチングを行うことを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7396383A JPS59200421A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7396383A JPS59200421A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200421A true JPS59200421A (ja) | 1984-11-13 |
Family
ID=13533235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7396383A Pending JPS59200421A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707107B2 (en) | 2000-06-26 | 2004-03-16 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
-
1983
- 1983-04-28 JP JP7396383A patent/JPS59200421A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707107B2 (en) | 2000-06-26 | 2004-03-16 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US6791145B2 (en) | 2000-06-26 | 2004-09-14 | Nec Lcd Technologies, Ltd. | Semiconductor device formed by utilizing deformed pattern |
| US6949766B2 (en) | 2000-06-26 | 2005-09-27 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US6953976B2 (en) | 2000-06-26 | 2005-10-11 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US6977422B2 (en) | 2000-06-26 | 2005-12-20 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US7030467B2 (en) | 2000-06-26 | 2006-04-18 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US7060623B2 (en) | 2000-06-26 | 2006-06-13 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US7554164B2 (en) | 2000-06-26 | 2009-06-30 | Nec Lcd Technologies, Ltd. | Semiconductor device having a gap between a gate electrode and a dummy gate electrode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6051511A (en) | Method and apparatus for reducing isolation stress in integrated circuits | |
| US4552595A (en) | Method of manufacturing a semiconductor substrate having dielectric regions | |
| JPH0216574B2 (ja) | ||
| JPH06163532A (ja) | 半導体素子分離方法 | |
| JPH10144782A (ja) | 隔離領域の形成方法 | |
| JP2002110782A (ja) | 半導体装置およびその製造方法 | |
| JPH03152954A (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| JPS59165434A (ja) | 半導体装置の製造方法 | |
| JPS59200421A (ja) | 半導体装置の製造方法 | |
| US6261926B1 (en) | Method for fabricating field oxide | |
| JPH0257701B2 (ja) | ||
| JPH0666385B2 (ja) | 半導体装置の製造方法 | |
| JPH02203549A (ja) | 半導体装置の製造方法 | |
| JPH079930B2 (ja) | 半導体装置の製造方法 | |
| JPS6231492B2 (ja) | ||
| KR20020010971A (ko) | 반도체소자의 소자분리막 형성 방법 | |
| JP3019998B2 (ja) | 半導体膜の製造方法 | |
| JPH0521592A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH11186253A (ja) | 半導体装置の製造方法 | |
| JPH09330920A (ja) | 半導体装置の製造方法 | |
| JPH1050694A (ja) | 半導体装置の製造方法 | |
| JPS6077460A (ja) | 半導体装置の製造方法 | |
| JP3036031B2 (ja) | 半導体装置の製造方法 | |
| JP3057511B2 (ja) | 凹部の埋め込み工程を有する半導体装置の製造方法 | |
| JPS62296537A (ja) | 選択酸化膜の製造方法 |