JPS5928356A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5928356A JPS5928356A JP13831382A JP13831382A JPS5928356A JP S5928356 A JPS5928356 A JP S5928356A JP 13831382 A JP13831382 A JP 13831382A JP 13831382 A JP13831382 A JP 13831382A JP S5928356 A JPS5928356 A JP S5928356A
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- JP
- Japan
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- layer
- substrate
- manufacturing
- silicon
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係シ、特に集積回路の
素子間分離の製造方法に関するものであゐ。
素子間分離の製造方法に関するものであゐ。
近年集積回路の集積度の向上は著しいものが有シ、今後
もさらに向上することが予想され、それに伴ない素子を
小さくすることが必要になってくるであろう。一般に素
子間の分離は選択酸化法によって行う。
もさらに向上することが予想され、それに伴ない素子を
小さくすることが必要になってくるであろう。一般に素
子間の分離は選択酸化法によって行う。
従来の素子間分離の製造方法を図を用いて具体的に説明
する。第１図はＰ型シリコン基板１０１上にシリコン窒
化膜（Ｓｉ３Ｎ４膜）１０２を形成し、後に素子を形成
する部分だけを選択的に残し、他の部分をエツチングを
行なう。次に第２図はチャンネルストッパー用としてほ
う素のイオン打ち込みを行ないＰ＋領域１０３を形成し
たものである。
する。第１図はＰ型シリコン基板１０１上にシリコン窒
化膜（Ｓｉ３Ｎ４膜）１０２を形成し、後に素子を形成
する部分だけを選択的に残し、他の部分をエツチングを
行なう。次に第２図はチャンネルストッパー用としてほ
う素のイオン打ち込みを行ないＰ＋領域１０３を形成し
たものである。
次に第３図は酸化を行なったものである。第３図におい
て１０４は二酸化硅素層（８１０□層）である。
て１０４は二酸化硅素層（８１０□層）である。
また、Ｓｉ３Ｎ４膜は酸化されにくいため５ｔＮ４膜上
にはほとんどＳｌＯ□膜は形成されない。第４図はＨＦ
液および馬ＰＯ，液によってＳｉＯ□膜および８１３Ｎ
４膜をエツチングを行なったものであシ、以上の第１図
〜第４図の製造工程を行なうことによシ素子間分離を行
なっている。しかし１．従来のこのような製造方法では
酸化時に８１３Ｎ４ 膜の両側から一部ＳｌＯ□層がく
い込むように形成される。
にはほとんどＳｌＯ□膜は形成されない。第４図はＨＦ
液および馬ＰＯ，液によってＳｉＯ□膜および８１３Ｎ
４膜をエツチングを行なったものであシ、以上の第１図
〜第４図の製造工程を行なうことによシ素子間分離を行
なっている。しかし１．従来のこのような製造方法では
酸化時に８１３Ｎ４ 膜の両側から一部ＳｌＯ□層がく
い込むように形成される。
第５図はくい込まれる様子を示したものである。
このくい込みはたとえば、５ｉ０２層を１μｍの厚さに
形成した場合、くい込み分は両側で１．４〜１．６μｍ
に及ぶ。このことは素子幅が微細化してくると５ｉ０２
層の素子領域へのくい込みは無視できなくなってくる。
形成した場合、くい込み分は両側で１．４〜１．６μｍ
に及ぶ。このことは素子幅が微細化してくると５ｉ０２
層の素子領域へのくい込みは無視できなくなってくる。
このように、シリコン基板上に選択的に８１３Ｎ４膜を
形成して酸化することによシ素子間分離を形成する製造
方法では５ｔ３Ｎ、膜の下に一部ＳｔＯ，層がくい込む
ために集積回路の微細化に大きな支障をきたす。
形成して酸化することによシ素子間分離を形成する製造
方法では５ｔ３Ｎ、膜の下に一部ＳｔＯ，層がくい込む
ために集積回路の微細化に大きな支障をきたす。
本発明の目的は素子間分離の製造を行なう際に素子領域
へのＳｔＯ□層のくい込みを無くすことのできる半導体
装置の製造方法を提供するものである。
へのＳｔＯ□層のくい込みを無くすことのできる半導体
装置の製造方法を提供するものである。
上記目的を達成するために本発明の製造方法はシリコン
基板表面にＳＬＯ□層を形成した後に素子領域部分をエ
ツチングしその上にエピタキシャル成長によってシリコ
ンを形成することによＪ）ＳｉＯ□層のくい込みを無く
すことを特徴とするものである。
基板表面にＳＬＯ□層を形成した後に素子領域部分をエ
ツチングしその上にエピタキシャル成長によってシリコ
ンを形成することによＪ）ＳｉＯ□層のくい込みを無く
すことを特徴とするものである。
明する。
第６図はシリコン基板中にチャ／ネルストッパー用とし
てほう素のイオン打ち込みを行なったものである。図で
２０１はＰ形シリコン基板であシ、２０２はほう素のイ
オン打ち込みによシ形成され九Ｐ＋領域である。次に第
７図はＰ型シリコン基板表面を９８０℃Ｈ，−０□雰囲
気で１．０μｍの厚さにＳｌＯ□層を形成した後に素子
領域だけをフォトレジストによって分離し、５ｉｎ２層
をプラズマエツチングを行ない、さらに−Ｐ＋領域もプ
ラズマエツチングを行なったものである。２０３はフォ
トレジストであ、９，２０４はＳｔＯ，層である。第８
図はフォトレジストを現像液により除去した後に半導体
層の成長を行なったものである。図でシリコン基板上に
は単結晶シリコン２０５が成長しＳｉＯ□層上には多結
晶シリコン２０６が成長される。第９図は多結晶シリコ
ン２０６部分を機械的に研削機で除去したものである。
てほう素のイオン打ち込みを行なったものである。図で
２０１はＰ形シリコン基板であシ、２０２はほう素のイ
オン打ち込みによシ形成され九Ｐ＋領域である。次に第
７図はＰ型シリコン基板表面を９８０℃Ｈ，−０□雰囲
気で１．０μｍの厚さにＳｌＯ□層を形成した後に素子
領域だけをフォトレジストによって分離し、５ｉｎ２層
をプラズマエツチングを行ない、さらに−Ｐ＋領域もプ
ラズマエツチングを行なったものである。２０３はフォ
トレジストであ、９，２０４はＳｔＯ，層である。第８
図はフォトレジストを現像液により除去した後に半導体
層の成長を行なったものである。図でシリコン基板上に
は単結晶シリコン２０５が成長しＳｉＯ□層上には多結
晶シリコン２０６が成長される。第９図は多結晶シリコ
ン２０６部分を機械的に研削機で除去したものである。
ここで多結晶シリコン除去の第２の例として第１０図に
示すように単結晶シリコ／及び多結晶シリコン上に７オ
トレジスト２０７を３０００回転／毎分で回転法により
塗布する。この時に多結晶シリコン上は薄く単結晶上は
厚く形成されることを利用して、多結晶シリコン表面が
出るまで現像液によりエツチングを行なう。
示すように単結晶シリコ／及び多結晶シリコン上に７オ
トレジスト２０７を３０００回転／毎分で回転法により
塗布する。この時に多結晶シリコン上は薄く単結晶上は
厚く形成されることを利用して、多結晶シリコン表面が
出るまで現像液によりエツチングを行なう。
このレジストのエツチングは例えばフレオンガスによる
プラズマエッチでもよい。次に多結晶シリコンをＨＦに
よりエツチングを行ない、最後に残ルのレジストをエツ
チングすることにより第９図に示すような形になる。さ
らに多結晶シリコン除去の第３の例としてフォトレジス
トの変わりにシリカフィルムを回転法によυ塗布して行
なうことも可能である。
プラズマエッチでもよい。次に多結晶シリコンをＨＦに
よりエツチングを行ない、最後に残ルのレジストをエツ
チングすることにより第９図に示すような形になる。さ
らに多結晶シリコン除去の第３の例としてフォトレジス
トの変わりにシリカフィルムを回転法によυ塗布して行
なうことも可能である。
以上述べたように本発明の製造方法を使えば従来方法に
比べて素子領域へのＳｉＯ□層のくい込みを無くするこ
とができ高集積度に伴なう微細な素子の製造が可能とな
る。
比べて素子領域へのＳｉＯ□層のくい込みを無くするこ
とができ高集積度に伴なう微細な素子の製造が可能とな
る。
第１図から第５図は従来の製造方法による素子分離方法
を示す断面図でおシ第６図〜第１０図は本発明の実施例
の製造方法を工程順に示した断面図である。 尚、図において１０１．２０１・・・・・・Ｐｇシリコ
ン基板、１０２・・・・・・Ｓｉ３Ｎ４膜、１０３ 、
２０２・・・・・・はう素イオン打込みによるＰ＋領域
、１０４ 、２０４・・・・・・８ｉ０２．２０３．２
０７・・・・・・フォトレジスト、２０５・・・・・・
単結晶シリコン、２０６・・・・・・多結晶シリコンで
ある。
を示す断面図でおシ第６図〜第１０図は本発明の実施例
の製造方法を工程順に示した断面図である。 尚、図において１０１．２０１・・・・・・Ｐｇシリコ
ン基板、１０２・・・・・・Ｓｉ３Ｎ４膜、１０３ 、
２０２・・・・・・はう素イオン打込みによるＰ＋領域
、１０４ 、２０４・・・・・・８ｉ０２．２０３．２
０７・・・・・・フォトレジスト、２０５・・・・・・
単結晶シリコン、２０６・・・・・・多結晶シリコンで
ある。
Claims (1)
- 基板中に不純物をイオン打ち込みをする工程と、該基板
上に絶縁層を形成する工程と、不純物をイオン打ち込み
された領域のうち素子領域部分を除去する工程と、基板
及び絶縁層上に半導体層を成長をさせる工程と、該半導
体層のうち多結晶部分を除去する工程とを有する事を特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13831382A JPS5928356A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13831382A JPS5928356A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5928356A true JPS5928356A (ja) | 1984-02-15 |
Family
ID=15218966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13831382A Pending JPS5928356A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424241A (en) * | 1992-08-21 | 1995-06-13 | Smiths Industries Aerospace & Defense Systems, Inc. | Method of making a force detecting sensor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54121683A (en) * | 1978-03-15 | 1979-09-20 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS56158444A (en) * | 1980-05-09 | 1981-12-07 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
-
1982
- 1982-08-09 JP JP13831382A patent/JPS5928356A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54121683A (en) * | 1978-03-15 | 1979-09-20 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS56158444A (en) * | 1980-05-09 | 1981-12-07 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424241A (en) * | 1992-08-21 | 1995-06-13 | Smiths Industries Aerospace & Defense Systems, Inc. | Method of making a force detecting sensor |
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