DE2644939A1 - Aetzverfahren zum abflachen eines siliciumsubstrats - Google Patents
Aetzverfahren zum abflachen eines siliciumsubstratsInfo
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- 238000005530 etching Methods 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 18
- 229920001296 polysiloxane Polymers 0.000 title 1
- 229910052710 silicon Inorganic materials 0.000 claims description 59
- 239000010703 silicon Substances 0.000 claims description 59
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 57
- 239000013078 crystal Substances 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical class F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30608—Anisotropic liquid etching
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Weting (AREA)
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Description
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POSTADRESSE: POSTFACH 95 O1 6O, D-8OOO MÖNCHEN 95
Hitachi, Ltd.
DA-12287 5. Oktober 1976
Ätzverfahren zum Abflachen eines Siliciumsubstrats
Die Erfindung betrifft ein Ätzverfahren zum Abflachen eines Siliciumsubstrats, insbesondere um eine Silicium-Einkristallschicht
flach zu machen, die auf einem als Substrat dienenden Silicium-Einkristallplättchen epitaktisch aufgewachsen
ist.
Bei der Fertigung von integrierten Halbleiterschaltungen
ist ein Verfahren bekannt, bei dem ein als Substrat dienendes Silicium-Einkristallplättchen durch partielle Ätzung mit
einem vertieften Bereich versehen wird, auf dem Substrat einschließlich dem Innenraum des vertieften Abschnitts eine
Silicium-Einkristallschicht, die mit einem Störstoff dotiert istj dessen Leitungscyp dem des Substrats entgegengesetzt
ist, durch epitaktisches Wachstum dick aufgetragen wird, die wegen des vertieften Abschnitts unebene Oberfläche der
Siliciumschicht von oben her abgeflacht wird und danach die erforderlichen Schaltungselemente in dem Substratteil bzw.
der Siliciumschicht innerhalb des vertieften Abschnitts geformt werden, wobei die Isolation durch einen pn-übergang
gebildet wird.
Um eine derartige unebene Siliciumschicht flach zu machen, werden bisher hauptsächlich Läpp- und ähnliche
mechanische Poliermethoden angewandt. Beim mechanischen Polieren treten jedoch die Nachteile auf,
(1) daß nach dem Polieren Kristallfehler in der abgeflachten
Siliciumfläche erscheinen,
(2) daß die zum Polieren erforderliche Zeitspanne beträchtlich lang ist, was eine Erhöhung der Fertigungs-
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kosten bedeutet, und
(3) daß sich die Lage (Dicke) der fertig bearbeiteten Fläche schwierig steuern läßt.
Gewöhnlich ist dann, wenn eine epitaktische Siliciumschicht durch einen pn-übergang isoliert werden soll, insbesondere
wenn die epitaktische Schicht dick ist, die Diffusionstiefe für die Isolation groß, so daß die Erzeugung einer Isolationsschicht
lange dauert. Als Folge dieser langen Dauer breitet sich die eindiffundierte Isolationsschicht in seitlicher
Richtung weit aus, und in demselben Maß sinkt die Integrationsdichte.
Der Erfinder hat daher die Abflachung durch chemisches Ätzen untersucht. Dabei ist experimentell bestätigt worden,
daß dann., wenn eine Siliciumschicht, deren Hauptfläche eine (10 O)-Kristallfläche ist, mit einem alkalischen Ätzmittel
geätzt wird, die Ätzgeschwindigkeit (etwa im Verhältnis
50:1) für diese Fläche größer ist als für die (1 1 1)- oder andere Kristallflächen. Dabei ist der Gedanke entstanden,
diese Tatsache zur Abflachungs-Ätzung auszunutzen.
Ziel der Erfindung ist es somit, einen Silicium-Einkristall
durch chemische Ätzung abzuflachen, um die von einem pn-übergang gebildete Isolierung in einer geringen
Anzahl von Schritten zu erzeugen.
Ziel der Erfindung ist es weiterhin, epitakxische Siliciumschichten unterschiedlicher Dicken auf der Oberfläche
eines einen vertieften Abschnitt aufweisenden Siliciumsubstrats zu formen.
Ein weiteres Ziel der Erfindung besteht darin, unterschiedliche Schaltungselemente mit jeweils verschiedenen
epitaktischen Siliciumschichten zu erzeugen.
Dazu wird erfindungsgemäß so vorgegangen, daß auf einer Hauptfläche, wie sie die (10 O)-KrIstallfläche bildet,
eines Silicium-Einkristalls, der in dieser Hauptfläche einen
vertieften Abschnitt aufweist, eine epitaktische Siliciumschicht
aufgewachsen und der Ätzprozeß zur Abflachung der epitaktischen Siliciumschicht durchgeführt wird, wobei die
epitaktische Siliciumschicht mit genügender Dicke erzeugt wird, so daß diejenige Stelle, an der sich der (1 1 1)-Fläche
entsprechende Seitenflächen eines an einer Oberfläche
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der epitaktischen Siliciumschicht neu zu bildenden vertieften Abschnitts schneiden, nicht tiefer als in einer
endgültigen Fläche des Ätzprozesses zu liegen kommt, woraufhin an der epitaktischen Siliciumschicht eine anisotrope
Ätzung mit einem alkalischen Ätzmittel bis hinunter zu der endgültigen Fläche durchgeführt wird. Dieses Verfahren gestattet
es, den Silicium-Einkristall durch Ätzen abzuflachen und die Isolierung in einer kleinen Anzahl von Schritten zu
erzeugen.
Die Erfindung wird in der nachstehenden Beschreibung bevorzugter Ausführungsbeispiele anhand der Zeichnungen
näher erläutert. In den Zeichnungen zeigen Fig. 1(a) bis (e) Teilschnitte durch ein Werkstück
während verschiedener Stadien der Abf lachungs-Ätzung gemäß einem Ausführungsbeispiel der Erfindung; und
Fig. 2 und 3 Querschnitte durch ein Werkstück in jeweils
einem gewissen Stadium bei Ätzverfahren nach anderen Ausführungsbeispielen.
In Fig. 1(a) bis (e) sind der Reihe nach Verfahrensschritte eines Ausführungsbeispiels dargestellt, gemäß dem
die vorliegende Erfindung auf einen Fall angewendet ist, bei dem ein n"-Senkbereich isoliert wird, der auf einem als
Substrat dienenden p~-Silicium-Einkristallplättchen epitaktisch '>r?ougt wird.
Gemäß Fig. 1(a) wird ein Siliciumplättchen 1 als Substrat vorbereitet, indem ein p""-Silicium-Einkristall derart
geschnitten wird, daß die Hauptfläche eine (10 0)-Fläche wird. Auf dieser Oberfläche wird durch thermische Oxidation
ein Siliciumoxid (SiO2)-Film 2 erzeugt. Ein Teil des Oxid-Films
wird durch Photoätzung geöffnet. Unter Verwendung des belassenen Oxidfilms als Maske wird sodann das Silicium geätzt,
so daß sich ein vertiefter Abschnitt 3 bildet. Die Ätzung kann zwar in herkömmlicher Weise unter Verwendung
eines Ätzmittels der HF (Flußsäure)-Serie erfolgen; im vorliegenden Fall wird jedoch die anisotrope Ätzung mit einem
alkalischen Ätzmittel gewählt. Wie in Fig. 1(a) gezeigt, wird dabei die (10 O)-Fläche tief ausgeätzt, wobei an den
Seiten des vertieften Abschnitts 3 ebene (11 1)-Flächen
unter einem vorgegebenen Winkel gebildet werden.
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Gemäß Fig. 1(b) wird unter Verwendung des bestehenden Oxidfilms als Maske längs der Oberfläche des vertieften Abschnitts
3 durch selektives Eindiffundieren eines Donators wie etwa Bor hoher Konzentration eine versenkte n+-Schicht
4 gebildet. Nach dem Eindiffundieren des Donators wird der Oxidfilm 2 weggeätzt.
Gemäß Fig. 1(c) wird das so behandelte Siliciumplättchen 1 einer Reaktion mit einer Siliciumverbindung wie etwa
SiCl^ und SiH^ unterworfen und gleichzeitig mit einem Donator
dotiert, um eine dicke n~"-Silicium-Epitalxialschicht 5
,zu erzeugen. Die Dicke dieser Schicht 5 wird auf die im folgenden angegebenen Weise bestimmt.
Es sei der Zustand angenommen, bei dem gemäß Fig. 1(c) die Silicium-Epitaxialschicht 5 genügend dick geworden ist.
Zu diesem Zeitpunkt wird in der Oberfläche der Siliciumschicht ein neuer vertiefter Abschnitt 6 entsprechend dem
vertieften Abschnitt 3 erzeugt. Die Seitenfläche des Abschnitts 6 entspricht einer (1 1 1)-Fläche, deren Neigungswinkel
gleich ist dem der Seitenfläche des Abschnitts 3. Die beiden gegenüberliegenden Seitenflächen des vertieften
Abschnitts 6 werden nun in Richtung des Substrats verlängert, wobei die Stelle, an der sich die Seitenflächen schneiden,
am Punkt P liegen möge« Das epitaktische Wachstum soll nun so durchgeführt werden, daß der Punkt P auf dtrr endgültigen
Schnittlinie P1-P2 liegt, die in dem nachfolgenden Ätzvorgang als endgültige Ätzhöhe eingestellt wird. Die Dicke H1 einer
derartigen epitaktischen Schicht läßt sich theoretisch oder experimentell auf der Grundlage einer Dicke H2, gemessen
zwischen der Oberfläche des Siliciumplättchens 1 und der Linie P1-P2, der Abmessung W des vertieften Abschnitts 3
usw. bestimmen. Das epitaktische Wachstum wird dabei unter Steuerung der epitaktischen Reaktionstemperatur, der SiH^
Konzentration, der Dauer und weiterer Parameter durchge- κ
führt.
Gemäß Fig. 1(d) wird sodann die epitaktische Siliciumschicht der anisotropen Ätzung mit einem alkalischen Ätzmittel
unterzogen, um die Siliciumschicht bis hinunter zu der Linie P1-P2 zu entfernen. Bei dem alkalischen Ätzmittel
handelt es sich z.B. um eine 40 %-lge KOH-Lösung, die die
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(1 O O)-Fläche mit einer Geschwindigkeit von etwa 1 υ pro
Minute ätzt. Aufgrund der Tatsache, daß bei einem derartigen anisotropen Ätzen die Ätzgeschwindigkeit der (10 O)-Fläche
beträchtlich größer ist als die der (1 1 1)-Fläche an den Seitenflächen des vertieften Abschnitts 6 (nämlich etwa im
Verhältnis 50 ;1, schreitet die Ätzung in seitlicher Richtung nur wenig fort. Wie mit den gestrichelten Linien (1), (2),
(3) und (4) in Fig. 1(d) gezeigt, wird der vertiefte Abschnitt längs der Verlängerung der ursprünglichen Seitenfläche
umso schmäler, je tiefer die Ätzung vordringt, bis der vertiefte Abschnitt an der Stelle P schließlich verschwindet.
Danach wird die epitaktische Siliciumschicht 5 weggeätzt, wobei die Siliciumoberfläche eben gehalten wird.
Auf diese Weise wird auf dem Substrat 1 eine n~-Siliciumschicht erzeugt, die aus einer tiefen Siliciumschicht 5a
in dem vertieften Abschnitt 3 und einer seichten Siliciumschicht 5b an der Oberfläche des Siliciumsubstrats besteht
und eine gemeinsame ebene Hauptfläche aufweist.
Gemäß Fig. 1(e) wird in der n""-Siliciumschicht 5b
durch selektives Eindiffundieren eines Akzeptors eine p+-
Isolationszone 7 erzeugt, die die tiefe Siliciumschicht 5a
umgibt. Gleichzeitig mit dem Eindiffundieren der p+-Isolationszone
7 wird in die tiefe Schicht 5a eine p+-Basiszone B eindiii\jndiert. Anschließend werden in die Basiszone B
eine n+-Emitterzone E und eine mit der versenkten n+-Zone
verbundene n+-Kollektoranschlußzone C eindiffundiert. Auf
diese Weise erhält man einen Bipolartransistor, der aus der Basiszone B, der Emitterzone E und der Kollektoranschlußzone
C besteht.
Mit der im Zusammenhang mit dem obigen Ausführungsbeispiel beschriebenen Erfindung lassen sich die Ziele der
Erfindung aus den im folgenden genannten Gründen erreichen.
Aus der obigen Erläuterung und der Darstellung des Verfährensschrittes nach Fig. 1(d) ergibt sich das Prinzip,
gemäß dem sich unter Ausnutzung der anisotropen Ätzung aus der epitaktischen Siliciumschicht der vertiefte Abschnitt
entnehmen und die Schicht flach machen läßt. Ferner ist .offenbar geworden, daß die Ätzung durch bloßes Eintauchen
in das Ätzmittel erfolgt, ohne daß eigens eine Maske er-
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forderlich wäre, und daß die Tiefe sehr einfach zu steuern ist. Aus der obigen Erläuterung im Zusammenhang mit der Darstellung
des Verfahrensschrittes nach Fig. 1(e) geht ferner
hervor, daß sich die Anzahl der erforderlichen Verfahrensschritte verringern läßt, indem das Eindiffundieren der Isolationszone
und der Basiszone sowie das Eindiffundieren der Kollektoranschlußzone und der Emitterzone gleichzeitig ausgeführt
werden.
Die Erfindung beschränkt sich nicht auf das obige Ausführungsbeispiel
j sie läßt sich vielmehr in einer Vielzahl unterschiedlicher Aspekte ausführen. So kann der vertiefte
Abschnitt des Siliciumplättchens und der darauf aufgewachsenen epitaktischen Siliciumschicht gemäß dem Ausführungsbeispiel
nach Fig. 2 die Form einer Keilnut haben. Die endgültige Ätzfläche kann dabei mit der Substratoberfläche zusammenfallen.
Wird, wie in Fig. 3 veranschaulicht, der vertiefte Abschnitt 3 des Siliciumplättchens 1 durch herkömmliche
Ätzung gebildet und darauf die epitaktische Siliciumschicht 5 aufgewachsen, so hat der vertiefte Abschnitt 6
nicht immer die (11 1)-Fläche als Seitenfläche. Selbst in
diesem Fall verringert sich jedoch der vertiefte Abschnitt längs der in Fig. 3 gezeigten gestrichelten Linie 8 und
verschwindet an der Stelle P, wenn mit der anisotropen Ätzung gearbeitet wird. Die Dicke H der epitaktischen
Siliciumschicht 5 läßt sich in diesem Fall theoretisch oder experimentell aus den Abmessungen des vertieften Abschnitts
3 und der Lage der Stelle P ermitteln.
Im Falle einer integrierten Schaltung für Leistungs— betrieb ist es erfindungsgemäß insbesondere möglich, innerhalb des tiefen epitaktischen Bereichs ein Hochleistungs-Schaltungselement
und innerhalb des seichten Bereichs ein Element für kleine Signale zu formen. Es braucht also für
das für kleine Signale bestimmte Schaltungselement keine unnötig dicke epitaktische Schicht erzeugt zu werden.
Bei dem Schaltungselement, das innerhalb der Siliciumschicht des vertieften Abschnitts nach der Abflachungs-Ätzung
erzeugt wird, kann es sich anstelle des Bipolar-Elements auch um ein MOS-Element handeln.
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Die Erfindung ist ferner anwendbar auf lineare integrierte
Schaltungen, integrierte MOS-Schaltungen, Hybriden dieser Typen sowie alle anderen integrierten Schaltungen.
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Claims (4)
- .) Ätzverfahren zum Abflachen eines Siliciumsübstrats, dadurch gekennzeichnet, daß auf einer der (10 (^-Kristallflache entsprechenden Hauptfläche eines Silicium-Einkristallsubstrats, das in der Hauptfläche einen vertieften Abschnitt aufweist, eine epitaktische Siliciumschicht aufgewachsen wird, die zum Abflachen geätzt wird, wobei die epitaktische Siliciumschicht mit einer ausreichenden Dicke hergestellt wird, so daß diejenige Stelle, an der sich die der (1 1 1)-Kristallflache entsprechenden Seitenflächen eines in der Oberfläche der epitaktischen Siliciumschicht gebildeten neuen vertieften Abschnitts schneiden, mindestens in einer endgültigen Fläche der Ätzung liegt, und wobei die epitaktische Siliciumschicht einer anisotropen Ätzung mit einem alkalischen Ätzmittel bis hinunter zu der endgültigen Fläche unterzogen wird.
- 2. Verfahren zur Herstellung eines Halbleiterelements, dadurch gekennzeichnet, daß ausgewählte Teile einer auf einem Silicium-Einkristall nach Anspruch 1 hergestellten epitaktischen Siliciumschicht außerhalb der Oberfläche des vertieften Abschnitts des Substrats mit einem Störstoff, der den gleichen Leitungstyp wie das Substrat hat, so weit dotiert werden, daß die dotierten Teile das Substrat erreichen.
- 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß in jedem einer großen Anzahl von durch die Störstoffdotierten Teile elektrisch voneinander isolierten Bereichen709818/0958 _„,,_, /Meo'NSPEOTED•ι-der epitaktischen Siliciumschicht ein jeweils gewünschtes Schaltungselement erzeugt wird.
- 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß ein Schaltungselement für Leistungsbetrieb in dem tiefen Abschnitt der epitaktischen Siliciumschicht gebildet wird, während ein Schaltungselement für schwache Signale innerhalb des seichten Abschnitts der epitaktischen Siliciumschicht gebildet wird.PS/Ctf709818/0958
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50119768A JPS5244173A (en) | 1975-10-06 | 1975-10-06 | Method of flat etching of silicon substrate |
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---|---|
DE2644939A1 true DE2644939A1 (de) | 1977-05-05 |
Family
ID=14769701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19762644939 Ceased DE2644939A1 (de) | 1975-10-06 | 1976-10-05 | Aetzverfahren zum abflachen eines siliciumsubstrats |
Country Status (4)
Country | Link |
---|---|
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JP (1) | JPS5244173A (de) |
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Date | Code | Title | Description |
---|---|---|---|
8131 | Rejection |