DE2460653A1 - Verfahren zum aetzen von silicium - Google Patents
Verfahren zum aetzen von siliciumInfo
- Publication number
- DE2460653A1 DE2460653A1 DE19742460653 DE2460653A DE2460653A1 DE 2460653 A1 DE2460653 A1 DE 2460653A1 DE 19742460653 DE19742460653 DE 19742460653 DE 2460653 A DE2460653 A DE 2460653A DE 2460653 A1 DE2460653 A1 DE 2460653A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- etching
- silicon
- oxide
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005530 etching Methods 0.000 title claims description 29
- 238000000034 method Methods 0.000 title claims description 27
- 229910052710 silicon Inorganic materials 0.000 title claims description 24
- 239000010703 silicon Substances 0.000 title claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000007704 transition Effects 0.000 claims description 11
- 230000001419 dependent effect Effects 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 239000000356 contaminant Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 239000000758 substrate Substances 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052594 sapphire Inorganic materials 0.000 description 5
- 239000010980 sapphire Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 238000010292 electrical insulation Methods 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000003518 caustics Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Element Separation (AREA)
- Weting (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
Verfahren zum Aetzen von Silicium
Die Erfindung betrifft Verfahren zur Erzeugung dünner
Siliciumschichten sowie Verfahren zur Erzeugung dünner Siliciumschichten auf einem Substrat und insbesondere ein
Verfahren zur Erzeugung solcher dünner Siliciumschichten auf einem isolierenden Substrat, z.B. einem polykristallinen
Substrat oder auf einem isolierten Substrat, z.B. einem mit Oxid überzogenen Halbleiter.
Bekanntlich ist es erwünscht, dünne Schichten aus Silicium
auf einem dielektrischen Substrat zu erzeugen, um so eine gute elektrische Isolierung zwischen elektrischen
Komponenten auf dem Substrat sowie andere Vorteile zu erzielen. Bisher ging man nach der bekannten ."Silicium
auf Saphir"-Methode vor, wobei Silicium auf ein Saphirsubstrat abgeschieden wird. Vorrichtungen dieser Art leiden
unter dem Qualitätsverlust, der durch den Unterschied
Dr.Ha/Mk
5 098 28/0819
2 4 6 O6 5 3
der kristallographischen Struktur von Silicium und Saphir
verursacht wird. Außerdem war diese Methode in Folge der hohen Kosten eines Saphirsubstrats sehr teuer. Es wurde
auch schon vorgeschlagen, eine dünne Siliciumschicht mittels Epitaxie auf einem einkristallinen Siliciumsubstrat wachsen
zu lassen und dann über der epitaktischen Schicht Oxid und polykristallines Silicium zu bilden, worauf man das
ursprüngliche Substrat wegschliff. Diese Methode ergab Probleme, da es schwierig ist, eine saubere unbeschädigte
Oberfläche auf der dünnen Schicht aus abgeschiedenem Silicium nach dem Schleifen in Folge von Schleifschaden
zu erhalten.
Die vorliegende Erfindung schafft Methoden zur Erzeugung dünner Siliciumschichten -auf einem dielektrischen oder
isolierenden Substrat, wobei die Siliciumschicht die Eigenschaften von qualitativ hochwertigem Silicium hat
und deshalb dem auf Saphir abgeschiedenen Silicium überlegen ist; die erfindungsgemässe Methode ergibt auch
eine fertige dünne Schicht aus Silicium mit einer relativ unbeschädigten Oberfläche, an der weitere Maßnahmen zur
Bildung von Halbleitervorrichtungen durchgeführt werden können.
Kurz zusammengefaßt wird die erfindungsgemäße Aufgabe gemäß der ersten Ausführungsform so gelöst, daß eine
dünne η-leitende epitaktische Schicht auf einem p++ Substrat abgeschieden wird. Dann wird auf der n-leitenden
Schicht ein Siliciumoxidüberzug gebildet, worauf man auf der Oxidschicht polykristallines Silicium wachsen läßt.
Die p++ Schicht wird dann mittels eines Aetzmittels
509828/0819
entfernt, das nur die p++ Schicht aetzt und bei Erreichen des Übergangs zwischen der p++ und η-Schicht aufhört zu
aetzen. Zu diesem Zeitpunkt können Halbleitervorrichtungen in der η-Schicht nach bekannten Herstellungsmethoden
gebildet werden und außerdem" kann eine weitere Siliciumoxidschicht auf der η-Schicht oder einer anderen Schicht,
die in vorhergehenden Verfahrensstufen auf der n-Schicht
abgeschieden wurde, gebildet werden. In dem Siliciumoxid werden dann Löcher gebildet, die so abgestimmt sind, daß
bei einer anschließenden richtungsabhängigen Äetzung diese bis herab zu dem Übergang zwischen der n^-Schicht
und dem darunter befindlichen Siliciumdioxid geht. Eine weitere Siliciumoxidabscheldung in dem frisch geaetzten
Bereich ergibt eine elektrische Isolierung.
Gemäß der zweiten Ausführungsform der Erfindung wird
eine dünne η-leitende Schicht epitaxial auf einem p-H-Substrat
mit einer kristallographischen (100) Orientierung abgeschieden. Auf der epitaktischen Schicht wird dann
Siliciumoxid gebildet und in dem Oxid werden Öffnungen angebracht, deren Größe so abgestimmt ist, daß eine
anschließende richtungsabhängige Aetzung bis herab zu dem Übergang zwischen der η Schicht und der p++ Schicht
geht oder kurz darüber aufhört. Eine weitere Siliciumoxidschicht wird dann in den geaetzten Rinnen gebildet und
auf der ganzen Siliciumoxidschicht bildet man anschließend polykristallines Silicium. Die p++ Schicht wird dann
unter Verwendung eines Aetzmittels geaetzt, das nur die P++ Schicht entfernt und an deren Übergang mit der n-Schicht
stoppt. Zu diesem Zeitpunkt sind η-Bereiche gebildet, die von anderen η-Bereichen durch die dielektrische Isolierung
509828/0819
des Siliciumoxids elektrisch isoliert sind. Jetzt können
in den n-Bereichen nach üblichen bekannten Methoden Halbleitervorrichtungen
gebildet werden.
Aufgabe der Erfindung ist somit die Schaffung einer Aetzmethode, bei welcher die Aetzung dadurch gestoppt wird,
d,aß man aneinander angrenzende Schichten verwendet, wovon die eine einen geringen Widerstand und die andere einen
Widerstand über einem vorherbestimmten Wert besitzt, so daß das Aetzen nur in dem Bereich mit dem geringen
Widerstand erfolgt und aufhört, wenn der Bereich mit dem hohen Widerstand erreicht ist; die beiden Bereiche
sind vom entgegengesetzten LeitungstypT
Die Erfindung betrifft ferner die Schaffung einer Methode zur Bildung einer dünnen Siliciumschicht auf einem dielektrischen
Substrat unter Verwendung eines Ausgangssubstrats mit niedrigem spezifischen Widerstand auf dem eine Schicht
mit dem entgegengesetzten Leitungstyp mit einem spezifischen Widerstand oberhalb eines vorherbestimmten Werts
abgeschieden wird, so daß man eine kompensierte eigenleitende Zwischenschicht und ein eingebautes elektrisches
Feld erhält, was beides den abrupten Aetzstopp fördert. Nach Bildung von Oxid und polykristallinem Silicium über
der Schicht mit dem hohen spezifischen Widerstand wird das ursprüngliche Substrat mittels einer konzentrationsabhängigen
Aetzlösung entfernt.
Eine weitere Aufgabe der Erfindung ist die Erzielung eines Aetzstopps an einem Übergang von zwei Halbleiterschichten,
wovon die eine Schicht vom entgegengesetzten Leitungstyp ist wie die andere und einen höheren spezifischen
Widerstand als diese andere besitzt, der über einem vorherbestimmten Wert liegt.
509828/0819
Die Erfindung wird nachstehend unter Bezugnahme auf die
Zeichnung an Hand einiger bevorzugter Ausführungsformen * beschrieben.
In der Zeichnung zeigen:
Fig. 1A - 1F eine Reihe von Verfahrensstufen zur Bildung
einen dünnen Siliciumschicht auf einem dielektrischen Substrat mit anschliessender
Bildung elektrischer Vorrichtungen darin gemäß einer ersten Ausführungsform der Erfindung
und
Fig. 2A - 2D eine zweite Ausführungsform zur Erzeugung dünner Siliciumschichten auf einem dielektrischen
Substrat mit anschließender Bildung von Halbleitervorrichtungen auf oder in dem
. Substrat.
Fig. 1A zeigt ein p+-f Ausgangssubstrat 1'mit einer mittels
Epitaxie darauf abgeschiedenen η-Zone 3. Obwohl die bevorzugten
Ausführungsformen in Bezug auf p++ und n-Schichten beschrieben werden, arbeitet die Erfindung natürlich genau
so gut, wenn man von einer n++ Zone und einer darauf epitaktisch gewachsenen ρ Schicht ausgeht. Auch sei bemerkt,
daß die Schicht 3 nicht durch chemische Dampfabscheidung
abgeschieden werden muß, sondern auf beliebige bekannte Weise gebildet werden kann. Die p++ Zone 1 ist
vorzugsweise 10 bis 12 Mil dick, obwohl sie natürlich jede beliebige Dicke haben kann, sie wird jedoch so klein
als möglich gehalten, damit eine spätere Aetzung nur eine Mindestmenge des Siliciums wegaetzen muß. Die Zone 1 be-
509828/0819
sitzt einen spezifischen Widerstand von vorzugsweise unter 0,1 Ohm-cm und vorzugsweise im Bereich von 0,005 bis
0,007 Ohm-cm. Beispielsweise ist die epitaktische n-leitende Schicht 3 etwa 1 Mil dick und besitzt einen spezifischen
Widerstand von mindestens 0,1 Ohm-cm. Der spezifische Widerstand der Zone 3 ist um mindestens eine Größenordnung
größer als der der Zone 1. Der spezifische Widerstand der
Zone 3 ist kristisch, da er als Aetzstopp wirken muß, wie nachstehend ausführlicher beschrieben wird. Die Zone 3
muß daher weniger als etwa 1,5 χ 10 Atome /cm aufweisen,
18 ^ wenn sie p-leitend ist und weniger als etwa 7 x 10 Atome/cm ,
wenn sie η-leitend ist.
Über der Schicht 3 wird dann eine Siliciumdioxidschicht 5 gebildet, wie dies Fig. 1B zeigt und auf der Siliciumdioxidschicht
5 wird eine polycristalline Schicht 7 gebildet, wie aus Fig. 1C ersichtlich ist. Die Zone 1 wird dann
mit einem Aetzmittel weggeaetzt, das vorzugsweise aus 1 Gewichtsteil Fluorwasserstoffsäure, 3 Gewichtsteilen
Salpetersäure und 8 bis 12.Gewichteilen Essigsäure besteht.
Die Zone 1 kann durch das Aetzmittel vollständig weggeaetzt werden, da die Aetzung automatisch aufhört, wenn sie den
Übergang zwischen den Zonen 1 und 3 erreicht hat. Eine andere Möglichkeit besteht darin, die Zone 1 bis auf etwa
3 Mil von der Übergangsstelle der Zonen 1 und 3 mechanisch abzuschleifen oder anderweitig zu entfernen und den Rest
der Zone 1 dann mit der vorstehend beschriebenen Aetzlösung wegzuaetzen. Das Abschleifen muß etwa 3 Mil vor dem Übergang
der Zone 1 und 3 abgebrochen werden, da beim Schleifen Beschädigungen in einem Bereich von etwa 1 bis 3 Mil vor
der eigentlichen Schleifzone auftreten. Das nach dem
Aetzen verbliebene Gebilde ist in Fig. 1D gezeigt.
509828/0819
Von dieser Stelle aus kann die Weiterverarbeitung in verschiedenen
Richtungen vor sich gehen. Fig. 1D zeigt Halbleitervorrichtungen 9 in der Oberfläche, die durch eine
normale Maskierung und Diffusion erhalten werden, wobei zwei solcher Operationen zur Bildung eines Transistors
erforderlich sind; natürlich können auf diese Weise auch andere Arten von Vorrichtungen gebildet werden. Die Halbleitervorrichtungen
werden dann durch Bildung einer Siliciumdioxidschicht
oder einer anderen geeigneten Schicht 12 auf der Oberfläche der Schicht 3 und anschliessende Bildung
von Öffnungen in der Schicht 11 elektrisch isoliert, wobei diese Öffnungen auf die Dicke der Schicht 3 abgestimmt
sind, so daß eine anschliessend durchgeführte richtungsabhängige Aetzung eine Rinne 13 ergibt, die bis herunter
auf den Übergang zwischen der Schicht 3 und 5 reicht, so daß in der Schicht 3 gebildete benachbarte Halbleitervorrichtungen·
voneinander isoliert sind, wie dies Eig. 1E zeigt. In den Rinnen 13 wird dann eine weitere Siliciumoxidschicht
15 gebildet, die eine zusätzliche Isolierung zwischen elektrischen Komponenten ergibt, wie dies in
Fig 1F gezeigt ist. Zur Vervollständigung der Vorrichtungen werden dann nach üblichen Verfahren Kontakte angelegt.
Aus dem in Fig. 1D gezeigten Gebilde ist ersichtlich, daß die Rinnen 13 vor Bildung der Halbleitervorrichtungen 9
gebildet werden könnten, wobei dann anschließend "die Oxidschicht 11 entfernt, Oxid in den durch die richtungsabhängige
Aetzung gebildeten Rinnen abgeschieden würde und die Halbleitervorrichtungen dann gebildet würden.
Natürlich kann das Substrat 1 auch nahezu jede kristallographische Orientierung aufweisen. Bei Anwendung der
richtungsbahängigen Aetzung kann beispielsweise die Zone 1 eine (100) kristallographische Orientierung zur
509828/0819
Erzielung der dreieckigen Rinnen 3 besitzen. Rechteckige Rinnen können bei einer (110) kristallographischen
Orientierung gebildet werden.
Fig. 2A bis ZD zeigen eine zweite Ausführungsform der
Erfindung. Bei dieser zweiten Ausführungsform wird auf einem Ausgangssubstrat 21 aus p++ Material mit einer
(100) kristallographischen Orientierung mittels Epitaxie eine Schicht 23 aus η-leitendem Material gebildet. Auf
dieser Schicht 23 wird dann eine Siliciumdioxidschicht 25 gebildet. In der Schicht 25 bildet man Öffnungen, die
so auf die Dicke der Schicht 23 abgestimmt sind, daß eine anschliessende richtungsabhängige Aetzung entweder
an dem Übergang zwischen den Schichten 21 und 23 oder kurz vorher aufhört. Wenn die Aetzung kurz vor dem Übergang
stoppt, muß in einer späteren Verfahrensstufe eine kleine Menge der Schicht 23 durch Polieren oder dergleichen
bis zu der Stelle, wo die Aetzung aufhörte, entfernt werden. Die richtungsabhängige Aetzung bildete die in Fig. 2B
gezeigten Rinnen 27. Auf der Oberseite des Gebildes von Fig. 2B wird dann eine weitere Siliciumdioxidschicht 29
gebildet und gleichzeitig in den Rinnen 27 abgeschieden, wie dies Fig. 2C zeigt. Auf der Schicht 29 bildet man dann
die ebenfalls in Fig. 2C gezeigte polykristalline Siliciumschicht 31. Die Schicht 29 bildet auf die gleiche Weise
wie vorstehend in Bezug auf die Ausführungsform von Fig.1 beschrieben, eine elektrische Isolierung. Die Zone 21
wird dann unter.Verwendung des gleichen Aetzmittels wie
in Bezug auf Fig. 1 beschrieben und auf die gleiche Weise weggeaebzt. Dabei erhält man eine Vielzahl von elektrisch
isolierten Bereichen in der Schicht 23, wie dies Fig, 2D zeigt. Halbleitervorrichtungen, z.B. Transistoren mit
Emitterzonen 33 und Basiszonen 35, wie in Fig. 2D gezeigt, können dann nach dem Fachmann bekannten, üblichen Maskierungs-
und Äbscheidungsmethoden, die hier im einzelnen
509828/0819
nicht beschrieben werden brauchen, gebildet werden.
Natürlich müssen an die verschiedenen Zonen der in beiden
Ausführungsformen von Fig. 1 und Fig. 2 gebildeten Halbleitervorrichtungen
zur Erzielung vollständiger und betriebsfertiger Halbleitervorrichtungen Anschlüsse.angelegt
werden.
509 828/0819
Claims (10)
1.)Verfahren zum Aetzen von Silicium, dadurch gekennzeichnet,
daß
(a) ein Siliciumelement aus einer ersten Schicht mit einem Leitungstyp und einer zweiten Schicht vom entgegengesetzten
Leitungstyp hergestellt wird, wobei der spezifische Widerstand der zweiten Schicht um
mindestens eine Größenordnung größer ist als der
der ersten Schicht und die zweite Schicht eine Stör-IQ "3J
Stoffkonzentration von weniger als 1,5 x 10 Atome/cm
besitzt und
(b) diese erste Schicht mit einer aus 1 Gewichtsteil HF, 3 Gewichtsteilen HNO, und etwa 8 bis etwa 12 Gewichtsteilen CIUCOOH bestehenden Aetzlösung weggeaetzt wird,
wobei die Aetzung an dem Übergang zwischen der ersten und der zweiten Schicht automatisch stoppt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schicht η-leitend und die zweite Schicht pleitend
ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schicht p-leitend und die zweite Schicht
η-leitend ist.
4. Verfahren nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß der spezifische Widerstand der ersten Schicht etwa
0,4 0hm-cm und der der zweiten Schicht etwa 0,005 bis etwa 0,007 0hm-cm beträgt.
509828/0819
5. Verfahren nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet,
daß die Störstoffkonzentration in der zweiten
1Q "7I
Schicht weniger als etwa 1,5 x 10 * Atome/cnr besteht.
6; Verfahren nach Anspruch 3, dadurch gekennzeichnet,
daß die Störstoffkonzentration in der zweiten Schicht weniger als etwa 7 x 10 Atome/cnr beträgt.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß man auf der zweiten Schicht eine erste Oxidschicht bildet,
auf dieser ersten Oxidschicht eine Schicht aus polykristallinem Silicium bildet, die erste Schicht mit
dem einen Leitungstyp bis zum Übergang zu der zweiten Schicht mit dem entgegengesetzten Leitungstyp wegaetzt
und auf der freigelegten Oberfläche dieser zweiten Schicht Halbleitervorrichtungen bildet.
8. Verfahren nach einem der Ansprüche 1 bis 5, dadurch
gekennzeichnet, daß auf der zweiten Schicht "eine erste Oxidschicht gebildet wird, in dieser ersten Oxidschicht
Öffnungen gebildet werden, deren Größe so bemessen ist, daß eine anschließende richtungsabhängige
Aetzung etwa am Übergang dieser Schichten aufhört,· "
durch diese Öffnungen eine richtungsabhäng'ige Aetzung erfolgt, in den geaetzten Bereichen eine zweite Oxidschicht
gebildet wird, eine Schicht aus polykristallinem Silicium auf den Oxidschichten gebildet wird, die
erste Schicht weggeaetzt wird und auf der freigelegten Oberfläche der zweiten Schicht Halbleitervorrichtungen
gebildet werden. - ■
5 09828/0819
9. Verfahren nach Anspruch 8,. dadurch gkennzeichnet, daß das Siliciumelement eine (100) kristallographische
Orientierung besitzt und durch die richtungsabhängige Aetzung dreieckig geformte Rinnen gebildet werden.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das Siliciumelement eine kristallographische (110)
Orientierung besitzt und daß durch die Aetzung rechteckige Rinnen gebildet werden.
509828/0819
Ah
Leerseite
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42922873A | 1973-12-28 | 1973-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2460653A1 true DE2460653A1 (de) | 1975-07-10 |
| DE2460653C2 DE2460653C2 (de) | 1986-02-06 |
Family
ID=23702356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19742460653 Expired DE2460653C2 (de) | 1973-12-28 | 1974-12-20 | Verfahren zur Erzeugung dünner, Halbleitervorrichtungen enthaltender Siliciumschichten auf einem dielektrischen Substrat |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS5828731B2 (de) |
| DE (1) | DE2460653C2 (de) |
| FR (1) | FR2256537B1 (de) |
| GB (1) | GB1494328A (de) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2906470A1 (de) * | 1978-02-20 | 1979-08-23 | Hitachi Ltd | Halbleitersubstrat und verfahren zu seiner herstellung |
| DE3300400A1 (de) | 1982-01-06 | 1983-07-14 | Canon K.K., Tokyo | Halbleiterbauelement |
| DE3922671A1 (de) * | 1989-07-10 | 1991-01-24 | Siemens Ag | Akustoelektronisches bauelement mit einer oberflaechenwellenanordnung und einer elektronischen halbleiterschaltung |
| US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066825A (ja) * | 1983-09-22 | 1985-04-17 | Toshiba Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3767494A (en) * | 1970-10-15 | 1973-10-23 | Tokyo Shibaura Electric Co | Method for manufacturing a semiconductor photosensitive device |
-
1974
- 1974-09-04 JP JP49101792A patent/JPS5828731B2/ja not_active Expired
- 1974-12-04 FR FR7439711A patent/FR2256537B1/fr not_active Expired
- 1974-12-04 GB GB5246774A patent/GB1494328A/en not_active Expired
- 1974-12-20 DE DE19742460653 patent/DE2460653C2/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3767494A (en) * | 1970-10-15 | 1973-10-23 | Tokyo Shibaura Electric Co | Method for manufacturing a semiconductor photosensitive device |
Non-Patent Citations (2)
| Title |
|---|
| US-Z.: "Electronics", 12. Mai 1969, S. 112 bis 115 * |
| US-Z.: "SCP and Solid State Technology", April 1966, S. 28 bis 34 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2906470A1 (de) * | 1978-02-20 | 1979-08-23 | Hitachi Ltd | Halbleitersubstrat und verfahren zu seiner herstellung |
| DE3300400A1 (de) | 1982-01-06 | 1983-07-14 | Canon K.K., Tokyo | Halbleiterbauelement |
| DE3347997C2 (de) * | 1982-01-06 | 1991-01-24 | Canon K.K., Tokio/Tokyo, Jp | |
| US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
| DE3922671A1 (de) * | 1989-07-10 | 1991-01-24 | Siemens Ag | Akustoelektronisches bauelement mit einer oberflaechenwellenanordnung und einer elektronischen halbleiterschaltung |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5099272A (de) | 1975-08-06 |
| FR2256537A1 (de) | 1975-07-25 |
| GB1494328A (en) | 1977-12-07 |
| FR2256537B1 (de) | 1979-03-16 |
| JPS5828731B2 (ja) | 1983-06-17 |
| DE2460653C2 (de) | 1986-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE1614283C3 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
| DE3855469T2 (de) | Verfahren zur Herstellung von Halbleiteranordnungen mit Gräben als Isolationszonen | |
| DE2541548A1 (de) | Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung | |
| DE68928087T2 (de) | Substratsstruktur für zusammengesetztes Halbleiterbauelement | |
| EP0001100A2 (de) | Verfahren zum Herstellen von in Silicium eingelegten dielektrischen Isolationsbereichen mittels geladener und beschleunigter Teilchen | |
| DE2626739A1 (de) | Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen | |
| DE1439935A1 (de) | Halbleitereinrichtung und Verfahren zu deren Herstellung | |
| DE3202608C2 (de) | ||
| DE3108377A1 (de) | Verfahren zum herstellen von halbleiterschaltkreisen | |
| EP0001574B1 (de) | Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung | |
| DE2808257A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
| DE2335799A1 (de) | Sperrschicht-feldeffekttransistoren in dielektrisch isolierten mesas | |
| DE69505348T2 (de) | Hochspannungs-MOSFET mit Feldplatten-Elektrode und Verfahren zur Herstellung | |
| DE2546314A1 (de) | Feldeffekt-transistorstruktur und verfahren zur herstellung | |
| DE1929093A1 (de) | Halbleiteranordnung | |
| EP0025854A1 (de) | Verfahren zum Herstellen von bipolaren Transistoren | |
| DE69327145T2 (de) | Herstellungsverfahren für ein CMOS-Bauteil | |
| EP0020998A1 (de) | Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone | |
| DE2328090C2 (de) | Verfahren zur Herstellung eines Halbleiterkondensators | |
| DE1564191A1 (de) | Verfahren zum elektrischen Isolieren verschiedener in einer integrierten oder monolithischen Halbleitervorrichtung zusammengefasster Schaltelemente gegeneinander und gegen das gemeinsame Substrat | |
| DE2749607B2 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
| DE2807138A1 (de) | Verfahren zum herstellen eines halbleiterbauelements | |
| DE2103468A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
| DE69404593T2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung, die einen Halbleiterkörper mit Feldisolierungszonen aus mit Isolierstoff gefüllten Graben enthält | |
| DE2401380A1 (de) | Verfahren zur herstellung einer duennen einkristallinen siliciumschicht hoher qualitaet auf einer isolierenden substratschicht sowie halbleiteranordnung mit einer duennen hochqualitativen monokristallinen siliciumschicht |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition |