DE1564191A1 - Verfahren zum elektrischen Isolieren verschiedener in einer integrierten oder monolithischen Halbleitervorrichtung zusammengefasster Schaltelemente gegeneinander und gegen das gemeinsame Substrat - Google Patents

Verfahren zum elektrischen Isolieren verschiedener in einer integrierten oder monolithischen Halbleitervorrichtung zusammengefasster Schaltelemente gegeneinander und gegen das gemeinsame Substrat

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DE1564191A1 DE1966J0032009 DEJ0032009A DE1564191A1 DE 1564191 A1 DE1564191 A1 DE 1564191A1 DE 1966J0032009 DE1966J0032009 DE 1966J0032009 DE J0032009 A DEJ0032009 A DE J0032009A DE 1564191 A1 DE1564191 A1 DE 1564191A1
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Description

Amtliches Aktenzeichen:
Aktenz. der Anmelder in:
Neuanmeldung Docket 14 407
Verfahren zum elektrischen Isolieren verschiedener in einer integrierten oder monolithischen Halbleitervorrichtung zusammengefaßter Schaltelemente gegeneinander und gegen das gemeinsame Substrat.
Die vorliegende Erfindung betrifft ein Verfahren zum elektrischen Isolieren verschiedener in einer integrierten oder monolithischen Halbleitervorrichtung zusammengefaßter Schaltelemente gegeneinandertund gegen das gemeinsame Substrat.
In den letzten Jahren wurden große Anstrengungen unternommen, elektronische Vorrichtungen zu mikrominiaturisieren, d.h. elektronische Festkörpervorrichtungen zu erstellen, bei denen mehrere Schaltlemente in einem gemeinsamen Substratkristall zu einem monolithischen Block zusammengefaßt sind. Mit fortschreitender Technologie wurde es möglich, in den gleichen monolithischen Block immer mehr Schaltelemente einzubauen, und diese gleichzeitig in geeigneter Weiesse so zusammenzuschalten, daß ein komplexes elektronisches System entstand. Jedoch bereiten in manchen Fällen die Isolation der verschiedenen Elemente untereinander sowie bezüglich des.gemeinsamen Substrates Schwierigkeiten, besonders wenn dies ohne die Benutzung von isolierenden Schichten durchgeführt werden sollte. Praktisch ist ein solches Vorgehen sogar unmöglich, wenn die Vorrichtung für hohen Energieumsatz und sehr hohe Frequenzen geeignet sein soll. Sollen eine Vielzahl von Komponenten auf der Ober-
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fläche eines Substrates kleiner Abmessungen aufgebradit werden, so ist es verständlich, daß Schwierigkeiten auftreten, die verschiedenen Elemente elektrisch in befriedigender Weise voneinander zu isolieren. Hierzu gibt es in der Technik verschiedene Lösungen, jedoch ist meisteine Erhöhung der Dickenabmessung durch die eingefügten isolierenden Schichten in Kauf zu nehmen, sowie eine Herabsetzung der Haftfähigkeit der überlagernden Komponenten auf dem Substrat. Die bisher beschrittenen Wege sind infolgedessen oft nicht besonders zufriedenstellend.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren aufzuzeigen, das eine wirksame Isolation der verschiedenen, einer monolithischen Halbleitervorrichtung angehörenden Schaltelemente gegeneinander sowie gegen das gemeinsame Substrat gestattet, wobei außerdem noch gefordert wird, daß sich eine mechanisch und elektrisch stabile Gesamtstruktur erzielen läßt und daß keine Vergrößerung der Abmessungen dieser Struktur 4», sowie keine verringerte Haftfähigkeit der einzelnen Schichten aufeinander in Kauf genommen werden muß.
Die genannten Aufgabe wird dnach der Lehre der vorliegenden Erfindung durch eine Reihe verschiedener Aufzüchtungsprozesse gelöst, die alle epitaktisch erfolgen und insgesamt dadurch gekennzeichnet sind, daß auf die Oberfläche eines Siliziumsubstrates zunächst eine dünne isolierende Schicht aus Silüziumcarbid epitaktisch aufgebracht und hierauf wiederum die verschiedenen für die zu erstellenden Schaltelemente erforderlichen Halbleiterschichten epitaktisch aufgezüchtet werden, daß durch bekannte, in Verbindung mit Maskierungsverfahren durchgeführte Ätzschritte die aufgebrachten aktiven Halbleiterschichten in einzelne, den verschiednen Schaltelementen entsprechende Bereiche aufgeteilt werden und daß durch einen weiteren epitaktischen Aufwachsprozess die einzelnen Schaltelemente auch an ihren seitlichen Erstreckungen mit einer dünnen Schicht aus SiIiziumcarbid isoliert und die entstandenen Vertiefungen mit isolierendem dielektrischem Material ausgefüllt werden.
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ι ο b η ι ■ y ι
Einzelheiten der Erfindung gehen aus der folgenden detaillierten Beschreibung hervor, in der bevorzugte Ausführungsbeispiele in Verbindung mit den Zeichnungen beschrieben sind.
Fig. la bis d zeigt eine Seitenansicht von aufeinanderfolgenden Verfahrens schritten der Herstellung einer mikroelektronischen Vorrichtung gemäß der vorliegenden Erfindung und
Fig. 2a bis d zeigt verschiedene aufeinanderfolgende Verfahr ens stufen eines etwas modifizierten Verfahrens.
Die in den Zeichnungen dargestellten Schnitte sind zur Verdeutlichung stark vergrößert dargestellt; es wurde keinerlei Versuch gemacht einen der Wirklichkeit entsprechenden Maßstab einzuhalten.
Kurz gesagt umfaßt die vorliegende Erfindung ein Isolationsverfahren von elektrischen Elementen einer mikroelektronischen Gesamtvorrichtung mittels dielektrischen Schichten wobei ein oder mehrere elektrische Komponente gegenüber den anderen durch Eirfiigen einer epitaktischen. Schicht.aus Siliziumkarbid isoliert ist. Es versteht sich, daß auch andersartige isolierende Schichten wie Siliziummonoxyd und Siliziumdioxyd brauchbar sind. Jedoch kann z.B. Siliziummonoxyd und Siliziumdioxyd nicht epitaktisch auf einen Einkristall aus Silizium als Substrat aufgewachsen werden. Man erhält im genannten Fall lediglich amorphe Oxydschichten. Bringt man dann anschließend Silizium auf die Oberfläche der Abdeckung aus SiIiziummonoxyd oder dioxyd, die als isolierende Schielten wirken sollen, so wird sich eine feinkörnige polykristalline Siliziumschicht ausbilden, welche zur Herstellung von Halbleiterbauelementen von geringem Wert sind. Aus dem genannten Grunde wurden bei der Oxydisolation sehr komplizierte Verfahren benutzt, um eine monolithische Gesamtstruktur mit verschiedenen Siliziumbereichen sicherzustellen.
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Andererseits kann jedoch monokristallines Siliziumkarbid dann epitaktisch auf Silizium aufgebracht werden, wenn das niedergeschlagene, Isolierzwecken dienende Siliziumkarbid einkristallin ist und daher die gleiche Struktur besitzt wie das zu beschichtende einkristalline Material aus Silizium. Infolgedessen können epitaktische Niederschläge von monokristallinen Siliziumschichten auf die Oberfläche der monokristallinen Siliziumkarbidfilme aufgebracht werden. In einer bevorzugten M; thode wird der isolierende epitaktische Siliziumkarbidfilm auf einen Siliziumeinkristallsubstrat niedergeschlagen und dann wird monokristallines Silizium epitaktisch auf der Oberfläche dieser Siliziumkarbidschicht gezüchtet.
Die vorliegende Erfindung betrifft auch mirkoelektronische Vorrichtungen, die ™ ihererseits eine elektrische Komponente besitzen, die in der Aufbringung von elektrisch leitenden, halbleitenden, oder einen ohmschen Widerstand aufweisenden Scltrhtmaterial auf der Oberfläche eines monolithischen Einkristalls aus Siliziumsubstrat besthen, wobei eine epitaktisch aufgewachsene Schicht auf Siliziumkarbid als isolierende Schicht zwischen den Substraten und den verschiedenen Schichten des elektrisch aktiven Material vorgesehen ist.
Das Ausgangs substrat besteht aus einem Einkristall in Form eines Siliziumplättchens das eine (Hl) oder (K)O) Orientierung aufweist, und welches durch Zieh en eines Stabes aus der Siliziumschmelze gewonnen und dann geschnitten, geläppt, poliert und in die gewünschten Plättchen geteilt wird. Die Abmessungen eines jeden * dieser Plättchen betragen 0, 02 cm bis 0, 04 cm bezüglich ihrer Dicke bei einem Durchmesser von 2, 5 cm. Das Plättchen wird in der folgenden Weise hergestellt: Die Oberfläche wird mit Aluminiumpuderldes Durchmessers 0, 3 mm eben geläppt und dann in einer Lösung aus Fluorwasserstoff und Salpetersäure chemisch poliert. Das Plättchen wird dann in entionisiertem Wasser gereinigt und in einem staubfreien Behälter aufbewahrt.
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Das zubereitete Plättchen oder Substrat wird weiter in eine Dampfniederschlagskammer aus Quarz eingebracht. Es wird/eine Auflage aus Graphit oder Molybdän gelegt, die in Wechselwirkung mit einer Hochfrequenzspule tritt, welche ihrerseits außerhalb des Gefäßes angebracht ist und von einer HF-Energiequelle gespeist wird. Mittels der genannten Anordnung wird das Substrat auf eine Temperatur von etwa 1050 C - 1250 C aufgeheizt, wobei Temperaturen im Bereich von 1050 " C bis 1200 C bevorzugt benutzt werden. Während des Aufheizschrittes wird in der Reaktionskammer etwa Atmosphärendruck aufrechterhalten. Die benutzten Quellenmaterialien sind Siliziumtetrachlorid, Propan xind Wasserstoff. Der Wasserstoff wird als Trägergas für das Siliziumtetrachlorid benutzt.
Die Flußrate der Reaktionspartner in dem Dampfnioderschlags gefäß liegen etwa
3 3 3
bei 45 cm ,25 cm und 10 000 cm /Min. für Siliziumtetrachlorid, Propan und Wasserstoff in der genannten Reihenfolge.
Nach 20 Minuten wird der Niederschlagsverfahrens schritt unterbrochen und man kann feststellen, daß eine Siliziumkarbidschicht mit einer Dicke von etwa 2//.bis 3 /^auf dem einkristallinen Siliziumsubstrat aufgewachsen ist. Das Siliziumsubstrat sollte vorzugsweise eigenleitend sein, so daß das niedergeschlagene Siliziumkarbid durch die dotierenden Substanzen des Siliziums nicht verunreinigt wird.
Eine oder mehrere Schichten des elektrisch aktiven Materials können nunmehr über der Siliziumkarbidschicht aufgebracht werden. Z.B. können mehrere Schichten eines N-leitenden, eines N -leitenden oder eines N -leitenden Siliziums auf das Siliziumkarbid aufgebracht werden, wobei N, N und N in der genannten Reihenfolge eine ^mäßige, eine starke sowie eine leichte Dotierung des Siliziums mit N-Dotierungsstoffen andeuten sollen. Die Schichten vom N-Leitfähigkeitstyps werden vorzugsweise durch Dotierung des Siliziums mit Phosphor oder Arsen erhalten. Die Siliziumschicht, welche unmittelbar auf die Oberfläche des Siliziumkarbidfilmes aufgebracht wird, "sollte vorzugsweise sehr leicht dotiert werden, d.h. vom N -Leitfähigkeitstyp sein, um die Verunreinigungsmögliehkeiten des Siliziumkarbids durch Diffusions vorgänge im festen Zustand nach Möglichkeit herabzusetzen.
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In einem bevorzugten Ausführungsbeispiel wird die zu bedeckende Halbleitervorrichtung zunächst mit einem geeigneten Material, beispielsweise mit Siliziumdioxyd maskiert, worauf sich eine Ätzung mit einem Ätzmittel anschließt, welches in selektiver Weise die exponierten Oberflächenstellen angreift jedoch die aus einem Resist erstellten Muster und damit auch diejenigen Stellen der isolierenden Siliziumkarbidschicht, die unter diesem Muster liegen, selbst nicht zersetzt. Nach dem Ätzschritt ergeben sich einer oder mehrere Kanäle oder Durchbrüche, welche zumindest einen Teil des elektrisch aktiven Materials voneinander trennen bzw. von den übrigen elektrisch aktiven Schichten trennnen. Diese Kanäle können dann mit geeignetem Isolations material abgedeckt und mit polykristallinem Silizium ausgefüllt werden. Das isolierende Material kann zusätzliches Siliziumkarbid oder ein anderes elektrisches Material wie z.B. Siliziumdioxyd sein, welches mit Hilfe eines Aufdampfverfahrens aufgebracht wird. Die obere Fläche des Plättchens kann dann poliert werden, Die epitaktisch gewachsenen Siliziumschichten, die auf der oberen Fläche des Siliziumkarbids aufgewachsen sind, werden nun in einzelne Inseln geteilt und durch Siliziumkarbid am Grunde und Siliziumkarbid oder ein anderes, als Seitenbelag dienendes dielektrisches Material voneinander abgetrennt. So werden Halbleitervorrichtungen, die auf irgendeine der N-leitenden epitaktisch aufgewachsten Siliziuminseln durch in der Halbleitertechnik bekannte Legierungs- und Diffusionsverfahrensschritte hergestellt wurden, durch eine Siliziumkarbidschicht am Grunde und durch eine entsprechende dielektrische Schicht an den seitlichen Erstreckungen voneinander abgetrennt.
Entsprechend der Fig. 1 nimmt die epitaktisch gewachsene Schicht 11 aus Siliziumkarbid, die auf der Oberfläche des monokristallinen Substrates 10 aufliegt, die Kristallorientierung des Substrates an. Daraus resultiert eine Siliziumkarbidschicht, welche ihrerseits kristallinen Charakter hat, und eine hohe Dichte sowie eine ausgezeichnete dielektrische Eigenschaft aufweist, die für Isolations zwecke zwischen Substrat und dem anschließend darauf aufgebrachten elektrisch aktiven Schichtmaterial geeignet ist.
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Es können dann auf die Siliziumkarbidschicht 11 eine oder mehrere weitere Schichten.12, 13 und 14 aufgebracht werden, die aus elektrisch aktivem Material bestehen, beispielsweise eine Anzahl von N-leitenden Siliziumschichten, weiterhin können auch Schichten aufgebracht werden, die einen Widerstand aufweisen, z.B. Glas-Cermet-Metall-Zusammensetzungen oder leitende Kupfer- oder Aluminiu mf ilm e.
Wie in Fig. Ib gezeigt, kann als Halbleitermaterial auch eine Schicht 12 aus N leitendem Silizim zuerst epitaktisch auf die Oberfläche der Siliziumkarbidschicht 11 aufgebracht werden, worauf eine Schicht 13 eines N -leitenden sowie eine Schicht 14 eines N-leitenden Halbleitermaterials aus Silizium aufgebracht wird. Eine Maske aus Siliziumdioxyd 15 wird dann mittels eines bekannten photolithographischen Maskierungsverfahrens über den genannten Schichten aufgebracht. Dann wird die Anordnung in einer geeigneten Ätzlösung geätzt, beispielsweise in Fluorwasserstoff oder in einer Mischung aus Fluorwasserstoff und Salpetersäure.
Der Verfahrens schritt des Ätzens ergibt eine Struktur, wie sie allge;.- .^ Fig. Ic gezeigt ist. Dort sieht man die Kanäle 16, die die verschiedenen Schichten 12 aus N-leitendem Silizium durchsetzen, nämlich die Schichten 12, 13 und 14, die bis hinunter auf die Schicht 11 aus Siliziumkarbid reichfen. Im nächsten Verfahrens schritt, der in Fig. Id dargestellt ist, wird das Substrat mit einem isolierenden Material 17 bedeckt, das die Kanäle 16 insbesondere an allen Seiten abdeckt. Das isolierende Material 17 kann aus zusätzlichem Siliziumkarbid oder aus einem anderen dielektrischen Material bestehen, beispielsweise aus Siliziumdioxyd, welches zur elektrischen Isolation geeignet ist. Der Niederschalg des polykristallinen Siliziums 17a füllt die Kanäle 16 aus. Dann wird eine Struktur hergestellt, in der die epitaktisch gewachsenen N-leitenden Schichten einer halbleitenden Komponente sowohl von dem Siliziumsubstrat 10 als auch untereinander durch die Siliziumkarbidschicht 11 und die Schicht isolierenden Materials 17 getrennt sind.
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In dem Ausführungsbeispiel, welches in Fig. 2 gezeigt ist, sieht man unter ä einen Einkristall aus Silizium als Substrat 20, welcher zuerst mit einer isolierenden Schicht aus Siliziumkarbid 21 und weiter mit einer Schicht 22 aus N leitendem Silizium sowie mit der Schicht 23 aus N-leitendem Silizium wird. Die Anordnung wird dann mit einer geeigneten Maskierungsschicht 24 maskiert, beispielsweise mit Siliziumdioxyd und es werden die Kanäle 29 mittels einer bekannten photolithographischen Maskierungs- und Ätztechnik hergestellt.
Weiterhin wird entsprechend der Fig. 2b ein N -leitender Störstoff mit hohem Diffusionsvermögen in die Seitenerstreckungen der geätzten Kanäle 29 eindiffundiert, so daß die freigelegten Teile der Schicht vom N-leitenden Zustand in SiIi ~ zium des N -Leitfähigkeitstyps überführt werden. Nunmher reichen die N -leitende Siliziumschicht 22 und die eindiffundierten N -leitenden Teile 25 bis zur Oberfläche des Plättchens, wodurch sich bei der Transistorherstellung eine Herabsetzung des Kollektorwiderstandss ergibt.
Nach der Fig. 2c wird nunmehr die maskierende Schicht 24 vorzugsweise entfernt und eine Schicht aus Siliziumkarbid 26 oder einem anderen dielektrischenMaterial, beispielsweise Siliziumdioxyd überden oberen Teil der Vorrichtung sowie auf die seitlichen Erstreckungen und auf den Grund der Kanäle 29 zur elektrischen Isolierung aufgebracht. Die Kanäle werden dann mit einem Material 27 ausgefüllt, das gegen hohe Temperaturen widerstandsfähig ist, beispielsweise mit polykristallinem Silizium . Nach Wunsch kann das Material 24 isolierendes Material wie Siliziumdioxyd oder Siliziumkarbid sein.
Das überstehende polykristalline Silizium 27 wird dann durch Polieren entfernt, wie es aus der Fig. 2g ersichtlich ist, wodurch sich eine Struktur ergibt, in der die individuellen Komponente 18 durch die Schichten 21 und 20 elektrisch gegeneinander isoliert sind.
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Die aktiven Halbleitervorrichtungen werden innerhalb einer epitaktischen Siliziumschicht aus N-leitendem Material durch konventionelle Legierung und/oder Diffusions Verfahrens schritte hergestellt. Bei der Herstellung einer Transistorvorrichtung lann eine Basiszone aus P-leitendem Material 28 und eine Emitterzone 30 aus N -leitendem Material mittels konventioneller Diffusionsverfahren hergestellt werden. Schließlich werden noch elektrische. Zuführungen an der Kollektor basis- und Emitterzonen angebracht.
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Claims (1)

Patentanspruch
1. Verfahren zum elektrischen Isolieren verschiedener in einer integrierten oder monolithischen Halbleitervorrichtung zusammengefaßter Schaltelemente gegeneinander und gegen das gemeinsame Substrat, dadurch gekennzeichnet, daß auf die Oberfläche eines Siliziumsubstrates zunächst eine dünne isolierende Schicht aus Siliziumcarbid epitaktisch aufgebracht und hierauf wiederum die verschiedenen für die zu erstellenden Schaltelemente erforderlichen Halbleiterschichten epitaktisch aufgezüchtet werden, daß durch bekannte, in Verbindung mit Maskierungsverfahren durchgeführte Ätzschritte die aufgebrachten aktiven Halbleiterschichten in einzelne, den verschiedenen Schaltelementen entsprechende Bereiche aufgeteilt werden und daß durch einen weiteren epitaktischen Aufwachsprozess die einzelnen Schaltelemente auiiin ihren seitlichen Erstreckungen mit einer dünnen Schicht aus Siliziumcarbid isoliert und die entstandenen Vertiefungen mit isolierendem dielektrischem Material ausgefüllt werden.
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DE1966J0032009 1965-10-18 1966-10-15 Verfahren zum herstellen einer integrierten halbleiterschaltung mit verschiedenen, gegeneinander und gegen ein gemeinsames siliziumsubstrat elektrisch isolierten schaltungselementen Granted DE1564191B2 (de)

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US497332A US3400309A (en) 1965-10-18 1965-10-18 Monolithic silicon device containing dielectrically isolatng film of silicon carbide

Publications (2)

Publication Number Publication Date
DE1564191A1 true DE1564191A1 (de) 1970-01-22
DE1564191B2 DE1564191B2 (de) 1976-11-11

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NL (1) NL6614597A (de)
SE (1) SE339847B (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3905037A (en) * 1966-12-30 1975-09-09 Texas Instruments Inc Integrated circuit components in insulated islands of integrated semiconductor materials in a single substrate
US3497773A (en) * 1967-02-20 1970-02-24 Westinghouse Electric Corp Passive circuit elements
FR1527898A (fr) * 1967-03-16 1968-06-07 Radiotechnique Coprim Rtc Agencement de dispositifs semi-conducteurs portés par un support commun et son procédé de fabrication
US3490140A (en) * 1967-10-05 1970-01-20 Bell Telephone Labor Inc Methods for making semiconductor devices
US3789276A (en) * 1968-07-15 1974-01-29 Texas Instruments Inc Multilayer microelectronic circuitry techniques
JPS557946B2 (de) * 1972-04-19 1980-02-29
JPS5226182A (en) * 1975-08-25 1977-02-26 Hitachi Ltd Manufacturing method of semi-conductor unit
FR2335046A1 (fr) * 1975-12-12 1977-07-08 Thomson Csf Procede collectif de fabrication de dispositifs semi-conducteurs a jonction et dispositifs obtenus par ce procede
JPS5272399A (en) * 1975-12-13 1977-06-16 Fujitsu Ltd Method and apparatus for growth of single crystals of al2o3 from gas p hase
DE2658304C2 (de) * 1975-12-24 1984-12-20 Tokyo Shibaura Electric Co., Ltd., Kawasaki, Kanagawa Halbleitervorrichtung
US4028149A (en) * 1976-06-30 1977-06-07 Ibm Corporation Process for forming monocrystalline silicon carbide on silicon substrates
GB1548520A (en) * 1976-08-27 1979-07-18 Tokyo Shibaura Electric Co Method of manufacturing a semiconductor device
US4161743A (en) * 1977-03-28 1979-07-17 Tokyo Shibaura Electric Co., Ltd. Semiconductor device with silicon carbide-glass-silicon carbide passivating overcoat
US4762806A (en) * 1983-12-23 1988-08-09 Sharp Kabushiki Kaisha Process for producing a SiC semiconductor device
US4524237A (en) * 1984-02-08 1985-06-18 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Increased voltage photovoltaic cell
US5229625A (en) * 1986-08-18 1993-07-20 Sharp Kabushiki Kaisha Schottky barrier gate type field effect transistor
JPH067594B2 (ja) * 1987-11-20 1994-01-26 富士通株式会社 半導体基板の製造方法
US5011706A (en) * 1989-04-12 1991-04-30 Dow Corning Corporation Method of forming coatings containing amorphous silicon carbide
US5468674A (en) * 1994-06-08 1995-11-21 The United States Of America As Represented By The Secretary Of The Navy Method for forming low and high minority carrier lifetime layers in a single semiconductor structure
US5677230A (en) * 1995-12-01 1997-10-14 Motorola Method of making wide bandgap semiconductor devices
US7060516B2 (en) * 2002-09-30 2006-06-13 Bookham Technology, Plc Method for integrating optical devices in a single epitaxial growth step
US10861694B2 (en) * 2017-01-17 2020-12-08 Zf Friedrichshafen Ag Method of manufacturing an insulation layer on silicon carbide

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2840494A (en) * 1952-12-31 1958-06-24 Henry W Parker Manufacture of transistors
NL244520A (de) * 1958-10-23
US3158788A (en) * 1960-08-15 1964-11-24 Fairchild Camera Instr Co Solid-state circuitry having discrete regions of semi-conductor material isolated by an insulating material

Also Published As

Publication number Publication date
FR1497326A (fr) 1967-10-06
CH442535A (de) 1967-08-31
SE339847B (de) 1971-10-25
US3400309A (en) 1968-09-03
NL6614597A (de) 1967-04-19
CA926022A (en) 1973-05-08
DE1564191B2 (de) 1976-11-11
GB1124853A (en) 1968-08-21

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