TW201736630A - Ge單晶薄膜之製造方法及光裝置 - Google Patents

Ge單晶薄膜之製造方法及光裝置 Download PDF

Info

Publication number
TW201736630A
TW201736630A TW105138991A TW105138991A TW201736630A TW 201736630 A TW201736630 A TW 201736630A TW 105138991 A TW105138991 A TW 105138991A TW 105138991 A TW105138991 A TW 105138991A TW 201736630 A TW201736630 A TW 201736630A
Authority
TW
Taiwan
Prior art keywords
mask
single crystal
substrate
thin film
film
Prior art date
Application number
TW105138991A
Other languages
English (en)
Inventor
和田一実
八子基樹
山本直克
川西哲也
赤羽浩一
坂本高秀
Original Assignee
國立大學法人東京大學
國立研究開發法人情報通信研究機構
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立大學法人東京大學, 國立研究開發法人情報通信研究機構 filed Critical 國立大學法人東京大學
Publication of TW201736630A publication Critical patent/TW201736630A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/042—Coating on selected surface areas, e.g. using masks using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/08—Germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2304/00—Special growth methods for semiconductor lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2304/00—Special growth methods for semiconductor lasers
    • H01S2304/12—Pendeo epitaxial lateral overgrowth [ELOG], e.g. for growing GaN based blue laser diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/021—Silicon based substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/3223—IV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Lasers (AREA)
  • Chemical Vapour Deposition (AREA)
  • Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本發明之目的在於提供一種能夠不經熱處理而於Si基板上形成貫穿位錯減少之Ge單晶薄膜的Ge單晶薄膜之製造方法及具備藉由該製造方法所製造之Ge單晶薄膜之光裝置。 本發明之Ge單晶薄膜之製造方法係於Si基板上形成較薄之介電體之線與間隙，使Ge於其上成長。藉由本製造方法所製造之Ge單晶薄膜之貫穿位錯可藉由調整線與間隙及Ge膜厚而達成1×105cm-2之貫穿位錯密度，可大幅削減貫穿位錯。因此，本光裝置由於載子之再結合缺陷減少，故而若為雷射則可減小閾值電流。

Description

Ge單晶薄膜之製造方法及光裝置
本發明係關於一種於矽(Si)基板上形成鍺(Ge)單晶薄膜之Ge單晶薄膜之製造方法及具備藉由該製造方法所製造之Ge單晶薄膜之光裝置。
近年來，作為光半導體裝置，開發有利用Ge之光裝置。本說明書中，將雷射之類之光源、光調變器及受光器統稱為「光裝置」。圖1係說明利用Ge之雷射之構造的圖。圖1之雷射係於n型之Si基板上形成n型之Ge薄膜，進而積層p型之Si薄膜。圖2係說明圖1之雷射之電氣特性(電流對輸出)的圖。如圖2所示，Ge雷射之閾值電流Ith 為280 kA/cm2 。III-V族半導體雷射之閾值電流為10 kA/cm2 左右，因此當前之課題在於減小Ge雷射之閾值電流Ith 。進而，於將Ge應用於光調變器及受光器之情形時，暗電流I之減小同樣成為課題。 Ge雷射之閾值電流Ith 及光調變器、受光器之暗電流較大之原因在於Ge薄膜所發生之結晶之位錯。位錯係因於半導體之異質磊晶成長中由不同之晶格常數所致之應變而產生。例如Si與Ge之晶格常數分別為5.430 Å與5.658 Å，存在約4%之差，成長於Si基板上之Ge單晶必然存在位錯。位錯密度通常約為1×108 cm-2 左右，如後所述藉由熱處理而減少至1×106 cm-2 左右。Ge光裝置係製為成長於Si基板上之Ge，Ge內存在上述密度之位錯。結晶內之位錯導致相當於載子之再結合缺陷或生成缺陷之作用，因此Ge雷射之閾值電流高於既有之III-V族雷射，又，於光調變器與受光器時暗電流亦遠高於III-V族系。因此，Ge結晶內之位錯之減少對於Ge光裝置之實用化而言不可或缺。 再者，有時將自與Si之界面起延伸至Ge成長表面之位錯稱為「貫穿位錯」，將存在於Ge與Si之界面之位錯稱為「界面位錯」。 只要存在晶格常數之差，則無法物理地實現使Si基板上之Ge完全不發生位錯。雖然有減少Si基板上之Ge之位錯之報告，但其僅報告使Ge於10×10 μm2 之狹小區域內選擇成長，且藉由高溫之熱處理而自Ge去除該貫穿位錯。即便如此，若換算成位錯密度，則僅為106 cm-2 ，若將光裝置於Si基板上之佔有面積預估為2×500 μm2 左右，則於該面積內偶然地存在一個以下之位錯之位錯密度成為105 cm-2 ，期望較報告值低1位或其以上之低位錯化。進而，若於Si上單獨存在雷射等光裝置，則亦能夠藉由熱處理而實現位錯減少，但上述光裝置為了積體化而於Si基板之其他區域形成有其他電路，無法進行高溫之熱處理，因此期望上述位錯密度係於Ge成長後實現。 因此，亦進行有可於Ge成長之時間點減少位錯之研究(例如參照非專利文獻1及2)。 [先前技術文獻] [非專利文獻] [非專利文獻1]Hyun-Yong Yu，etc., "High quality single-crystal germanium-on-insulator on bulk Si substrates based on multistep lateral over-growth with hydrogen annealing", Applied Physics Letters 97, 063503 (2010) [非專利文獻2]K. Oda, etc., "Crystallinity Improvement of Ge Waveguides Fabricated by Epitaxial Lateral Overgrowth and Chemical Mechanical Polishing", International Conference on Solid State Devices and Materials, Sapporo, 2015, p612-613
[發明所欲解決之問題] 圖3係非專利文獻1所報告之於Si基板上減少位錯而成長之Ge結晶之剖面照片。於非專利文獻1中，於Si基板上配置高約500 nm之SiO2 之遮罩。若使Ge於其上成長，則於SiO2 表面Ge不成長，而於Si基板上Ge成長。Ge成長中所發生之位錯沿Ge之結晶方向進展並於與SiO2 之界面終止(如此沿橫向而非薄膜表面延伸之位錯亦稱為「貫穿位錯」)。非專利文獻1中，為了使貫穿位錯於與SiO2 之界面終止，SiO2 之遮罩之厚度須為500 nm左右。非專利文獻1中，於Ge所發生之位錯於與SiO2 之界面終止後仍使Ge成長，使其與自SiO2 之遮罩之相對側成長而來之Ge於遮罩上接合。進而使Ge成長變厚，藉此可於高出SiO2 之遮罩之部分(與Si基板相距500 nm以上之部分)獲得一致且平坦之Ge單晶。 然而，如上所述，非專利文獻1中，為了獲得無貫穿位錯之Ge單晶，必需厚於500 nm之SiO2 遮罩層，必須越過該遮罩而積層Ge，從而存在耗費時間與成本之課題。 圖4係非專利文獻2所報告之於Si基板上減少位錯而成長之Ge結晶之剖面照片。非專利文獻2中，於Si基板上形成較薄之SiO2 薄膜，將其一部分去除而露出Si基板。將Si基板露出之部分稱為「窗」。若於400℃下使Ge於此種基板成長，則由於在SiO2 表面Ge不成長，故而Ge結晶自窗開始成長。並且，若成長之Ge結晶之厚度變得大於SiO2 薄膜，則Ge結晶不僅向上方(與Si基板為相反側)成長，且亦沿著SiO2 薄膜而向橫向(與Si基板平行之方向)成長。非專利文獻2中，利用沿著SiO2 薄膜而向橫向成長之Ge結晶無位錯這一點，使Ge繼續成長而於一側獲得寬約5 μm且無位錯之Ge單晶。 然而，非專利文獻2之方法對於獲得較大之Ge單晶有效，但記載有於窗上方發生高密度之貫穿位錯，無法於Si上無位錯地獲得薄膜之Ge單晶。又，為了使無位錯Ge於SiO2 上成長至寬5 μm，必需長時間之磊晶成長，存在耗費時間與成本之課題。 因此，本發明為了解決上述課題，其目的在於提供一種能夠不經熱處理而於Si基板上形成貫穿位錯減少之Ge單晶薄膜的Ge單晶薄膜之製造方法及具備藉由該製造方法所製造之Ge單晶薄膜之光裝置。 [解決問題之技術手段] 為了達成上述目的，本案發明之Ge單晶薄膜之製造方法係於Si基板上形成使Si表面呈短條狀露出之短條狀之介電薄膜之遮罩，使Ge於其上成長。本方法利用Ge空孔之平衡濃度之應變相依性，其於原理上不同於上述非專利文獻之製造方法。對此，以下就介電體為SiO2 之情形加以說明。 空孔之平衡濃度一般根據對結晶施加之應變之量而變化。例如若施加三維(靜水壓型)之壓縮應變，則結晶中之空孔之平衡濃度降低。此處，考慮使形成於Si上之SiO2 薄膜(遮罩)形成短條狀之孔(窗)，使Ge於該短條狀之孔區域中露出之Si上成長。 將該情形時之Ge之成長過程示於圖18。以下之說明中，將結晶表面之刻面記為(000)。如非專利文獻1所記載，Ge不會於SiO2 上成長，因此如圖18(A)所示般於露出之Si上成長。Ge結晶之剖面為梯形狀。明確可知，於此時，Ge結晶之表面為(001)，側面為(311)。若該成長繼續進行，則成長速度較快之(001)消失，整體經(311)覆蓋，剖面成為三角形。 其後，Ge仍於保持(311)面之狀態下成長，一直成長至如圖18(B)所示般與SiO2 遮罩接觸之部分之Ge結晶之高度達到SiO2 遮罩之厚度。Ge結晶之剖面成為五邊形。至此，Ge結晶係於壓縮狀態下成長，成為壓縮應變達到最高之狀態。以下將圖18(B)之狀態稱為「臨界應變結構」。 若進一步成長，則由於Ge不會於SiO2 上成長，故而如圖18(C)所示般以避開SiO2 遮罩之方式於表面出現(111)與(11-1)。Ge結晶之剖面成為算盤珠狀。上部之算盤珠狀之剖面形狀為適於應力釋放之形狀，因此成長時所蓄積之壓縮應變被釋放，Ge結晶成為無應變(無壓縮狀態)。但於接近Si基板之部分(具有與SiO2 遮罩厚度相同之高度且剖面呈長方形的Si上之Ge結晶)依然具有壓縮應變。於該具有壓縮應變之Ge結晶上成長之Ge結晶則無應變。 總而言之，於圖18(B)所示之臨界應變結構之前，結晶整體處於應變狀態(壓縮狀態)，相對於此，圖18(B)過後成長之結晶除了具有由SiO2 遮罩厚度與Si露出層寬度構成之長方形之剖面的結晶以外，應變被釋放而成為無壓縮之無應變Ge。 以下說明壓縮應變Ge與無應變Ge中之貫穿位錯之行為。如圖19所示，因Si與Ge之晶格常數之差異而引起之貫穿位錯係作為開端於結晶表面之半環(半位錯環(half dislocation loop))，於成長初期便產生於結晶表面，釋放應變。將其形態示於圖19(A)。該半環為Ge缺損之位錯，稱為空孔型之半環。該半環藉由吞併空孔而延伸，延伸至應變最甚之Si/Ge之界面而消除界面之應變。如上所述，將該部分稱為「界面位錯」，將自表面至界面之部分稱為貫穿位錯。 處於壓縮狀態之Ge中，空孔平衡濃度降低，相對於此，若應變被釋放，則空孔平衡濃度恢復至無應變之Ge之空孔平衡濃度，此對於降低系統能量有效，因此空孔自(311)之表面擴散而進入至Ge內部。該空孔使空孔型半環擴大(圖19(B))。此時，越接近(311)表面則空孔濃度越高，因此越為表面側則擴大幅度越大。其結果，鄰接之半環彼此會合，藉此位錯自表面消失(圖19(C))。 以上為本發明所運用之無位錯化之機制。具體而言，若以圖18(B)之SiO2 之遮罩厚度及短條狀Si之寬度(Wsi)為參數而計算臨界應變結構之高度，則獲得圖20(C)之曲線圖。如下所述，將SiO2 厚度為20 nm且Si短條寬度為500 nm之情形以“×”示於該圖中。Ge之高度為100 nm左右時變為臨界應變結構，由此半環開始會合，貫穿位錯向橫向移動從而使貫穿位錯自表面消失。此與實驗結果一致。 具體而言，本案發明之製造方法進行如下步驟： 線與間隙形成步驟，其係將Si基板上之介電薄膜之一部分呈短條狀去除複數條而形成遮罩，使複數條短條狀之上述Si基板表面露出；及 Ge積層步驟，其係於600℃以上且900℃以下使Ge自未經上述遮罩覆蓋之上述Si基板表面進行磊晶成長，利用Ge覆蓋上述遮罩。 又，本案發明之光裝置具備： Si基板； 遮罩，其係配置於上述Si基板上，將介電薄膜之一部分呈短條狀去除複數條，使複數條短條狀之上述Si基板表面露出；及 n型或p型之Ge單晶薄膜，其與自上述遮罩露出之上述Si基板接觸並覆蓋上述遮罩。 利用本製造方法所製造之Ge單晶薄膜之貫穿位錯可藉由調整線與間隙及Ge膜厚而達成1×105 cm-2 之貫穿位錯密度，可大幅削減貫穿位錯。因此，本光裝置由於載子之再結合缺陷減少，故而若為雷射則可減小閾值電流。 因此，本發明可提供一種能夠不經熱處理而於Si基板上形成貫穿位錯減少之Ge單晶薄膜的Ge單晶薄膜之製造方法及具備藉由該製造方法所製造之Ge單晶薄膜之光裝置。 本案發明之製造方法之特徵在於： 以上述介電薄膜之厚度為100 nm以下、未被呈上述短條狀去除之上述介電薄膜之寬度為500 nm±10 nm、呈上述短條狀露出之上述Si基板表面之寬度Wsi為100 nm以上且1000 nm以下的方式，藉由上述線與間隙形成步驟形成上述遮罩；且 以自上述遮罩表面至與上述Si基板為相反側之表面之距離即厚度T為200 nm以上且400 nm以下的方式，藉由上述Ge積層步驟形成上述Ge單晶薄膜。 又，本案發明之光裝置之上述遮罩如圖20(C)所示，較佳為上述介電薄膜之厚度為100 nm以下，未被呈上述短條狀去除之上述介電薄膜之寬度為500 nm±10 nm，呈上述短條狀露出之上述Si基板表面之寬度Wsi為100 nm以上且1000 nm以下，上述Ge單晶薄膜之自上述遮罩表面至與上述Si基板為相反側之表面之距離即厚度T為200 nm以上且400 nm以下。 如上所述，遮罩層之厚度與Si之短條之寬度(Wsi)滿足圖20(C)之關係。此處，成為臨界應變結構之極點之五邊形之結晶之厚度越薄則越可縮短結晶成長所需之時間，因此Wsi宜為1 μm以下且SiO2 遮罩厚度宜為100 nm以下。若為該厚度，則無法期待非專利文獻1之位錯與SiO2 遮罩發生碰撞，進而，亦不同於非專利文獻2中於在Si上成長之Ge存在高密度位錯。如此清晰表明本案發明為與非專利文獻1、2於原理上不同之方法。 本案發明之製造方法中， 以如圖17所示，採用座標(Wsi，T)(單位：nm)時，位於以 A(100，350) B(400，200) C(800，200) D(600，250) E(400，350) F(200，350) G(200，400) 7點作為頂點之多邊形所圍成之寬度Wsi與厚度T之區域的方式，藉由上述線與間隙形成步驟形成上述遮罩，藉由上述Ge積層步驟形成上述Ge單晶薄膜。 又，本案發明之光裝置較佳為具備 採用座標(Wsi，T)(單位：nm)時，位於以 A(100，350) B(400，200) C(800，200) D(600，250) E(400，350) F(200，350) G(200，400) 7點作為頂點之多邊形所圍成之寬度Wsi與厚度T之區域的上述遮罩與上述Ge單晶薄膜。 藉由將線與間隙及Ge膜厚調整為上述範圍獲得Ge單晶薄膜，可提供一種於單一模式下發光、傳輸之雷射或光調變器之光裝置。 [發明之效果] 本發明提供一種能夠不經熱處理而於Si基板上形成貫穿位錯減少之Ge單晶薄膜的Ge單晶薄膜之製造方法及具備藉由該製造方法所製造之Ge單晶薄膜之光裝置。
參照隨附圖式說明本發明之實施形態。以下所說明之實施形態為本發明之實施例，本發明並不受以下實施形態之限制。再者，於本說明書及圖式中，符號相同之構成要素表示相互相同者。又，於本說明書中，以對Si基板表面積層Ge之方向為「上」而進行說明。 [實施形態1] 本實施形態中說明之Ge單晶薄膜之製造方法係於Si基板上利用較薄之SiO2 層形成線與間隙(Line＆Space)，將該Si基板之SiO2 之線作為遮罩，使Ge自間隙部分之Si表面成長。有時亦將間隙部分之Si表面稱為窗(Window)。 具體而言，本製造方法進行如下步驟： 線與間隙形成步驟，其係將Si基板上之介電薄膜之一部分呈短條狀去除複數條而形成遮罩，使複數條短條狀之上述Si基板表面露出；及 Ge積層步驟，其係於600℃以上且900℃以下使Ge自未經上述遮罩覆蓋之上述Si基板表面進行磊晶成長，利用Ge覆蓋上述遮罩。 圖5係說明藉由線與間隙形成步驟所形成之SiO2 薄膜之遮罩的圖。 以下說明之遮罩如下所述。 SiO2 厚度：20 nm SiO2 遮罩寬度D：500 nm SiO2 遮罩間隙(間隙、窗)Wsi：600 nm SiO2 遮罩長度：30 μm SiO2 遮罩數量：26條 於Si基板形成20 nm以下之氧化膜，藉由微影與蝕刻而形成上述設計值之SiO2 之遮罩。再者，如後所述，上述值為一例，亦可為其他值。再者，遮罩或膜厚之相關數值為設計值，即便存在10%左右之製造誤差亦並非背離以下所說明之內容。 然後，藉由Ge積層步驟而於形成有上述遮罩之Si基板積層Ge。Ge積層步驟係藉由使用GeH4 氣體之超高真空化學氣相沈積(UHV/CVD)方法而進行。UHV/CVD時之Ge成長溫度為600℃至900℃。Ge層之厚度可藉由UHV/CVD之時間進行調整。例如可將Ge薄膜之膜厚T設為200 nm以上且400 nm以下。再者，所謂膜厚T係自SiO2 線之表面至Ge薄膜表面之厚度。 本實施形態中，於與形成有上述遮罩之位置不同的位置設置基板之Si面廣泛露出之區域，於該區域亦積層Ge。將該區域所成長之Ge稱為「毯覆式Ge」。 圖6係說明Ge積層步驟中之Ge之成長的剖視圖。 圖6(A)係說明Ge積層步驟之初期階段的圖。於Ge積層步驟之初期階段，Ge完全未於SiO2 之遮罩上沈積，而僅於窗部成長。於該階段，(001)刻面優先成長，於與SiO2 遮罩之邊界部出現(311)刻面。 圖6(B)係說明於窗部成長之Ge之膜厚變大而超過SiO2 之遮罩之厚度之階段的圖。Ge之(311)刻面進而變為成長較慢之(111)與(11-1)刻面。(111)與(11-1)刻面向SiO2 之遮罩上方而非Si基板方向成長，於遮罩上與自相鄰窗部成長而來之Ge之(111)及(11-1)刻面接觸。 圖6(C)係說明於遮罩上積層Ge接觸後之階段的圖。若成長繼續進行，則Ge之(111)與(11-1)刻面之接觸部分變得低於其他部分而成為凹處。於該凹處出現成長較快之Ge之(001)刻面，以填埋凹處之方式進行成長。另一方面，遮罩上(上述凹處之下部分)由於無GeH4 之供給，故而不會發生反應，Ge不會成長。因此於遮罩上留下圓頂狀之空間。 圖6(D)係說明Ge積層步驟結束時之Ge薄膜之狀態的圖。又，圖7係說明Ge積層步驟結束後之Ge單晶薄膜的剖面SEM照片。遮罩上之凹處被成長較快之Ge之(001)刻面填埋，而獲得平坦之Ge薄膜。又，可知遮罩上存在空間。圖6中，以2個積層Ge(2個窗)進行說明，但窗為3個以上時亦相同。 圖8～圖10係說明Ge積層步驟結束後之Ge單晶薄膜的剖面TEM照片。本照片之遮罩之線厚度為15 nm、線寬度D為500 nm、窗Wsi為600 nm。圖9係放大SiO2 之線附近之照片，圖10係放大窗之照片。尤其根據圖10可知，於Ge積層步驟之初期階段，Ge結晶發生位錯。然而，所發生之位錯並未向上方成長，而於中途向Si基板方向進展且於與Si基板之界面結束，或與鄰接之貫穿位錯會合而結束。如此，根據剖面TEM照片可知，藉由本製造方法所製造之Ge單晶薄膜之位錯存在於低於遮罩上所出現之圓頂狀空間的位置(相較於圓頂狀空間之高度更靠Si基板側)，但幾乎不存在於高於圓頂狀空間之位置。例如圖10所示之貫穿位錯於距離Si基板表面約100 nm之高度向Si基板表面返回。 其次，為了確認Ge之貫穿位錯密度而進行廣範圍之缺陷評價。圖11與圖12係說明藉由本製造方法所製造之Ge單晶薄膜之表面缺陷評價之結果的AFM(原子力顯微鏡)像照片。薄膜表面之貫穿位錯係以坑之形式顯現。若進行化學蝕刻，則坑部分之蝕刻速度快於其他部分而變為凹處，從而可藉由AFM進行觀察。如上所述，本實施形態中，於遮罩形成區域以外之區域成長毯覆式Ge。圖11(A)係遮罩形成之ATM像(10 μm×10 μm)，圖11(B)係毯覆式Ge之ATM像(10 μm×10 μm)。於ATM像中坑係作為黑點被觀察到。將圖11(A)與(B)進行比較，可知於毯覆式Ge表面存在多個坑(貫穿位錯)，但於遮罩形成成長之Ge則不存在坑(貫穿位錯)。再者，圖11(A)之左側存在呈現黑色之區域，此為Ge之膜厚變薄之部分而並非坑。 圖12係放大觀察區域之ATM像(30 μm×30 μm)。若將觀察區域放大至此，則僅可發現1個坑。根據該結果可知如下內容。 ・毯覆式Ge存在多個坑。即，貫穿位錯之密度為7×107 cm-2 。 ・成長於遮罩上之Ge之貫穿位錯之密度為1×105 cm-2 。 ・藉由本製造方法所製造之Ge單晶薄膜可將貫穿位錯之密度較毯覆式Ge減少近3位數。 此處，以下使用圖13與圖14研究利用形成有SiO2 之遮罩之Si基板而可減少Ge結晶之貫穿位錯密度的原因。 圖13係在毯覆式Ge拍攝貫穿位錯所得之剖面SEM照片。圖14係說明成長於SiO2 之線與間隙上之Ge於成長過程中發生之貫穿位錯之動向的模式圖。 如上所述，於毯覆式Ge中貫穿位錯之密度為1×108 cm-2 。因此，如圖13所示，於1×1 μm2 之區域存在一個貫穿位錯。此處，SiO2 之遮罩之線寬度為500 nm、窗寬度為600 nm，因此統計上而言，於窗之Si上成長之Ge存在1條貫穿位錯。 Ge於該間隙部分成長之極早期發生位錯(圖14(a))，該位錯因向遮罩側面與Ge之界面產生之應變而於Ge層內發生彎曲、或向與遮罩側面之層界面移動(圖14(b))。並且，該貫穿位錯於Ge之成長中途向Si基板方向返回(參照圖10)、或到達遮罩之側面而成為被遮罩側面與Ge之界面固定之狀態(參照圖9)。即，成長至窗之上方之貫穿位錯極少。該現象僅於厚度100 nm以下之薄遮罩發生。 即，本製造方法就使用薄SiO2 線與間隙之方面而言不同於非專利文獻1之製造方法，就窗之上方之貫穿位錯極少之方面而言亦不同於非專利文獻2之製造方法。 [實施形態2] 圖15係說明本實施形態之光裝置301的剖視圖。光裝置301具備： Si基板11； 遮罩12，其係配置於Si基板11上，將介電薄膜之一部分呈短條狀去除複數條，使複數條短條狀之上述Si基板表面露出；及 n型或p型之Ge單晶薄膜13，其與自遮罩12露出之Si基板11接觸並覆蓋遮罩12。 符號14為形成於Ge單晶薄膜13之與Si基板11相反一側且極性與Ge單晶薄膜13不同之Ge單晶薄膜。即，於Ge單晶薄膜13與Ge單晶薄膜14之間形成pn接合。 符號15為電極。 光裝置301之遮罩12較佳為介電薄膜之厚度為100 nm以下，未被呈上述短條狀去除之介電薄膜之寬度為500 nm±10 nm，呈上述短條狀露出之Si基板11表面之寬度Wsi為100 nm以上且1000 nm以下， Ge單晶薄膜13較佳為自遮罩12表面至與上述Si基板為相反側之表面之距離即厚度T為200 nm以上且400 nm以下。 光裝置301具備Ge單晶薄膜13，上述Ge單晶薄膜13係藉由Ge積層步驟而積層於藉由實施形態1中說明之製造方法之線與間隙形成步驟所形成之並列有SiO2 薄膜之遮罩12之Si基板11。如實施形態1所說明，Ge單晶薄膜13於與Si基板11之界面或與SiO2 遮罩12之界面存在位錯，於光進行傳輸之區域及Ge之pn接合部分極少存在位錯。因此，若利用光裝置301製造半導體雷射，則可減少載子之再結合缺陷，可減小閾值電流(即便於Si基板與Ge結晶之界面存在位錯，亦由於為n型彼此或p型彼此之接合而無影響)。 於將光裝置301用作單一模式之光調變器之情形時，具備採用座標(Wsi，T)(單位：nm)時，位於以 A(100，350) B(400，200) C(800，200) D(600，250) E(400，350) F(200，350) G(200，400) 7點作為頂點之多邊形所圍成之寬度Wsi與厚度T之區域的遮罩12與Ge單晶薄膜13。 圖16係改變窗(Wsi)與Ge結晶之厚度(T)而製作光裝置，並觀察傳輸之光之模式之狀態所得之結果。再者，T為距遮罩表面之厚度。圖16中，“S”為光可於單模下傳輸之範圍，“M”為光於多模下傳輸之範圍，無記號則表示光無法進行傳輸之範圍。其中，將對光可於單模下傳輸之範圍進行特定之圖示於圖17。 如上所述，利用本製造方法製造時藉由調整窗(Wsi)與Ge結晶之厚度(T)，能夠製造可用作光源、光調變器、受光器之光裝置。 本發明之光裝置並不限定於如圖15之構造。例如亦可為圖22與圖23所說明之光裝置之構造。光裝置302係於Ge單晶薄膜13之側面形成Ge單晶薄膜14之構造。又，光裝置303係對Ge單晶薄膜13之上表面之一部分進行離子布植而改變極性之構造。 再者，於本實施形態中，就Si基板11之極性與Ge單晶薄膜13之極性相同之情形進行了說明，但本發明之光裝置並不排除Si基板11之極性與Ge單晶薄膜13之極性不同之構造。 [實施形態3] 對在Si基板形成窗(Wsi)為1 μm以上之線與間隙而使Ge成長之Ge單晶薄膜之製造方法進行說明。遮罩寬度D與實施形態1相同。如實施形態1所說明，藉由線與間隙形成步驟而於Si基板上形成線與間隙。繼而，如實施形態1所說明，藉由Ge積層步驟而使Ge單晶薄膜磊晶成長。使用圖6、圖18～圖21說明該情形時之貫穿位錯減少之機制。再者，各圖均為沿與遮罩垂直之面切斷Si基板所得之剖視圖。 [情形1] 首先，說明於窗(Wsi)殘存SiO2 之情形。存在無法藉由線與間隙形成步驟之蝕刻而完全去除窗部之SiO2 之情況。使用圖6說明該情形時之藉由Ge積層步驟而進行之Ge磊晶成長。 於該情形時，圖6中記載之SiO2 為殘留SiO2 。圖6(A)及圖(B)如實施形態1中所說明。但殘留SiO2 並非線狀。進而，成長之Ge中存在成為算盤珠狀結晶者。此種算盤珠狀結晶於外周存在位錯，但若繼續成長而與鄰接之算盤珠狀結晶接觸，則位錯彼此反應而消失(圖6(C))。圖6(D)為Ge進一步成長之狀態，於圖6(C)中位錯消失後(上方)之結晶不存在位錯。與算盤珠狀結晶之接觸位置為距離Ge單晶薄膜表面300～400 nm之深度(自表面朝向Si基板方向)，但亦取決於Ge積層步驟之時間。 [情形2] 其次，使用圖18說明於窗(Wsi)未殘存SiO2 之情形。圖18為剖視圖。 圖18(A)為成長開始時之Ge單晶之狀態。Ge於間隙Wsi呈台面狀成長，出現(100)與(311)刻面。Ge單晶內因刻面之線膨脹係數之差異而產生壓縮應變。 (100)刻面成長快於(311)刻面成長。因此，如圖18(B)所示，Ge台面成為三角形。該三角形之Ge單晶之邊緣與遮罩接觸而產生最大之壓縮應變。 若Ge進一步成長，則如圖18(C)所示，自(311)刻面產生(111)刻面，Ge單晶成為算盤珠狀。若成為此種形狀，則Ge單晶所產生之壓縮應變減小(暫且稱為「無應變Ge」)。但與單晶兩側之遮罩及Si基板接觸之Ge層(長方形之部分)依然殘存壓縮應變(暫且稱為「壓縮應變Ge」)。 圖18(C)之無應變Ge之空孔之平衡濃度相較於壓縮應變Ge增加。因此，藉由自壓縮應變Ge向無應變Ge變化而空孔濃度變為未飽和，為了將其保持為平衡濃度，空孔自表面藉由擴散而進入。 [V]eq(壓縮應變)＜＜[V]eq(無應變) 使用圖19說明藉由擴散而被吞併至無應變Ge中之空孔之效果。 圖19(A)係圖18(B)之狀態且係追加記載所產生之應變的圖。如圖19(A)所示，位錯自Si基板起到達Ge表面，成為貫穿位錯與界面位錯。 為了彌補由Ge結晶之無應變化所引起之空孔之未飽和而自表面擴散而來之空孔如圖19(B)所示，誘發貫穿位錯之上升運動，使貫穿位錯於表面附近發生彎曲。 進而，Ge亦繼續成長，藉由空孔之擴散流而靠近之位錯彼此反應。其結果，如圖19(C)所示，表面附近變得無位錯。 於圖18(B)之狀態下，壓縮應變Ge向無應變Ge轉變，但自壓縮應變Ge向無應變Ge轉變之轉變點取決於遮罩之厚度與窗(Wsi)寬度。圖20係說明轉變點與遮罩之厚度、窗(Wsi)寬度之關係的圖。以遮罩厚度(μm)作為橫軸，以轉變點(nm)作為縱軸，繪製每種窗(Wsi)寬度之曲線。 圖20(A)為Ge單晶整體為壓縮應變Ge之狀態，圖20(B)為經過轉變點，Ge單晶之上方變為無應變Ge之狀態。轉變點係以Ge單晶之最高部分之高度(距離SiO2 表面之高度)表示。圖20(C)係針對每種窗(Wsi)寬度表示轉變點與遮罩厚度之關係的圖。例如於遮罩厚度為15 nm、窗(Wsi)寬度為500 nm時，轉變點為100 nm。各窗(Wsi)之曲線之右下為壓縮應變Ge之狀態(圖20(A))，左上為無應變Ge之狀態(圖20(A))。如圖20(C)所示，可知窗(Wsi)越窄、遮罩厚度越薄，則轉變點越早出現。 圖21係說明自圖20(A)之狀態向圖20(B)之狀態轉變時(轉變點)，剖面中之無應變Ge相對於壓縮應變Ge之面積比的圖。橫軸為遮罩之厚度(μm)，縱軸為面積比(無應變Ge/壓縮應變Ge)，繪製每種窗(Wsi)之曲線。 如圖21所示，可知遮罩厚度越小、窗(Wsi)寬度越小，則無應變Ge之面積比越大。 [其他實施形態] 於上述實施形態中，就「介電體」為SiO2 之情形進行了說明。但介電體並不限於SiO2 ，亦可為SiN、SiON、TaO或TiO。又，於上述實施形態中，就於Si基板上成長「Ge單晶薄膜」之情形進行了說明，但於Si基板上成長SiGe或SiGeSn等IV族結晶薄膜之情形時亦可利用上述遮罩。 [產業上之可利用性] 本發明之製造方法可應用於所有利用Ge單晶薄膜之光裝置之製造。
001‧‧‧刻面
11‧‧‧Si基板
11-1‧‧‧刻面
12‧‧‧SiO2 遮罩
13‧‧‧Ge單晶薄膜(n型)
14‧‧‧Ge單晶薄膜(p型)
15‧‧‧電極
111‧‧‧刻面
301‧‧‧光裝置
302‧‧‧光裝置
303‧‧‧光裝置
311‧‧‧刻面
T‧‧‧Ge結晶之厚度
Wsi‧‧‧SiO2 線間隙
圖1係說明利用Ge之雷射之構造的圖。 圖2係說明利用Ge之雷射之電氣特性的圖。 圖3係非專利文獻1所報告之成長於Si基板上之Ge結晶之剖面照片。 圖4係非專利文獻2所報告之成長於Si基板上之Ge結晶之剖面照片。 圖5係說明藉由本發明之製造方法之線與間隙形成步驟而形成於Si基板上之SiO2 薄膜之線的圖。 圖6(A)～(D)係說明本發明之製造方法之Ge積層步驟中之Ge之成長的剖視圖。 圖7係說明本發明之製造方法之Ge積層步驟結束後之Ge單晶薄膜的剖面SEM(Scanning Electron Microscope，掃描式電子顯微鏡)照片。 圖8係說明本發明之製造方法之Ge單晶薄膜的剖面TEM(Transmission Electron Microscope，貫穿式電子顯微鏡)照片。 圖9係說明本發明之製造方法之Ge單晶薄膜的剖面TEM照片。 圖10係說明本發明之製造方法之Ge單晶薄膜的剖面TEM照片。 圖11(A)、(B)係說明藉由本發明之製造方法所製造之Ge單晶薄膜之表面缺陷評價之結果的AFM(Atomic Force Microscope，原子力顯微鏡)像照片。 圖12係說明藉由本發明之製造方法所製造之Ge單晶薄膜之表面缺陷評價之結果的AFM(原子力顯微鏡)像照片。 圖13係於藉由本發明之製造方法所製造之Ge單晶薄膜中之毯覆式Ge(Blanket Ge)拍攝貫穿位錯所得之剖面SEM照片。 圖14(A)、(B)係說明藉由本發明之製造方法所製造之Ge單晶薄膜中之成長於SiO2 之線與間隙上之Ge於成長過程中發生之貫穿位錯之動向的模式圖。 圖15係說明本發明之光裝置的圖。 圖16係說明本發明之光裝置之基於SiO2 線間隙(Wsi)與Ge結晶之厚度(T)之光之傳輸模式的圖。 圖17係說明於本發明之光裝置中光於單模下傳輸之範圍的圖。 圖18(A)～(C)係說明本發明之製造方法之Ge積層步驟中之Ge之成長的剖視圖。 圖19(A)～(C)係說明本發明之製造方法之Ge積層步驟中之Ge之成長的剖視圖。 圖20(A)～(C)係說明本發明之製造方法之Ge積層步驟中之Ge之成長的剖視圖。 圖21係說明本發明之製造方法之Ge積層步驟中之Ge之成長的剖視圖。 圖22係說明本發明之光裝置的圖。 圖23係說明本發明之光裝置的圖。
無

Claims (6)

  1. 一種Ge單晶薄膜之製造方法，其進行如下步驟： 線與間隙形成步驟，其係將Si基板上之介電薄膜之一部分呈短條狀去除複數條而形成遮罩，使複數條短條狀之上述Si基板表面露出；及 Ge積層步驟，其係於600℃以上且900℃以下使Ge自未經上述遮罩覆蓋之上述Si基板表面進行磊晶成長，利用Ge覆蓋上述遮罩。
  2. 如請求項1之Ge單晶薄膜之製造方法，其係以上述介電薄膜之厚度為100 nm以下、未被呈上述短條狀去除之上述介電薄膜之寬度為500 nm±10 nm、呈上述短條狀露出之上述Si基板表面之寬度Wsi為100 nm以上且1000 nm以下的方式，藉由上述線與間隙形成步驟形成上述遮罩，且 以自上述遮罩表面至與上述Si基板為相反側之表面之距離即厚度T為200 nm以上且400 nm以下的方式，藉由上述Ge積層步驟形成上述Ge單晶薄膜。
  3. 如請求項2之Ge單晶薄膜之製造方法，其以採用座標(Wsi，T)(單位：nm)時，位於以 A(100，350) B(400，200) C(800，200) D(600，250) E(400，350) F(200，350) G(200，400) 7點作為頂點之多邊形所圍成之寬度Wsi與厚度T之區域的方式，藉由上述線與間隙形成步驟形成上述遮罩，並藉由上述Ge積層步驟形成上述Ge單晶薄膜。
  4. 一種光裝置，其包括： Si基板； 遮罩，其係配置於上述Si基板上，將介電薄膜之一部分呈短條狀去除複數條，使複數條短條狀之上述Si基板表面露出；及 n型或p型之Ge單晶薄膜，其與自上述遮罩露出之上述Si基板接觸並覆蓋上述遮罩。
  5. 如請求項4之光裝置，其中上述遮罩係上述介電薄膜之厚度為100 nm以下，未被呈上述短條狀去除之上述介電薄膜之寬度為500 nm±10 nm，呈上述短條狀露出之上述Si基板表面之寬度Wsi為100 nm以上且1000 nm以下，且 上述Ge單晶薄膜之自上述遮罩表面至與上述Si基板為相反側之表面之距離即厚度T為200 nm以上且400 nm以下。
  6. 如請求項5之光裝置，其具備採用座標(Wsi，T)(單位：nm)時，位於以 A(100，350) B(400，200) C(800，200) D(600，250) E(400，350) F(200，350) G(200，400) 7點作為頂點之多邊形所圍成之寬度Wsi與厚度T之區域的上述遮罩與上述Ge單晶薄膜。
TW105138991A 2015-11-27 2016-11-25 Ge單晶薄膜之製造方法及光裝置 TW201736630A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015231833A JP6706414B2 (ja) 2015-11-27 2015-11-27 Ｇｅ単結晶薄膜の製造方法及び光デバイス

Publications (1)

Publication Number Publication Date
TW201736630A true TW201736630A (zh) 2017-10-16

Family

ID=58763514

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105138991A TW201736630A (zh) 2015-11-27 2016-11-25 Ge單晶薄膜之製造方法及光裝置

Country Status (3)

Country Link
JP (1) JP6706414B2 (zh)
TW (1) TW201736630A (zh)
WO (1) WO2017090703A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2629197C2 (ru) * 2012-04-04 2017-08-25 Курарей Ко., Лтд. Сополимер, резиновая композиция с его использованием и шина

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0220438D0 (en) * 2002-09-03 2002-10-09 Univ Warwick Formation of lattice-turning semiconductor substrates
FR2896337A1 (fr) * 2006-01-17 2007-07-20 St Microelectronics Crolles 2 Procede de realisation d'une couche monocristalline sur une couche dielectrique
WO2007112066A2 (en) * 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
WO2008030574A1 (en) * 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
US8304805B2 (en) * 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8119494B1 (en) * 2010-07-29 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free hetero-epitaxy of lattice mismatched semiconductors
US8937366B1 (en) * 2011-04-26 2015-01-20 Stc.Unm Selective epitaxial overgrowth comprising air gaps
US9177967B2 (en) * 2013-12-24 2015-11-03 Intel Corporation Heterogeneous semiconductor material integration techniques

Also Published As

Publication number Publication date
JP6706414B2 (ja) 2020-06-10
JP2017098493A (ja) 2017-06-01
WO2017090703A1 (ja) 2017-06-01

Similar Documents

Publication Publication Date Title
KR101144466B1 (ko) 질화물 반도체 결정층을 제조하기 위한 방법
US9209023B2 (en) Growing III-V compound semiconductors from trenches filled with intermediate layers
CN103515419B (zh) 用于硅衬底上的iii‑v族氮化物层的梯度氮化铝镓和超晶格缓冲层
TW201344758A (zh) 半導體裝置及其製造方法
JP2005123619A (ja) シリコン基板上に形成された窒化物半導体及びその製造方法
US9640411B2 (en) Method for manufacturing a transistor device comprising a germanium channel material on a silicon based substrate, and associated transistor device
KR101178505B1 (ko) 반도체 기판과 이의 제조 방법
TWI585858B (zh) 在非平坦矽表面上之應力鬆弛緩衝層
US20060035447A1 (en) Semiconductor substrate and manufacturing method for the same
KR100738766B1 (ko) 반도체 기판의 제조 방법 및 전계 효과형 트랜지스터의 제조 방법
KR20180088878A (ko) 결정질 기판 상에 반극성 질화물 층을 획득하기 위한 방법
TW201523704A (zh) 無裂痕氮化鎵材料
CN111564756A (zh) 一种硅基无磷激光器及其制备方法
US7902046B2 (en) Thin buffer layers for SiGe growth on mismatched substrates
TW201736630A (zh) Ge單晶薄膜之製造方法及光裝置
CN111668090A (zh) 一种半导体结构及其制造方法
JP4283840B2 (ja) Ｉｉｉ族窒化物半導体の製造方法
KR20140021746A (ko) 반도체 소자 및 그 제조 방법
US9401420B2 (en) Semiconductor device
US20230005745A1 (en) Forming Method for Semiconductor Layer
JPH10303510A (ja) Ｉｉｉ 族窒化物半導体素子およびその製造方法
Megalini et al. 1550-nm InGaAsP multi-quantum-well structures in InP nano-ridges by selective MOCVD growth on SOI substrates
JP7074038B2 (ja) 半導体層の形成方法
KR101379341B1 (ko) 마스크 패턴을 삽입한 고품질 반도체 소자용 기판의 제조 방법
JP2005045182A (ja) 化合物半導体層の形成方法