JPWO2014103125A1 - 窒化物半導体装置および窒化物半導体基板 - Google Patents

窒化物半導体装置および窒化物半導体基板 Download PDF

Info

Publication number
JPWO2014103125A1
JPWO2014103125A1 JP2014554080A JP2014554080A JPWO2014103125A1 JP WO2014103125 A1 JPWO2014103125 A1 JP WO2014103125A1 JP 2014554080 A JP2014554080 A JP 2014554080A JP 2014554080 A JP2014554080 A JP 2014554080A JP WO2014103125 A1 JPWO2014103125 A1 JP WO2014103125A1
Authority
JP
Japan
Prior art keywords
nitride semiconductor
semiconductor layer
silicon substrate
axis
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014554080A
Other languages
English (en)
Inventor
慎一 好田
慎一 好田
石田 昌宏
昌宏 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2014103125A1 publication Critical patent/JPWO2014103125A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02609Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • H01L29/1075Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079Substrate region of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Abstract

シリコン基板上に形成された窒化物半導体層の結晶性を向上し、電界効果トランジスタのオン抵抗の低減を実現できる窒化物半導体装置および窒化物半導体基板を提供する。窒化物半導体装置は、シリコン基板と、シリコン基板上に形成された、窒化物半導体で構成される第一の窒化物半導体層とを備え、シリコン基板のSi<111>軸の方向と第一の窒化物半導体層の<0001>軸の方向とは、異なる。

Description

本発明は、窒化物半導体装置および窒化物半導体基板に関し、特にトランジスタ構造を有する窒化物半導体装置および窒化物半導体基板に関する。
窒化ガリウム(GaN)、窒化アルミニウム(AlN)若しくは窒化インジウム(InN)又はそれらの混晶を主成分とする窒化物半導体(III族窒化物半導体)は、ワイドバンドギャップ半導体であり、絶縁破壊電界が大きく、また、シリコン系半導体又はガリウム砒素(GaAs)系の化合物半導体と比べて電子の飽和ドリフト速度が大きい。このため、高い電子移動度を得られると共に、高耐圧化が可能である。さらに、面方位の(0001)面を主面とする窒化アルミニウムガリウム(AlGaN)と窒化ガリウム(GaN)等とのヘテロ界面には、自発分極及びピエゾ分極により電荷が生じる。ヘテロ界面におけるシートキャリア濃度は、これら分極の効果によって、特にドーピングを行わなくても1×1013cm−2以上となる。このため、ヘテロ界面における2次元電子ガス(2 DimenSional Electron Gas:2DEG)を利用して、電流密度が大きいヘテロ接合型電界効果トランジスタ(Hetero−junction Field Effect Transistor:HFET)を実現することができる。
現在、このような窒化物半導体を結晶成長させる基板としては、結晶成長材料と同じ窒化物半導体で構成される基板ではなく、サファイア基板、炭化シリコン基板又はシリコン基板といった、窒化物半導体との格子不整合が大きく結晶成長材料とは異なる異種の基板が用いられている。これは、窒化物半導体で構成される基板を作製する場合であっても成長させる窒化物半導体とは異種の基板上に、気相成長法により窒化物半導体を形成する必要があるからである。すなわち、結晶成長材料と同じ種類の窒化物半導体の基板の上に窒化物半導体を成長させて窒化物半導体で構成される基板を作製するには、現状ではコストが高く、大口径の基板が得られないからである。一方、シリコン基板は、大口径の基板を量産することができ、コスト面でも優位である。
しかしながら、シリコン基板上に窒化物半導体を形成する場合、以下のような欠点を有する。
まず、窒化物半導体は、シリコンと比べて熱膨張係数が大きく、その差も大きい。また、窒化物半導体の結晶成長は、一般に1000℃程度の高温で行う。このため、高温で窒化物半導体をシリコン基板の上に成膜し、その後、基板温度を室温まで下げたときに、窒化物半導体とシリコン基板との熱膨張係数の差によって窒化物半導体には引っ張り応力が発生しやすい。このため、シリコン基板の上に形成した窒化物半導体に高密度の欠陥が発生したりクラックが発生したりするという問題がある。
また、ガリウム(Ga)を含む窒化物半導体を形成する場合、その原料がシリコンとの化合物を形成しやすい。このため、Gaを含む窒化物半導体をシリコン基板上に形成する場合、窒化物半導体がシリコン基板上に平坦に成長しにくいという問題もある。
さらに、シリコン基板等、結晶成長材料である窒化物半導体と異種の基板上に成長した窒化物半導体は、基板との格子不整合の影響を受けて、転位密度が非常に高くなるという問題もある。
このようなシリコン基板の問題を抑えるために、シリコン基板上の窒化物半導体の成膜方法として、様々な方法が検討されている。例えば、シリコン基板上に、スパッタ法により酸化アルミニウム層を形成し、その後、酸化アルミニウム層の上に窒化アルミニウム層を形成することが検討されている(例えば、特許文献1を参照)。
また、シリコン基板上のシリコンを窒化して、窒化シリコンを形成し、その上に窒化アルミニウムを形成することにより、窒化物半導体を形成することが検討されている(例えば、特許文献2を参照)。
また、シリコン基板の(111)面に対して主面が0.1°以下の傾斜角度を持つシリコン基板上に窒化アルミニウムを形成することにより、窒化アルミニウムの結晶性を向上させる検討がされている(例えば、特許文献3を参照)。
特開2009−038395号公報 特表2008−522447号公報 特開2012−15304号公報
しかしながら、従来技術を用いたシリコン基板上に窒化物半導体層を成膜する場合、シリコン基板と窒化物半導体との格子不整合が大きいため結晶性が良好でないことがあり、窒化物半導体層には多くの貫通転位が形成される。この結果、シリコン基板上に形成された窒化物半導体の上に電界効果トランジスタ等のデバイスを形成した場合、電子の移動度が低下しデバイスのオン抵抗が上昇するといった問題がある。
本発明は、上記問題に鑑み、シリコン基板上に形成された窒化物半導体の結晶性を向上し、電界効果トランジスタのオン抵抗の低減を実現できる窒化物半導体装置および窒化物半導体基板を提供することを目的とする。
上記した目的を達成するため、本発明の一態様に係る窒化物半導体装置は、シリコン基板と、シリコン基板上に形成された、窒化物半導体で構成される第一の窒化物半導体層とを備え、シリコン基板のSi<111>軸の方向と第一の窒化物半導体層の<0001>軸の方向とは、異なる。
この構成によれば、シリコン基板と、シリコン基板上に形成された窒化物半導体層の結晶軸の方向を異なるものとすることにより、シリコン基板上に形成された窒化物半導体層の結晶性を向上し、電界効果トランジスタのオン抵抗の低減を実現できる。
また、第一の窒化物半導体層の主面の法線ベクトルの方向と第一の窒化物半導体層の<0001>軸の方向とのなす角は、シリコン基板の主面の法線ベクトルの方向とシリコン基板のSi<111>軸の方向とのなす角より小さいことが望ましい。
シリコン基板のSi<111>軸と窒化物半導体層の<0001>軸が平行となるように成膜を行うと、シリコンと窒化物半導体との間の格子定数差が大きいため、欠陥が多くなる。このように、シリコン基板と第一の窒化物半導体層の結晶軸がずれるように成膜することによって、基板と窒化物半導体の間の格子不整合を緩和し、窒化物半導体層の結晶性を向上することが出来る。
また、第一の窒化物半導体層の上に、第二の窒化物半導体層を備え、第一の窒化物半導体層の<0001>軸の方向と第二の窒化物半導体層の<0001>軸の方向とは等しいことが望ましい。
このように、結晶性の向上した第一の窒化物半導体層の結晶構造を引き継ぐように、第二の窒化物半導体層を成膜することによって、第二の窒化物半導体層の結晶性を向上することが出来る。
また、第二の窒化物半導体層の上に、第三の窒化物半導体層を備え、第三の窒化物半導体層の平均のバンドギャップは、第二の窒化物半導体層の平均のバンドギャップよりも大きいことが望ましい。
このように、第二の窒化物半導体層の上に、バンドギャップの大きな第三の窒化物半導体層を設けることにより、第二の窒化物半導体層と第三の窒化物半導体層の界面に、2次元電子ガス(2DEG)を形成することができる。
また、第三の窒化物半導体層の上に、第一の電極および第二の電極を備え、第一の電極の長手方向および第二の電極の長手方向は、第二の窒化物半導体層の<11−20>軸の方向と平行であることが望ましい。
このように、第一の電極と第二の電極が第二の窒化物半導体層の<11−20>軸と平行に形成することによって、電子の移動度が向上し、窒化物半導体装置のオン抵抗を低減できる。
また、第三の窒化物半導体層の上に、第一の電極および第二の電極が形成されており、第一の電極の長手方向および第二の電極の長手方向は、第二の窒化物半導体層の<1−100>軸と平行であることが望ましい。
このように、第一の電極と第二の電極が第二の窒化物半導体層の<1−100>軸と平行に形成することによって、電子の移動度が向上し、窒化物半導体装置のオン抵抗を低減できる。
また、第一の窒化物半導体層は、アルミニウムを含むことが望ましい。
このように、第一の窒化物半導体層がアルミニウムを含むことによって、第一の窒化物半導体層の品質が向上することができる。
また、シリコン基板の主面の法線ベクトルの方向は、Si<111>軸の方向に対して0°より大きく2.0°より小さい角度で傾斜していることが望ましい。
このように、シリコン基板の主面は、Si<111>軸から0°〜2.0°の範囲に傾斜していることによって、窒化物半導体層の結晶性が向上する。
また、第一の窒化物半導体層と第二の窒化物半導体層の間に、第四の窒化物半導体層を備え、第四の窒化物半導体層内の平均のバンドギャップは、第二の窒化物半導体層の平均のバンドギャップより大きいことが望ましい。
このように、第二の窒化物半導体層よりもバンドギャップの大きな第四の窒化物半導体層を設けることによって、基板の残留応力の緩和や、窒化物半導体装置の耐圧向上が出来る。
また、本発明の一態様に係る窒化物半導体基板は、シリコン基板と、シリコン基板上に形成された、窒化物半導体で構成される第一の窒化物半導体層と、シリコン基板のSi<111>軸の方向と、第一の窒化物半導体層の<0001>軸の方向とが異なる。
また、第一の窒化物半導体層の主面の法線ベクトルの方向と第一の窒化物半導体層の<0001>軸の方向のなす角は、シリコン基板の主面の法線ベクトルの方向とSi<111>軸の方向とのなす角より小さいことが望ましい。
このように、シリコン基板と第一の窒化物半導体層の結晶軸がずれるように成膜することによって、基板と窒化物半導体の間の格子不整合を緩和し、窒化物半導体層の結晶性を向上することが出来る。
また、第一の窒化物半導体層の上に、第二の窒化物半導体層を備え、第一の窒化物半導体層の<0001>軸の方向と第二の窒化物半導体層の<0001>軸の方向とは等しいことが望ましい。
前述のように、結晶性の向上した第一の窒化物半導体層の結晶構造を引き継ぐように、第二の窒化物半導体層を成膜することによって、第二の窒化物半導体層の結晶性を向上することが出来る。
また、第二の窒化物半導体層の上に、第三の窒化物半導体層を備え、第三の窒化物半導体層の平均のバンドギャップは、第二の窒化物半導体層の平均のバンドギャップよりも大きいことが望ましい。
このように、第二の窒化物半導体層の上に、バンドギャップの大きな第三の窒化物半導体層を設けることにより、第二の窒化物半導体層と第三の窒化物半導体層の界面に、2次元電子ガス(2DEG)が形成できる。
また、第一の窒化物半導体層が、アルミニウムを含むことが望ましい。
このように、第一の窒化物半導体層がアルミニウムを含むことによって、第一の窒化物半導体層の品質が向上する。
また、シリコン基板の主面の法線ベクトルの方向は、Si<111>軸の方向に対して0°より大きく2.0°より小さい角度で傾斜していることが望ましい。シリコン基板の主面は、Si<111>軸から0°〜2.0°の範囲に傾斜していることによって、窒化物半導体層の結晶性が向上する。
また、第一の窒化物半導体層と第二の窒化物半導体層の間に、第四の窒化物半導体層を備え、第四の窒化物半導体層の平均のバンドギャップは、第二の窒化物半導体層の平均のバンドギャップよりも大きいことが望ましい。
このように、第二の窒化物半導体層よりもバンドギャップの大きな第四の窒化物半導体層を設けることによって、基板の残留応力の緩和や、窒化物半導体層の耐圧向上が出来る。
本発明に係る半導体装置によると、シリコン基板上に形成された窒化物半導体層の結晶性を向上し、電界効果トランジスタのオン抵抗の低減を実現できる窒化物半導体装置および窒化物半導体基板を提供することができる。
図1は、第1の実施の形態に係る窒化物半導体装置を示す模式的な断面図である。 図2Aは、シリコン基板の主面がSi(111)面よりSi(10−1)方向に傾斜した基板上に成膜された窒化ガリウム層の結晶性を示すグラフである。 図2Bは、シリコン基板の主面がSi(111)面よりSi(1−12)方向に傾斜した基板上に成膜された窒化ガリウム層の結晶性を示すグラフである。 図3Aは、AlNの結晶軸が揃っていない場合の、シリコン基板の主面の傾斜角度と結晶性との関係について説明するための模式図である。 図3Bは、AlNの結晶軸が揃っている場合の、シリコン基板の主面の傾斜角度と結晶性との関係について説明するための模式図である。 図4は、本発明に関する結晶成長の断面模式図である。 図5Aは、シリコン基板の主面がSi(111)面よりSi(10−1)方向に傾斜した基板上に成膜された窒化アルミニウム層の結晶性を示すグラフである。 図5Bは、シリコン基板の主面がSi(111)面よりSi(1−12)方向に傾斜した基板上に成膜された窒化アルミニウム層の結晶性を示すグラフである。 図6は、第1の実施の形態に係る窒化物半導体装置の移動度と、シリコン基板の主面の法線ベクトルとSi<111>軸との傾斜角度を比較するグラフである。 図7は、第2の実施の形態に係る窒化物半導体基板の構成を示す模式的な断面図である。 図8Aは、Si(1−10)方向に対するSi<111>軸とシリコン基板の法線ベクトルとのなす角度が0°のときの窒化ガリウム層の表面AFM像を示す図である。 図8Bは、Si(1−10)方向に対するSi<111>軸とシリコン基板の法線ベクトルとのなす角度が1°のときの窒化ガリウム層の表面AFM像を示す図である。 図8Cは、Si(1−10)方向に対するSi<111>軸とシリコン基板の法線ベクトルとのなす角度が4°のときの窒化ガリウム層の表面AFM像を示す図である。 図8Dは、Si(1−10)方向に対するSi<111>軸とシリコン基板の法線ベクトルとのなす角度がSi(1−12)方向に対するSi<111>軸とシリコン基板の法線ベクトルとのなす角度が1°の窒化ガリウム層の表面AFM像を示す図である。 図9Aは、シリコン基板の主面の法線ベクトルとSi<111>軸との傾斜角度に対する窒化物半導体装置のシート抵抗の面内異方性を示すグラフである。 図9Bは、シリコン基板の主面の法線ベクトルとSi<111>軸との傾斜角度に対する電子の移動度の面内異方性を示すグラフである。 図10Aは、窒化物半導体層の主面に対してSi(10−1)方向に傾斜したSi<111>軸と、AlN<0002>軸およびGaN<0002>軸の傾斜角度との関係を示すグラフである。 図10Bは、窒化物半導体層の主面に対してSi(−1−12)方向に傾斜したSi<111>軸と、AlN<0002>軸およびGaN<0002>軸の傾斜角度との関係を示すグラフである。
(第1の実施の形態)
まず、本発明の第1の実施の形態に係る窒化物半導体装置100について、図1を用いて説明する。図1は、本発明の第1の実施の形態に係る窒化物半導体装置100の構成を示す断面図である。
ヘテロ接合型電界効果トランジスタ(HFET)である窒化物半導体装置100は、主面がSi(111)面から微傾斜したシリコン基板101と、シリコン基板101上に形成された窒化アルミニウムで構成される第一の窒化物半導体層102と、第一の窒化物半導体層102の上に形成されたAlGaNで構成される第四の窒化物半導体層103と、第四の窒化物半導体層103の上に形成されたGaNで構成される第二の窒化物半導体層104と、第二の窒化物半導体層104の上に形成されたAlGaNで構成される第三の窒化物半導体層105とを備えている。また、第三の窒化物半導体層105上には、ソース電極106と、ゲート電極107と、ドレイン電極108とが形成されている。なお、ソース電極106、ゲート電極107およびドレイン電極108は、それぞれ本発明における第一の電極、第三の電極および第二の電極に相当する。
シリコン基板101の主面上に形成される第一の窒化物半導体層102は、シリコン基板101の結晶情報を引き継ぐことができる窒化物半導体を用いればよい。例えば、窒化アルミニウムで構成される単層構造又は多層構造の窒化物半導体層を用いることができる。
第四の窒化物半導体層103は、緩衝層として、シリコン基板101上の各窒化物半導体層に内在する応力を緩和する効果を有する。緩衝層としての第四の窒化物半導体層103は、例えば、AlGaNで構成される単層構造の窒化物半導体層、より好ましくは応力を緩和する多層構造の窒化物半導体層であって、第二の窒化物半導体層104の平均のバンドギャップよりも平均のバンドギャップが大きいことが望ましい。
応力を緩和する多層構造には、例えば、互いに組成が異なる複数のAlGaN層で構成される超格子構造がある。超格子構造によって応力の緩和が起こり、窒化物半導体層に生じる反りを低減することができる。また、超格子構造又は多層構造の内部にバンドギャップが小さい層が含まれると、該バンドギャップが小さい層において自発分極及びピエゾ分極によって2次元電子ガス(2DEG)が発生しやすくなる。このように、2DEGが発生すると、第二の窒化物半導体層の内部でリーク電流が発生して耐圧が著しく低下する。このため、超格子構造においては、2DEGを発生させないように、バンドギャップが小さい層の抵抗値を上げる必要がある。例えば、バンドギャップが小さい層の炭素濃度を高くすることによって、その抵抗値を上げることができる。具体的には、バンドギャップが小さい層に炭素をドープしてもよい。
第二の窒化物半導体層104は、InAlGa1−x−yN(但し、0≦x<1、0≦y<1、0≦x+y<1)で構成され、例えば、InAlGa1−x−yNにおいてx=0、y=0としたGaNで構成される。
第三の窒化物半導体層105は、InAlGa1−x−yN(但し、0≦x<1、0<y<1、0<x+y≦1)で構成され、例えば、InAlGa1−x−yNにおいてx=0、y=0.2としたAl0.2Ga0.8Nで構成される。第二の窒化物半導体層104は、第三の窒化物半導体層105の平均のバンドギャップよりも平均のバンドギャップが小さい半導体であり、自発分極及びピエゾ分極により、第二の窒化物半導体層104と第三の窒化物半導体層105との界面において、2次元電子ガス(2DEG)109が形成される。
第二の窒化物半導体層104は、電子の移動度を高くするために低ドーパントであることが望ましく、高電圧化でキャリアが存在する場合に移動度が高くなるため、第二の窒化物半導体層104は低抵抗の層となる。
以下、上記のように構成された第1の実施の形態に係る窒化物半導体で構成されるヘテロ接合型電界効果トランジスタ(HFET)の製造方法について説明する。
まず、結晶成長装置を用いて、Si(111)面から微傾斜したシリコン基板101の上に、それぞれ窒化物半導体で構成される第一の窒化物半導体層102、第四の窒化物半導体層103、第二の窒化物半導体層104、第三の窒化物半導体層105を順次成長する。
具体的には、はじめに、シリコン基板101の主面をバッファードフッ酸により洗浄して、主面上の自然酸化膜を除去し、その後、シリコン基板101を結晶成長装置に投入する。結晶成長装置は、高品質な窒化物半導体が成長できる装置が望ましく、分子線エピタキシャル成長(MBE:molecular beam epitaxy)法、有機金属気相エピタキシャル成長(MOVPE:metal−organic vapor phase epitaxy又はMOCVD:metal−organic chemical vapor depoSition)法、又はハイドライド気相エピタキシャル成長(HVPE:hydride vapor phase epitaxy)法等を用いることができる。ここでは、MOCVD法を例に説明する。
続いて、結晶成長装置により、第一の窒化物半導体層102を形成する。第一の窒化物半導体層102は、AlGa1−xN(但し、0≦x≦1)で構成される窒化物半導体であればよい。第1の実施の形態においては、第一の窒化物半導体層102を構成する材料として窒化アルミニウム(AlN)を用いる。また、第一の窒化物半導体層102に炭素を高濃度にドープするために、900℃の温度でAl原子の供給源であるトリメチルアルミニウム(TMA)から炭素が取り込まれる方法を採る。なお、これ以外にも、四臭化炭素(CBr)、エタン(CH)又はメタン(C)等の炭素供給源を用いて炭素を第一の窒化物半導体層102に積極的にドープする方法であってもよい。
なお、炭素供給源を用いて炭素をドープする場合は、炭素供給源を用いない場合と比べて成長温度を1100℃程度と高く保つことができる。また、成長時におけるIII族原料に対するV族(窒素)原料の比であるV/III比の値を低く調整することによっても、結晶中の炭素濃度を高くすることができる。
以下、第一の窒化物半導体層102におけるAl原子及びC原子の供給源にトリメチルアルミニウム(TMA)を用いる場合を説明する。第一の窒化物半導体層102は、以下に示すように、炭素濃度の異なる第一の窒化アルミニウム層と第二の窒化アルミニウム層とで構成される。
表面が洗浄されたシリコン基板101を結晶成長装置に投入した後、シリコン基板101の表面をアンモニア(NH)、又は、有機金属を含まない水素(H)、若しくは、窒素(N)雰囲気で高温のサーマルクリーニングを行う。
続いて、900℃まで温度を下げて、トリメチルアルミニウム(TMA)及びアンモニアガスを供給することにより、高炭素濃度の第一の窒化アルミニウム層を形成する。該第一の窒化アルミニウム層を所定の厚さに形成した後、成長温度を1100℃に上昇する。
同様に、TMA及びアンモニアガスを供給して、今度は低炭素濃度の第二の窒化アルミニウム層を形成する。これにより、多層の第一の窒化物半導体層102が形成される。
次に、温度を1000℃程度に下げて、第四の窒化物半導体層103として、高炭素濃度のAl0.5Ga0.5N層を、例えば0.1μmの厚さに形成する。このとき、成長温度を1000℃程度と低くしているため、Al0.5Ga0.5N層にドープされる炭素濃度を上げることができる。Al0.5Ga0.5N層は、炭素濃度を上げることにより高抵抗化できるため、HFETの高耐圧化が可能となる。
続いて、第四の窒化物半導体層103の上に、第二の窒化物半導体層104として、1100℃程度の温度でアンドープのGaN層を500nmの厚さに形成する。
続いて、第二の窒化物半導体層104の上に、第三の窒化物半導体層105として、1100℃程度の温度でアンドープのAl0.2Ga0.8N層を50nm程度の厚さに形成する。
以上の各窒化物半導体層を連続して成長した後に、シリコン基板101を結晶成長装置から取り出す。
次に、リソグラフィ法により、ソース電極106及びドレイン電極108の各形成領域の上側部分に開口部を持つ第1のレジスト膜をパターニングして形成する。その後、蒸着装置により、第1のレジスト膜(図示せず)および、第1のレジスト膜から露出する第三の窒化物半導体層105の上に、ソース電極106及びドレイン電極108を構成するためのオーミック電極用金属膜を形成する。その後、リフトオフ法により、第1のレジスト膜及びその上のオーミック電極用金属膜の不要部分、つまり、ソース電極106およびドレイン電極108となる部分以外の部分を除去することにより、ソース電極106及びドレイン電極108を形成する。ソース電極106およびドレイン電極108の長手方向は、例えば、第二の窒化物半導体層104の<11−20>軸の方向と平行である。なお、ソース電極106およびドレイン電極108の長手方向は、第二の窒化物半導体層104の<1−100>軸の方向と平行であってもよい。
次に、リソグラフィ法により、ゲート電極107形成領域の上側部分に開口部を持つ第2のレジスト膜(図示せず)をパターニングして形成する。その後、蒸着装置により、第2のレジスト膜、および、第2のレジスト膜から露出する第三の窒化物半導体層105の上に、ゲート電極107を構成するためのショットキー電極用金属膜を形成する。その後、リフトオフ法により、第2のレジスト膜及びその上のショットキー電極用金属膜の不要部分、つまり、ゲート電極107となる部分以外の部分を除去することにより、ゲート電極107を形成する。
以上の製造方法により、第1の実施の形態で示したヘテロ接合型電界効果トランジスタ(HFET)100が形成できる。
主面がSi(111)面から、Si(10−1)方向に0°、0.5°、1.0°、2.0°、4.0°だけ傾斜したシリコン基板101、および、Si(1−12)方向に0°、0.5°、1.0°、2.0°、4.0°、7.0°だけ傾斜したシリコン基板101上に、図1の構造の窒化物半導体装置100を作成した。
図2Aおよび図2Bに、それぞれXRDによるGaN(10−12)のロッキングカーブの半値幅を示す。図2A及び図2Bでは、縦軸に示すGaN(10−12)のロッキングカーブの値が小さいほどGaN(10−12)の結晶方位が現れておらずSi(10−1)の結晶方位が表れていることをさす。つまり、GaN(10−12)のロッキングカーブの値が小さいほど結晶性がよく、ロッキングカーブの値が大きいほど結晶性がよくないことを示している。
図2Aによると、Si(10−1)方向には、微傾斜角度が0°よりも大きく2°程度まではロッキングカーブの値が小さいため、Si(10−1)方向に傾斜したシリコン基板101の上に形成した窒化物半導体装置100は、シリコン基板101が傾斜していないジャスト基板(基板の傾斜角度が0°)の上に形成した窒化物半導体装置よりも結晶性が良いことがわかる。同様に、図2Bによると、Si(−1−12)方向には、0°よりも大きく2°程度まではロッキングカーブの値が小さいため、Si(−1−12)方向に傾斜したシリコン基板101の上に形成した窒化物半導体装置100は、シリコン基板101が傾斜していないよりも結晶性が良いことがわかる。一方、傾斜角度が2°よりも大きいシリコン基板の上に形成した窒化物半導体装置のロッキングカーブの値は、ジャスト基板(基板の傾斜角度が0°)の上に形成した窒化物半導体装置のロッキングカーブの値よりも大きいため、結晶性がジャスト基板よりも悪化することが分かる。
ここで、上記したように、Si(10−1)方向、または、Si(−1−12)方向に傾斜したシリコン基板上に形成した窒化物半導体装置の結晶性が向上している理由について説明する。
図3Aは、シリコン基板の主面の傾斜角度が0°であるジャスト基板の場合の、シリコン基板の主面の傾斜角度と結晶性との関係について説明するための模式図である。また、図3Bは、Si(111)面より微傾斜を付けたシリコン基板の場合の、シリコン基板の主面の傾斜角度と結晶性との関係について説明するための模式図である。
図3Aに示すように、シリコン基板の主面の傾斜角度が0°であるジャスト基板では、原理的には原子ステップが存在しないため、シリコン基板上に形成されたAlN層は、アイランド成長となっていると考えられる。上記したように、SiとAlNの間には大きな格子定数差が存在するため、Si上に結合するAlNは、Si<111>軸に対してAlN<0001>軸を微傾斜させることによって、格子定数の差を緩和していると考えられる。ここで、AlNは、平坦に配列されたシリコン原子上でシリコン原子と結合するため、AlN<0001>軸の傾斜方向はランダムとなる。結果として、図3Aに示すように、ジャスト基板上のAlNの上に成膜したAlN<0002>軸に対するX線半値幅は広くなる。
これに対し、図3Bに示すように、Si(111)面より微傾斜を付けたシリコン基板の表面には原子ステップが存在している。この原子ステップを基点として、AlNが結晶成長すると考えられる。Al原子もしくはN原子がSi基板上に吸着する時、原子テラス部分に吸着する場合は、面内垂直方向に固定されるのみであるが、原子ステップ部分では少なくとも面内垂直方向と水平方向にSi原子が存在するため、AlN<0001>軸2軸以上で固定される。このため、図3Bに示すように、AlN(0002)のロッキングカーブのX線半値幅が狭くなると考えられる。この時、SiとAlNは格子定数に大きな差が存在するため、Si<111>軸に対してAlN<0001>軸に傾きが生じる。このようにSi<111>軸に対してAlN<0001>軸に傾きが存在するために、シリコン基板とAlNの格子定数の差が緩和され、相転位が減少するものと考えられる。また、シリコン基板の傾斜角が大きくなると、大きなステップバンチングが発生することによって、シリコン基板上に形成されたAlNの結晶性が悪化しているものと考えられる。
具体的には、図4に示すように、シリコン基板上のステップ部分で、Si<111>軸に対してAlN<0001>軸が傾斜を持つように成長していると考えられる。このことから、GaN層は、AlN層の結晶情報を引き継いで結晶成長していると考えられる。
次に、図5Aおよび5Bに、XRDによるAlN(0002)のロッキングカーブの半値幅を示す。図5Aによると、Si(10−1)方向には、微傾斜角度が0°よりも大きく2°程度までは、ロッキングカーブの値が小さいため、Si(10−1)方向に傾斜したシリコン基板101の上に形成した窒化物半導体装置100は、シリコン基板101が傾斜していないジャスト基板(基板の傾斜角度が0°)の上に形成した窒化物半導体装置よりも結晶性が良いことがわかる。同様に、図5Bによると、Si(−1−12)方向には、0°よりも大きく4°程度まではロッキングカーブの値が小さいため、Si(−1−12)方向に傾斜したシリコン基板101の上に形成した窒化物半導体装置100は、シリコン基板101が傾斜していないよりも結晶性が良いことがわかる。一方、傾斜角度が4°よりも大きいシリコン基板の上に形成した窒化物半導体装置のロッキングカーブの値は、ジャスト基板(基板の傾斜角度が0°)の上に形成した窒化物半導体装置のロッキングカーブの値よりも大きいため、結晶性がジャスト基板よりも悪化することが分かる。
これらより、シリコン基板の主面の法線ベクトルが、Si(111)面からの方向に関係なく、0°より大きく2°以下だけ傾斜を持つ時に、シリコン基板上に形成された窒化物半導体の結晶性が向上することが確認できる。
次に、図6にそれぞれのサンプルについて、ホール測定によって得られた窒化物半導体における電子移動度の関係を示す。
これによると、Si<111>軸の傾斜角度が1°まで向上していることが分かる。また、同様のサンプルを傾斜角度4°のものを作製したが、表面にクラックが入りホール測定が出来なかった。従って、この結果からは、シリコン基板の主面が、0°より大きく1°より小さい角度だけ傾斜を持つ時に、移動度の上昇が確認できる。
以上、本実施の形態によると、シリコン基板と、シリコン基板上に形成された窒化物半導体層の結晶軸の方向を異なるものとすることにより、シリコン基板上に形成された窒化物半導体層の結晶性を向上することができる。これにより、窒化物半導体により構成される電界効果トランジスタにおいて、電子の移動度を向上することができ、電界効果トランジスタのオン抵抗の低減を実現できる。
(第2の実施の形態)
次に、本発明の第2の実施の形態に係る窒化物半導体基板について説明する。
本実施の形態では、シリコン基板上に形成された窒化物半導体層が形成された窒化物半導体基板について説明する。
図7は、本実施の形態に係る窒化物半導体基板の構成を示す模式図である。
図7に示すように、窒化物半導体基板200は、主面がSi(111)面から微傾斜したシリコン基板201と、シリコン基板201上に形成された窒化アルミニウムで構成される第一の窒化物半導体層202と、第一の窒化物半導体層202の上に形成されたAlGaNで構成される第四の窒化物半導体層203と、第四の窒化物半導体層203の上に形成されたGaNで構成される第二の窒化物半導体層204とを備えている。
ここで、図7に示す構造を、結晶軸の傾斜を変更した複数のシリコン基板201上に形成する。シリコン基板201として、Si(111)面に対してSi(1−10)方向の傾斜角度が0°のシリコン基板(Si(111)ジャスト基板)と、Si(111)面よりSi(1−10)方向に1.0°傾斜を掛けたシリコン基板と、Si(111)面よりSi(1−10)方向に4.0°傾斜を掛けたシリコン基板と、Si(111)面よりSi(1−12)方向に1.0°傾斜を掛けたシリコン基板とを用意し、これらのシリコン基板の上に窒化物半導体層をそれぞれ形成した。これらの窒化物半導体基板の表面AFM像を図8A〜図8Dに示す。
図8A〜図8Dによると、Si(111)ジャスト基板上の窒化ガリウム(GaN)層は、原子ステップの方向がランダムであり、島状成長をしていることが分かる。
また、ジャスト基板上に形成されたGaN層と比べると、Si(111)面よりSi(1−10)方向に1.0°傾斜を掛けたシリコン基板上に形成されたGaN層は、GaN(1−100)方向かGaN(11−20)方向に原子ステップの方向がそろっており、ステップフロー成長、つまり、シリコン基板上のステップ部分でSi<111>軸に対してGaN<1−100>軸の方向またはGaN<11−20>軸の方向に傾斜を持つように成長していることがわかる。
同様に、Si(111)面よりSi(1−12)方向に1.0°傾斜を掛けた基板上のGaN層は、原子ステップ方向がそろっており、ステップフロー成長が行われていることがわかる。
また、Si(111)面よりSi(1−10)方向に4.0°傾斜を掛けた基板上のGaN層は、貫通転位部分で大きなステップバンチングが発生している。傾斜角度が大きくなると、ステップバンチングが発生し、スタッキングフォルト等の欠陥が発生し易くなる。また、窒化物半導体GaN基板の表面の平坦性が損なわれると考えられる。このように、平坦性が損なわれたGaN層の上に成膜したAlGaN層の膜厚に分布が発生したため、図8Cにおける4.0°傾斜のサンプルでは、クラックが発生したものと考えられる。
これらの観測結果から図2A、図2Bについて考えると、シリコン基板201の法線ベクトルが、Si<111>軸に対して、0°より大きく2.0°より小さい範囲に傾斜している時に、シリコン基板201上に形成された窒化物半導体基板の結晶性が向上し、2.0°以上の傾斜では窒化物半導体基板の表面の平坦性が損なわれ、結晶性が低下していると考えられる。
次に、図9Aは、シリコン基板の主面の法線ベクトルとSi<111>軸との傾斜角度に対する窒化物半導体装置のシート抵抗の面内異方性を示すグラフ、図9Bは、シリコン基板の主面の法線ベクトルとSi<111>軸との傾斜角度に対する電子の移動度の面内異方性を示すグラフである。
図9Aによると、Si(1−10)方向の傾斜角度が1.0°のシリコン基板上に形成された窒化物半導体基板において最もシート抵抗が小さい。また、図9Bによると、Si(1−10)方向の傾斜角度が1.0°のシリコン基板上に形成された窒化物半導体基板において最も電子の移動度が大きい。したがって、ジャスト基板に比べて、シリコン基板に微傾斜を設けることによって、シート抵抗が低下するとともに、電子の移動度を向上することができる。
また、シート抵抗は、面内で方向依存性が見られないが、移動度は窒化物半導体の(1−100)方向(11−20)方向に一致する場合に向上していることがわかる。これは、図8A〜図8Dに示すAFM像に示すように、窒化物半導体(GaN)層の原子ステップの方向が(1−100)方向または(11−20)方向に近いためである。つまり、HFET構造の場合、(11−20)方向または(1−100)方向が電子走行方向である場合、2DEGの部分が窒化物半導体層の原子のテラスに相当する平坦な部分にかかる可能性が高くなり、電子の移動度が向上すると考えられる。このことから、電子の走行方向を窒化物半導体層の<11−20>軸もしくは、<1−100>軸と平行に形成することによって、窒化物半導体基板200において電子の移動度を向上し、窒化物半導体装置の高速動作を実現することができる。
図10Aは、窒化物半導体層の主面に対してSi(10−1)方向に傾斜したSi<111>軸と、窒化物半導体層を構成するAlN層のAlN<0002>軸およびAlN層の上に形成されたGaN層のGaN<0002>軸の傾斜角度との関係を示すグラフである。図10Aによると、Si<111>軸とAlN<0002>軸との間にズレが生じている。例えば、Si<111>軸の傾斜角度が窒化物半導体層の主面に対して1°のとき、AlN<0002>軸の傾斜角度は0.7°程度である。
このことから、Si微傾斜基板を使用することによって、AlN層の成膜時にはSiとAlNとの間の大きな格子定数差を緩和するように、AlNが結晶成長していると考えられる。具体的には、図4に示した模式図のように、シリコン基板上のステップ部分で、Si<111>軸に対してAlN<0002>軸が傾斜を持つように成長していると考えられる。
また、図10Bは、窒化物半導体層の主面に対してSi(−1−12)方向に傾斜したSi<111>軸と、窒化物半導体層を構成するAlN層のAlN<0002>軸およびAlN層の上に形成されたGaN<0002>軸の傾斜角度との関係を示すグラフである。図10Bに示すように、窒化物半導体層の主面に対してSi(−1−12)方向に傾斜したSi微傾斜基板上に窒化物半導体層を形成した場合においても、同様の結果が見られる。
また、図10Aおよび図10Bによると、AlN<0002>軸と、GaN<0002>軸とは、ほぼ同一の傾斜角度となっており、結晶軸の方向がほぼ等しいことが分かる。このことから、GaN層は、AlN層の結晶情報を引き継いでAlN層の上に結晶成長していると考えられる。
以上のように、本実施の形態によると、微傾斜Si(111)基板上に存在する原子ステップによって、AlN層がSi<111>軸とAlN<0001>軸がずれた状態で形成されることによって、結晶性の良いAlN層の成膜が可能であり、その上に形成されたHFET構造において、電子の移動度の向上を図ることができる。これにより、電界効果トランジスタのオン抵抗の低減を実現できる窒化物半導体基板を提供することができる。
以上、上記した実施の形態では電界効果トランジスタ(FET)に適用する構造にかかる窒化物半導体基板について説明したが、上記した窒化物半導体基板は、その他のトランジスタ、ダイオード(整流器)、発光ダイオード(LED)にかかる構造にも適用できるものである。
(その他の実施の形態)
本発明は、実施の形態によって説明したが、本発明は上記した実施の形態によって限定されるものではない。
例えば、窒化物半導体装置は、緩衝層としての第四の窒化物半導体層を備えない構成であってもよい。また、第二の窒化物半導体層および第三の窒化物半導体層InAlGa1−x−yNの組成比は、上記した例に限らず適宜変更してもよい。
本発明は、請求の範囲に記載された要旨の範囲内において、様々な代替の実施の形態、実施例及び運用技術に適用することができる。
本発明に係る窒化物半導体装置および窒化物半導体基板は、高速動作、高効率動作が要求されるHFET及びHEMT等の電界効果トランジスタ等に有用である。
100 窒化物半導体装置
101,201 シリコン基板
102,202 第一の窒化物半導体層
103,203 第四の窒化物半導体層
104,204 第二の窒化物半導体層
105 第三の窒化物半導体層
106 ソース電極(第一の電極)
107 ゲート電極(第三の電極)
108 ドレイン電極(第二の電極)
109 2次元電子ガス
200 窒化物半導体基板

Claims (16)

  1. シリコン基板と、
    前記シリコン基板上に形成された、窒化物半導体で構成される第一の窒化物半導体層とを備え、
    前記シリコン基板のSi<111>軸の方向と前記第一の窒化物半導体層の<0001>軸の方向とは、異なる
    窒化物半導体装置。
  2. 請求項1に記載の窒化物半導体装置であって、
    前記第一の窒化物半導体層の主面の法線ベクトルの方向と前記第一の窒化物半導体層の<0001>軸の方向とのなす角は、前記シリコン基板の主面の法線ベクトルの方向と前記シリコン基板のSi<111>軸の方向とのなす角より小さい
    窒化物半導体装置。
  3. 請求項1または2に記載の窒化物半導体装置であって、
    前記第一の窒化物半導体層の上に、第二の窒化物半導体層を備え、
    前記第一の窒化物半導体層の<0001>軸の方向と前記第二の窒化物半導体層の<0001>軸の方向とは等しい
    窒化物半導体装置。
  4. 請求項1〜3のいずれか1項に記載の窒化物半導体装置であって、
    前記第二の窒化物半導体層の上に、第三の窒化物半導体層を備え、
    前記第三の窒化物半導体層の平均のバンドギャップは、前記第二の窒化物半導体層の平均のバンドギャップよりも大きい
    窒化物半導体装置。
  5. 請求項1〜4のいずれか1項に記載の窒化物半導体装置であって、
    前記第三の窒化物半導体層の上に、第一の電極および第二の電極を備え、
    前記第一の電極の長手方向および前記第二の電極の長手方向は、前記第二の窒化物半導体層の<11−20>軸の方向と平行である
    窒化物半導体装置。
  6. 請求項1〜4のいずれか1項に記載の窒化物半導体装置であって、
    前記第三の窒化物半導体層の上に、第一の電極および第二の電極が形成されており、
    前記第一の電極の長手方向および前記第二の電極の長手方向は、前記第二の窒化物半導体層の<1−100>軸と平行である
    窒化物半導体装置。
  7. 請求項1〜6のいずれか1項に記載の窒化物半導体装置であって、
    前記第一の窒化物半導体層は、アルミニウムを含む
    窒化物半導体装置。
  8. 請求項1〜7のいずれか1項に記載の窒化物半導体装置であって、
    前記シリコン基板の主面の法線ベクトルの方向は、Si<111>軸の方向に対して0°より大きく2.0°より小さい角度で傾斜している
    窒化物半導体装置。
  9. 請求項1〜8のいずれか1項に記載の窒化物半導体装置であって、
    前記第一の窒化物半導体層と前記第二の窒化物半導体層の間に、第四の窒化物半導体層を備え、
    前記第四の窒化物半導体層内の平均のバンドギャップは、前記第二の窒化物半導体層の平均のバンドギャップより大きい
    窒化物半導体装置。
  10. シリコン基板と、
    前記シリコン基板上に形成された、窒化物半導体で構成される第一の窒化物半導体層と、
    前記シリコン基板のSi<111>軸の方向と、前記第一の窒化物半導体層の<0001>軸の方向とが異なる
    窒化物半導体基板。
  11. 請求項10に記載の窒化物半導体基板であって、
    前記第一の窒化物半導体層の主面の法線ベクトルの方向と前記第一の窒化物半導体層の<0001>軸の方向のなす角は、前記シリコン基板の主面の法線ベクトルの方向とSi<111>軸の方向とのなす角より小さい
    窒化物半導体基板。
  12. 請求項10または11に記載の窒化物半導体基板であって、
    前記第一の窒化物半導体層の上に、第二の窒化物半導体層を備え、
    前記第一の窒化物半導体層の<0001>軸の方向と前記第二の窒化物半導体層の<0001>軸の方向とは等しい
    窒化物半導体基板。
  13. 請求項10〜12のいずれか1項に記載の窒化物半導体基板であって、
    前記第二の窒化物半導体層の上に、第三の窒化物半導体層を備え、
    前記第三の窒化物半導体層の平均のバンドギャップは、前記第二の窒化物半導体層の平均のバンドギャップよりも大きい
    窒化物半導体基板。
  14. 請求項10〜13のいずれか1項に記載の窒化物半導体基板であって、
    前記第一の窒化物半導体層が、アルミニウムを含む
    窒化物半導体基板。
  15. 請求項10〜14のいずれか1項に記載の窒化物半導体基板であって、
    前記シリコン基板の主面の法線ベクトルの方向は、Si<111>軸の方向に対して0°より大きく2.0°より小さい角度で傾斜している
    窒化物半導体基板。
  16. 請求項10〜15のいずれか1項に記載の窒化物半導体基板であって、
    前記第一の窒化物半導体層と前記第二の窒化物半導体層の間に、第四の窒化物半導体層を備え、
    前記第四の窒化物半導体層の平均のバンドギャップは、前記第二の窒化物半導体層の平均のバンドギャップよりも大きい
    窒化物半導体基板。
JP2014554080A 2012-12-26 2013-10-31 窒化物半導体装置および窒化物半導体基板 Pending JPWO2014103125A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012283632 2012-12-26
JP2012283632 2012-12-26
PCT/JP2013/006448 WO2014103125A1 (ja) 2012-12-26 2013-10-31 窒化物半導体装置および窒化物半導体基板

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017243395A Division JP2018056591A (ja) 2012-12-26 2017-12-20 窒化物半導体装置および窒化物半導体基板

Publications (1)

Publication Number Publication Date
JPWO2014103125A1 true JPWO2014103125A1 (ja) 2017-01-12

Family

ID=51020262

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2014554080A Pending JPWO2014103125A1 (ja) 2012-12-26 2013-10-31 窒化物半導体装置および窒化物半導体基板
JP2017243395A Ceased JP2018056591A (ja) 2012-12-26 2017-12-20 窒化物半導体装置および窒化物半導体基板
JP2019065584A Active JP6731584B2 (ja) 2012-12-26 2019-03-29 窒化物半導体装置および窒化物半導体基板

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2017243395A Ceased JP2018056591A (ja) 2012-12-26 2017-12-20 窒化物半導体装置および窒化物半導体基板
JP2019065584A Active JP6731584B2 (ja) 2012-12-26 2019-03-29 窒化物半導体装置および窒化物半導体基板

Country Status (3)

Country Link
US (1) US9401402B2 (ja)
JP (3) JPWO2014103125A1 (ja)
WO (1) WO2014103125A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160329419A1 (en) * 2014-01-31 2016-11-10 Sharp Kabushiki Kaisha Nitride semiconductor layered body, method for manufacturing the same, and nitride semiconductor device
JP6205497B2 (ja) * 2014-08-27 2017-09-27 シャープ株式会社 窒化物半導体の製造方法
US10483351B2 (en) * 2015-09-04 2019-11-19 Nanyang Technological University Method of manufacturing a substrate with reduced threading dislocation density
CA3132525A1 (en) * 2016-05-26 2017-11-30 Robbie Jorgenson Group iiia nitride growth method and system
JP2021027297A (ja) * 2019-08-08 2021-02-22 住友化学株式会社 エピタキシャル基板およびその製造方法
WO2024004079A1 (ja) * 2022-06-29 2024-01-04 三菱電機株式会社 窒化物半導体装置、および、窒化物半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017419A (ja) * 2001-07-04 2003-01-17 Sharp Corp 窒化物系iii−v族化合物半導体装置
JP2004327766A (ja) * 2003-04-25 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置
JP2007112633A (ja) * 2005-10-17 2007-05-10 Toshiba Corp 窒化物半導体ウェーハ及び窒化物半導体素子
WO2007077666A1 (ja) * 2005-12-28 2007-07-12 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP2011016680A (ja) * 2009-07-08 2011-01-27 Hitachi Cable Ltd Iii族窒化物半導体自立基板の製造方法、iii族窒化物半導体自立基板、iii族窒化物半導体デバイスの製造方法及びiii族窒化物半導体デバイス
JP2011129769A (ja) * 2009-12-18 2011-06-30 Panasonic Corp 窒化物半導体素子および窒化物半導体素子の製造方法
JP2012015304A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247889B2 (en) 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
US8193020B2 (en) * 2006-11-15 2012-06-05 The Regents Of The University Of California Method for heteroepitaxial growth of high-quality N-face GaN, InN, and AlN and their alloys by metal organic chemical vapor deposition
JP5313457B2 (ja) * 2007-03-09 2013-10-09 パナソニック株式会社 窒化物半導体装置及びその製造方法
JP4933513B2 (ja) 2008-10-14 2012-05-16 日本電信電話株式会社 窒化物半導体成長用基板
JP2011166067A (ja) * 2010-02-15 2011-08-25 Panasonic Corp 窒化物半導体装置
JP2012074182A (ja) * 2010-09-28 2012-04-12 Auto Network Gijutsu Kenkyusho:Kk 絶縁電線
JP5681937B2 (ja) * 2010-11-25 2015-03-11 株式会社パウデック 半導体素子およびその製造方法
JP5136867B2 (ja) * 2011-02-03 2013-02-06 次世代パワーデバイス技術研究組合 半導体基板、半導体装置、および半導体基板の製造方法
JP5762049B2 (ja) * 2011-02-28 2015-08-12 ルネサスエレクトロニクス株式会社 半導体装置
EP2832900B8 (en) * 2012-03-28 2019-09-11 Kabushiki Kaisha Toyota Chuo Kenkyusho Laminated substrate of silicon single crystal and group iii nitride single crystal with off angle

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017419A (ja) * 2001-07-04 2003-01-17 Sharp Corp 窒化物系iii−v族化合物半導体装置
JP2004327766A (ja) * 2003-04-25 2004-11-18 Matsushita Electric Ind Co Ltd 半導体装置
JP2007112633A (ja) * 2005-10-17 2007-05-10 Toshiba Corp 窒化物半導体ウェーハ及び窒化物半導体素子
WO2007077666A1 (ja) * 2005-12-28 2007-07-12 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP2011016680A (ja) * 2009-07-08 2011-01-27 Hitachi Cable Ltd Iii族窒化物半導体自立基板の製造方法、iii族窒化物半導体自立基板、iii族窒化物半導体デバイスの製造方法及びiii族窒化物半導体デバイス
JP2011129769A (ja) * 2009-12-18 2011-06-30 Panasonic Corp 窒化物半導体素子および窒化物半導体素子の製造方法
JP2012015304A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体装置

Also Published As

Publication number Publication date
JP6731584B2 (ja) 2020-07-29
JP2018056591A (ja) 2018-04-05
US9401402B2 (en) 2016-07-26
WO2014103125A1 (ja) 2014-07-03
US20150287791A1 (en) 2015-10-08
JP2019110344A (ja) 2019-07-04

Similar Documents

Publication Publication Date Title
JP6731584B2 (ja) 窒化物半導体装置および窒化物半導体基板
JP5524235B2 (ja) 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の製造方法
CN108140561B (zh) 半导体元件用外延基板、半导体元件和半导体元件用外延基板的制造方法
US8835983B2 (en) Nitride semiconductor device including a doped nitride semiconductor between upper and lower nitride semiconductor layers
US8791504B2 (en) Substrate breakdown voltage improvement for group III-nitride on a silicon substrate
US20130020581A1 (en) Epitaxial wafer including nitride-based semiconductor layers
WO2011102044A1 (ja) エピタキシャル基板およびエピタキシャル基板の製造方法
TW201732871A (zh) 生長在矽基板上的具有增強壓應力的ⅲ族氮化物結構
US20120299060A1 (en) Nitride semiconductor device and manufacturing method thereof
JP2014239159A (ja) 半導体装置およびその製造方法
JP3977659B2 (ja) ヘテロ接合電界効果トランジスタ
JP5914999B2 (ja) 半導体装置の製造方法
JP5817283B2 (ja) 半導体装置の製造方法
JP2013145782A (ja) ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
JP6089122B2 (ja) 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
JP5662184B2 (ja) 半導体素子用のエピタキシャル基板、および半導体素子用エピタキシャル基板の製造方法
JP6917798B2 (ja) 窒化物半導体エピタキシャル基板および半導体装置
JP2008244036A (ja) 半導体結晶および半導体装置
JP6527667B2 (ja) 窒化物半導体基板の製造方法
JP7179706B2 (ja) 窒化物半導体基板
TWI728498B (zh) 氮化物半導體基板
JP7220647B2 (ja) 窒化物半導体基板及びその製造方法
JP2017092369A (ja) Iii族窒化物半導体デバイス用基板およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170621

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20171003