TW201318202A - Ｉｉｉ族氮化物磊晶基板及其製造方法 - Google Patents

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Abstract

本發明提供一種可抑制在部件化步驟產生裂碎之Ⅲ族氮化物磊晶基板及其製造方法。本發明的Ⅲ族氮化物磊晶基板10的特徵在於具有：Si基板11；初始層14，係與該Si基板11相鄰；及超晶格積層體15，形成於該初始層14上且具有複數組積層體，該積層體依續具有由A1組成比超過0.5且1以下的AlGaN構成之第1層15A1(15B1)、及由含有A1組成比超過0且0.5以下的AlGaN構成之第2層15A2(15B2)；並且，該第2層的A1組成比隨著遠離該基板而漸減。

Description

Ⅲ族氮化物磊晶基板及其製造方法
本發明係有關於一種Ⅲ族氮化物磊晶基板及其製造方法。本發明尤其係有關於一種可抑制在部件化步驟產生裂碎之Ⅲ族氮化物磊晶基板及其製造方法。
近年來，由Al、Ga及In等與N的化合物構成之Ⅲ族氮化物半導體，通常廣泛用於發光元件或電子裝置用元件等。由於此種部件的特性受Ⅲ族氮化物半導體的結晶性影響較大，因此謀求一種用於使結晶性高的Ⅲ族氮化物半導體成長之技術。
先前，Ⅲ族氮化物半導體係藉由於藍寶石基板上磊晶成長而形成。但存在以下問題：由於藍寶石基板的熱傳導率較小，因此散熱性差，不適用於製作高輸出部件。
因此，近年來，提出一種使用矽基板(Si基板)作為Ⅲ族氮化物半導體的結晶成長基板之技術。Si基板具有以下優點：由於散熱性高於上述藍寶石基板，因此適用於製作高輸出部件，並且，由於大型基板較為廉價，因此可抑制製造成本。然而，與藍寶石基板相同，Si基板與Ⅲ族氮化物半導體的晶格常數(lattice constant)不同，即便直接使Ⅲ族氮化物半導體成長於該Si基板上，亦無法期望獲得結晶性高的Ⅲ族氮化物半導體。
又，當直接使Ⅲ族氮化物半導體成長於Si基板上時，存在以下問題：由於該Ⅲ族氮化物半導體的熱膨脹係數大 於Si，於自高溫的結晶成長步驟冷卻至室溫之過程中，Ⅲ族氮化物半導體會產生較大的拉伸應變，因此Si基板將翹曲，同時Ⅲ族氮化物半導體會產生高密度的裂縫。
因此，於專利文獻1中，揭示有一種技術，其係於Si基板與Ⅲ族氮化物半導體之間設置AlN超晶格緩衝層，該AlN超晶格緩衝層係分別交替積層有複數層之由AlxGa1-xN(A1組成比x為0.5≦x≦1)構成之第1層、及由AlyGa1-yN(A1組成比y為0.01≦y≦0.2)構成之第2層而成，藉此於Si基板上，製造結晶性高，且防止裂縫產生之Ⅲ族氮化物半導體。
專利文獻1：日本特開2007-67077號公報
於專利文獻1中，提及藉由使氮化物半導體層的表面原子層程度地平滑來改善結晶性，防止產生裂縫。其意圖在於：欲於Si基板上不僅形成有含超晶格之緩衝層且形成有氮化物半導體層(主積層體)之狀態下，防止朝氮化物半導體層產生裂縫。如此一來，先前於氮化物半導體層形成後的基板，防止氮化物半導體層中產生裂縫係為普遍。
然而，根據本發明人們的研究，可知存在以下問題：使相對於Si基板為晶格常數較小且熱膨脹係數較大的緩衝層的翹曲、與相較於緩衝層為晶格常數較大且熱膨脹係數較大的主積層體的相反翹曲相抵，藉此以無裂縫的狀態於緩衝層上形成主積層體，並減小翹曲，即便為該情形下，之後於形成電極、於主積層體形成用以切片化之槽、或運 送元件之後續部件化步驟中，可能會突然產生裂碎，基板意外分裂成複數個。即，先前的構成僅著眼於防止部件化前的晶圓狀態下的裂縫，並未慮及後續部件化步驟中的裂碎。此處，本說明書中的「裂碎」，如字面所述，指基板分裂成複數個，「裂縫」指不致使基板分裂之輕微裂碎或龜裂。
因此，本發明係有鑒於上述課題，其目的在於提供一種可抑制在部件化步驟中產生裂碎之Ⅲ族氮化物磊晶基板及其製造方法。
為達成該目的，本發明人們進而探討研究，從而獲得以下見解。即，可知與在含超晶格之緩衝層上形成有主積層體之狀態下的翹曲大小無關，若於形成有含超晶格之緩衝層後且形成主積層體前的翹曲較大，則於部件化步驟中易產生裂碎。即，於部件化步驟中，將出現以下情況：例如，由於光微影的曝光精度而導致晶圓受到按壓(施加外部應力)、部分氮化物半導體層被加工而導致應力平衡遭到破壞(內部應力集中)。進而，還有運送或定位時的衝擊、以及熱處理中的熱衝擊。為對抗該等狀況，不僅應著眼於減小根據形成有主積層體之狀態下的翹曲所施加之外部應力，並且應在可受外部應力之範圍減小施加於主積層體上之內部應力，從而強化對衝擊的抗性，才能抑制部件化步驟中的裂碎。因此，本發明人們想到以下構思：著眼於形成有緩衝層後、且形成主積層體前的翹曲，抑制形成具有超晶格積層體之緩衝層時的翹曲，而抑制部件化步驟 中的裂碎。並且發現若採用以下所示之構成，可實現該目的，從而完成本發明。
本發明係基於上述見解而完成，其主旨構成如下所述。
(1)一種Ⅲ族氮化物磊晶基板，其特徵在於具有：Si基板；初始層，係與該Si基板相鄰；及超晶格積層體，形成於該初始層上且具有複數組積層體，該積層體依續具有由A1組成比超過0.5且1以下的AlGaN構成之第1層、及由A1組成比超過0且0.5以下的AlGaN構成之第2層；並且， 該第2層的A1組成比隨著遠離該基板而漸減。
(2)如上述(1)之Ⅲ族氮化物磊晶基板，其中，該超晶格積層體具有複數層超晶格層，該超晶格層係交替積層複數組該第1層及具有一定A1組成比之AlGaN即該第2層而成；該超晶格積層體中該超晶格層的第2層之A1組成比，隨著超晶格層的位置遠離該Si基板而減小。
(3)如上述(1)或(2)之Ⅲ族氮化物磊晶基板，其中，最靠近該Si基板之該第2層的A1組成比、與最遠離該Si基板之該第2層的A1組成比的差為0.02以上。
(4)如上述(1)至(3)中任一項之Ⅲ族氮化物磊晶基板，其中，該第1層為AlN。
(5)如上述(1)至(4)中任一項之Ⅲ族氮化物磊晶基板，其中，該初始層包含AlN層、及該AlN層上的AlGaN層，該AlGaN層的A1組成比大於第2層中最靠近該基板之AlGaN層的A1組成比。
(6)如上述(1)至(5)中任一項之Ⅲ族氮化物磊晶基板，其 中，於該超晶格積層體上，進而具有主積層體，該主積層體係藉由使至少包含GaN層之Ⅲ族氮化物層磊晶成長而形成。
(7)如上述(1)至(6)中任一項之Ⅲ族氮化物磊晶基板，其中，於該超晶格積層體為最上層之狀態下，下側突出翹曲量為130 μm以下。
(8)一種Ⅲ族氮化物磊晶基板的製造方法，其特徵在於具有以下步驟：第1步驟，係於Si基板上，形成與該Si基板相鄰之初始層；及第2步驟，係於該初始層上形成具有複數組積層體之超晶格積層體，該積層體依續具有由A1組成比超過0.5且1以下的AlGaN構成之第1層、及由A1組成比超過0且0.5以下的AlGaN構成之第2層；並且，
於該第2步驟中，使該第2層的A1組成比隨著遠離該基板而漸減。
根據本發明，第2層的A1組成比隨著遠離該基板而漸減，藉此可抑制形成超晶格積層體後、且形成主積層體前的基板的翹曲，其結果可抑制在部件化步驟中產生裂碎。
以下，參照圖式更加詳細地說明本發明。再者，於本說明書中，對作為本發明的實施形態之兩個Ⅲ族氮化物磊晶基板共同之構成要素，原則上最後一位係附加相同的參照號碼，並省略說明。又，為方便說明，基板的示意剖面圖係誇大厚度方向所描製而成。
(實施形態1：Ⅲ族氮化物磊晶基板10)
如圖1所示，為本發明的一實施形態之Ⅲ族氮化物磊晶基板10，係具有Si基板11、及形成於該Si基板11上之緩衝層12。並且，可具備藉由使Ⅲ族氮化物層磊晶成長於該緩衝層12上而形成之主積層體13。緩衝層12具有：初始層14，係與Si基板11相鄰；及超晶格積層體15，係形成於該初始層14上且具有複數組積層體，該積層體依續具有由A1組成比超過0.5且1以下的AlGaN構成之第1層、及由A1組成比超過0且0.5以下的AlGaN構成之第2層。本實施形態中，超晶格積層體15具有兩層超晶格層：第1超晶格層15A，係例如交替積層複數組由AlN構成之第1層15A1及由具有一定A1組成比為0.10之Al0.1Ga0.9N構成之第2層15A2而成；及第2超晶格層15B，係例如交替積層複數組由AlN構成之第1層15B1及由具有一定A1組成比為0.05之Al0.05Ga0.95N構成之第2層15B2而成。
Si基板11為Si單晶基板，面方位(plane orientation)並無特別指定，可使用(111)、(100)及(110)面等，但較佳為(110)、(111)面，以便使Ⅲ族氮化物的(0001)面成長，進而，較佳為使用(111)面，以便使其表面平坦性良好地成長。又，亦可採用p型、n型任一之導電型，可應用於0.001~100000 Ω．cm的各種電阻率。又，於Si基板內，亦可含有除控制導電性以外的目的之雜質(C、O、N及Ge等)。可考慮各層的磊晶成長後的翹曲量等來適當設定基板的厚度，例如為500~2000 μm的範圍內。
作為構成初始層14之典型材料，可列舉AlGaN或AlN，尤其藉由使初始層14相鄰基板之部分為AlN層，可抑制其與Si基板11反應，並提高縱向耐壓。並且，初始層14於膜厚方向無需為均勻組成，若使相鄰基板之部分為AlN層，則亦可進行於該AlN層上形成AlGaN層等的不同組成之複數層之積層，或使組成傾斜。並且，亦可於AlN與Si單晶基板的介面部分，插入Si的氮化膜、氧化膜及碳化膜等薄膜，或插入此種膜與AlN反應而成之薄膜。進而，在初始層14的厚度不損害結晶品質的範圍內，亦可形成例如低溫緩衝層類的非晶層、多晶層。初始層14的厚度在例如10~500 nm的範圍內。其原因在於，於未達10 nm之情形下，會有由上層的部分原料Ga與Si基板反應而產生缺陷之可能性，於超過500 nm之情形下，會有當形成初始層時產生裂縫之可能性。
本實施形態中，第1超晶格層15A的第2層15A2的A1組成比為0.1，第2超晶格層15B的第2層15B2的A1組成比為0.05，其構成之特徵在於第2層的A1組成比隨著遠離Si基板11而減少。本發明人們發現：如此一來，於高A1組成比的AlGaN層(含有AlN)與低A1組成比的AlGaN層的超晶格積層體中，低A1組成比的AlGaN層的A1組成比隨著遠離基板而減少，藉此可抑制在形成超晶格積層體15之狀態下的基板的翹曲，即，可抑制在超晶格積層體15為最上層之狀態下的翹曲。其結果為，繼而形成由氮化物半導體層之主積層體，進而於進行部件化步驟後的階段 中，可抑制基板產生裂碎。
認為本發明並非局限於理論，根據以下作用可獲得上述效果。即，由於構成超晶格積層體之Ⅲ族氮化物半導體的熱膨脹係數遠大於Si基板的熱膨脹係數，因此當使超晶格積層體成長於Si基板上時，於自高溫成長步驟冷卻至室溫之過程中，超晶格積層體產生較大的拉伸應變，於基板，使Si基板側突出翹曲之方向的力發揮作用。再者，以下，將使Si基板側呈突出翹曲之情形稱作「下側突出翹曲」，反之，將使超晶格積層體側呈突出翹曲之情形稱作「上側突出翹曲」。此處，AlGaN係，A1組成比越小，材料本身所具有之晶格常數越大。因此，在如本發明所述，第2層的A1組成比隨著遠離基板而減少之情形下，越是遠離基板之第2層即為上側的第2層，存在於其下方之層的晶格常數越小(晶格常數差較大)，因此成長中面內的晶格一邊縮小一邊成長。因此，於超晶格積層體的成長中(高溫狀態)，由於上側的第2層膜內壓縮應力會作用並伸展，因此上側突出翹曲方向的力會作用於基板上。因此認為高溫狀態下的上側突出翹曲力(壓縮應力)與冷卻過程中的下側突出翹曲力(拉伸應力)會相抵，而得以抑制在形成有超晶格積層體15之狀態下的基板翹曲。假設第2超晶格層15B的第2層15B2之A1組成比亦為0.1時，由於高溫狀態的壓縮應力並不足，因此認為形成超晶格積層體15之狀態下的基板殘留有較多的拉伸應力，而使下側產生較大翹曲。
並且，於超晶格積層體殘留有拉伸應力之情形下，假 設形成主積層體後翹曲被抑制，而其不過為主積層體的壓縮應力與超晶格積層體的拉伸應力相抵，超晶格積層體依然有較大的拉伸應力會發揮作用。因此，認為於部件化步驟中若例如對主積層體進行蝕刻等而主積層體的膜厚局部變薄，則該部分中力的平衡會局部性地遭到破壞，並由該部分開始產生裂碎。但是，根據本發明，由於超晶格積層體的拉伸應力得以被降低，因此不會引起此種裂碎，並可抑制部件化步驟中的裂碎。
主積層體13，係藉由使至少含有GaN之Ⅲ族氮化物層磊晶成長於緩衝層12上而形成。於本實施形態中，主積層體13係由通道層16及電子供應層17構成，該通道層16係形成於第2超晶格層15B上且由GaN構成；電子供應層17係形成於通道層16上，能隙(band gap)大於通道層，且由AlGaN構成。為避免在產生二維電子氣部分的合金散射，較佳為主積層體13中GaN層如本實施形態所述，位於最靠近電子供應層17側。較佳為超晶格積層體15的正上方層為具有低於超晶格積層體15中最上方之第2層的A1組成之AlGaN或GaN，以便使壓縮應力進入該層。於本發明中，較佳為，主積層體13的厚度為0.1~5 μm的範圍內。其原因在於，於未達0.1 μm之情形下，會有產生凹坑等缺陷之可能，於超過5 μm之情形下，會有於主積層體13產生裂縫之可能。通道層16及電子供應層17的厚度，係於部件設計上適當設定即可。
本實施形態的Ⅲ族氮化物磊晶基板10可用於任一電子 部件中，特佳為用於高電子遷移率電晶體(high electron mobility transistor，HEMT)中。
作為將本發明的Ⅲ族氮化物磊晶基板10部件化之.步驟，可列舉以下步驟：於基板10上形成電極、利用蝕刻形成槽以進行氮化物半導體層的切片化(singulation)、形成表面鈍化膜及分離元件等；且於各步驟之間進行元件的運送。
(實施形態2：Ⅲ族氮化物磊晶基板20)
如圖2所示，作為本發明的另一實施形態之Ⅲ族氮化物磊晶基板20，係具有Si基板21、及形成於該Si基板21上之緩衝層22。並且，可具備藉由使Ⅲ族氮化物層磊晶成長於該緩衝層22上而形成之主積層體23。緩衝層22具有：初始層24，係與Si基板11相鄰；及超晶格積層體25，係形成於該初始層24上且具有複數組積層體，該積層體依續具有由A1組成比超過0.5且1以下的AlGaN構成之第1層、及由A1組成比超過0且0.5以下的AlGaN構成之第2層。本實施形態中，超晶格積層體25具有五層超晶格層：第1超晶格層25A，係例如交替積層複數組由AlN構成之第1層25A1及由具有一定A1組成比為0.10之Al0.1Ga0.9N構成之第2層25A2而成；第2超晶格層25B，係例如交替積層複數組由AlN構成之第1層25B1及由具有一定A1組成比為0.08之Al0.08Ga0.92N構成之第2層25B2而成；第3超晶格層25C，係例如交替積層複數組由AlN構成之第1層25C1及由具有一定A1組成比為0.06之Al0.06Ga0.94N構成之第2層25C2而成；第4超晶格層25D，係例如交替積層複數組 由AlN構成之第1層25D1及由具有一定A1組成比為0.04之Al0.04Ga0.96N構成之第2層25D2而成；及第5超晶格層25E，係例如交替積層複數組由AlN構成之第1層25E1及由具有一定A1組成比為0.02之Al0.02Ga0.98N構成之第2層25E2而成。
即便於本實施形態中，五層超晶格層25A~25E中第2層25A2~25E2的A1組成比為0.10>0.08>0.06>0.04>0.02，其亦隨著遠離Si基板21而減少，而與實施形態1相同，可抑制在形成超晶格積層體25之狀態下的基板的翹曲。
關於Si基板21、初始層24、通道層26及電子供應層27，與實施形態1相同。
(另一實施形態)
上述均示出代表性實施形態的一例，本發明並非限定於該等實施形態，亦包含例如以下實施形態。
實施形態1、2的超晶格積層體15、25中，表示出以下例：設置複數層超晶格層，各超晶格層的第1層均為AlN，各超晶格層中由AlGaN構成之第2層的一定A1組成比隨著遠離基板而減少。但是，作為超晶格積層體中A1組成比的變化態樣，亦可例如如下所述。
例如，於交替形成複數組由AlN構成之第1層及由AlGaN構成之第2層的超晶格積層體中，亦可使該第2層的A1組成比隨著遠離基板而漸減。此處，漸減指連續或階梯式地減少，除第2層的A1組成比自上述複數層超晶格層階梯式地減少以外，亦包括某一第2層的A1組成比與經由 第1層相鄰之另一第2層的A1組成比連續減少之情形。如此一來，可知即便於第2層連續減少之情形下，亦可發揮實施形態1中所說明之作用效果。
又，於本發明中，由於第2層係由A1組成比超過0且0.5以下的AlGaN構成，第1層係由A1組成比超過0.5且1以下的AlGaN構成，因此任一第2層均與距元件遠近無關，必定具有低於第1層之A1組成比。因此，於本發明中，第1層與距元件之距離無關，無需為相同構成(於實施形態1、2中為AlN)，亦可於複數層第1層之間，在超過0.5且1以下的範圍內改變組成。
但是，於本發明中，如實施形態1、2所示，較佳為所有第1層均為AlN。藉此，與相鄰第2層的A1組成比的差最大，變形緩衝效果最好。
本發明中的第2層只要為A1組成比超過0且0.5以下的AlGaN，則無特別限定，但較佳為第2層中最靠近Si基板之AlGaN層的A1組成比X為0.08~0.5的範圍內。其原因在於，若X低於0.08，則會有無法充分確保縱向耐壓之可能，若超過0.5，則變形緩衝效果不足，會有超晶格積層體產生裂縫之可能。
又，於本發明中，第2層中最遠離Si基板之AlGaN層的A1組成比Y不為0。即，第2層不會為GaN。其原因在於，當第2層為GaN時，無法充分確保元件的縱向耐壓。進而，於縱向耐壓特別重要之情形下，自如此確保元件的縱向耐壓之觀點來看，較佳為Y為0.05以上。
又，本發明中，在第2層中最靠近Si基板之AlGaN層的A1組成比X、與第2層中最遠離Si基板之AlGaN層的A1組成比Y之關係中，較佳為其差(X-Y)為0.02以上。其原因在於，當未達0.02時，翹曲的抑制效果可能不足。進而，較佳為其差(X-Y)為0.45以下，更佳為0.2以下。
又，於初始層14包含AlN層、及該AlN層上的AlGaN層之情形下，較佳為構成初始層14之AlGaN層的A1組成比Z，大於第2層中最靠近Si基板之AlGaN層的A1組成比X。藉由使Z>X，可抑制超晶格層的拉伸應力，並可抑制背向超晶格之基體產生裂縫。
於本說明書中，構成緩衝層之「AlGaN」亦可含有合計為1%以下之另一Ⅲ族元素B及/或In。並且，亦可含有例如Si、H、O、C、Mg、As及P等微量雜質。再者，構成主積層體之GaN、AlGaN等同樣亦可含有合計為1%以下之另一Ⅲ族元素。
本發明中的超晶格積層體的一組積層體(於實施形態1、2中，為第1層及第2層)的厚度，可由組成的組合而適當設定，可為例如1~100 nm左右。並且，可使第1層的厚度為0.5~200 nm，第2層的厚度為0.5~100 nm。
本發明中超晶格積層體的積層體(第1層及第2層)的組數，可根據所需之耐壓而適當設定，可為例如40~300組。並且，較佳為整個超晶格積層體的厚度為1 μm以上。其原因在於，當為1 μm以上時，膜內所產生之應力總合會充分地增大，因此可充分發揮本發明的效果。
(Ⅲ族氮化物磊晶基板的製造方法)
其次，說明本發明的Ⅲ族氮化物磊晶基板的製造方法的實施形態。例如圖1所示，本發明的Ⅲ族氮化物磊晶基板的製造方法的特徵在於具有：第1步驟，係於Si基板11上，形成與該Si基板11相鄰之初始層14；及第2步驟，係於該初始層14上形成具有複數組積層體之超晶格積層體15，該積層體依續具有由A1組成比超過0.5且1以下的AlGaN構成之第1層15A1(15B1)、及由A1組成比超過0且0.5以下的AlGaN構成之第2層15A2(15B2)；並且於該第2步驟中，第2層的A1組成比以第1超晶格層15A至第2超晶格層15B漸減，即隨著遠離Si基板11而漸減。藉此，可抑制於形成有超晶格積層體15之狀態下的基板的翹曲，繼而形成由氮化物半導體層構成之主積層體，進而可抑制在進行部件化步驟後的階段中產生裂碎。
作為本發明中各層的磊晶成長方法，可使用MOCVD法、MBE法等公知的方法。作為形成AlGaN時的原料氣體，可列舉TMA(三甲基鋁)、TMG(三甲基鎵)及氨，可藉由控制TMA與TMG的混合比來控制膜中的A1組成比。並且，可使用穿透式電子顯微鏡能量分散能譜儀(TEM-EDS)等公知的方法，對磊晶成長後的A1組成比或膜厚進行評估。
以下，使用實施例進而詳細說明本發明，但本發明絲毫不限定於以下實施例。
[實施例]
(實施例1)
於(111)面6英吋p型Si單晶基板(摻雜B，比電阻為0.02 Ω．cm，厚度：625 μm)上，形成依續積層AlN(厚度：120 nm)及Al0.3Ga0.7N(厚度：50 nm)而成之初始層作為緩衝層。之後，於初始層上，依續使交替積層50組AlN(厚度：4.5 nm)及Al0.1Ga0.9N(厚度：21 nm)而成之第1超晶格層、與交替積層50組AlN(厚度：4.5 nm)及Al0.03Ga0.95N(厚度：21 nm)而成之第2超晶格層磊晶成長，以作為超晶格積層體。之後，於超晶格積層體上，使GaN通道層(厚度：1.2 μm)及Al0.25Ga0.75N電子供應層(厚度：30 nm)磊晶成長，製作如實施形態1般具有HEMT結構之Ⅲ族氮化物磊晶基板。將該通道層與電子供應層的組合作為「半導體層1」。再者，使用MOCVD法作為成長方法，該方法係使用TMA(三甲基鋁)、TMG(三甲基鎵)及氨作為原料。使用氮氣、氫氣作為載體氣體(carrier gas)。各層的成長條件(壓力、溫度)均為20 kPa、1000℃，且V/Ⅲ比為2000。並且，於第1超晶格層及第2超晶格層中，分別將第2層成長時的有機金屬氣體的供應量調整為莫耳比與膜組成相同。
另製作一Ⅲ族氮化物磊晶基板，使Al0.02Ga0.98N(厚度：1 μm)、GaN通道層(厚度：50 nm)及Al0.25Ga0.75N電子供應層(厚度：30 nm)磊晶成長作為半導體層2，來代替半導體層1，除此之外與上述相同。
又，另製作一Ⅲ族氮化物磊晶基板，使Al0.15Ga0.85N(厚度：1 μm)、GaN通道層(厚度：20 nm)及Al0.25Ga0.75N 電子供應層(厚度：30 nm)磊晶成長，作為半導體層3，來代替半導體層1，除此之外與上述相同。
(實施例2)
使交替積層20組AlN(厚度：4.5 nm)及Al0.1Ga0.9N(厚度：21 nm)而成之第1超晶格層、交替積層20組AlN(厚度：4.5 nm)及Al0.08Ga0.92N(厚度：21 nm)而成之第2超晶格層、交替積層20組AlN(厚度：4.5 nm)及Al0.06Ga0.94N(厚度：21 nm)而成之第3超晶格層、交替積層20組AlN(厚度：4.5 nm)及Al0.04Ga0.96N(厚度：21 nm)而成之第4超晶格層及交替積層20組AlN(厚度：4.5 nm)及Al0.02Ga0.98N(厚度：21 nm)而成之第5超晶格層依續磊晶成長，以作為超晶格積層體，除此之外與實施例1相同，從而製作如實施形態2般具有3種HEMT結構之Ⅲ族氮化物磊晶基板。成長溫度及成長壓力與實施例1相同，並藉由適當控制TMA與TMG的混合比來控制第2層中的A1組成比。於以下各實施例及各比較例中亦相同。
(實施例3)
使交替積層20組AlN(厚度：4.5 nm)及Al0.14Ga0.86N(厚度：21 nm)而成之第1超晶格層、交替積層20組AlN(厚度：4.5 nm)及Al0.13Ga0.87N(厚度：21 nm)而成之第2超晶格層、交替積層20組AlN(厚度：4.5 nm)及Al0.12Ga0.88N(厚度：21 nm)而成之第3超晶格層、交替積層20組AlN(厚度：4.5 nm)及Al0.11Ga0.89N(厚度：21 nm)而成之第4超晶格層及交替積層20組AlN(厚度：4.5 nm) 及Al0.10Ga0.90N(厚度：21 nm)而成之第5超晶格層依續磊晶成長，以作為超晶格積層體，除此之外與實施例1相同，從而製作3種具有HEMT結構之Ⅲ族氮化物磊晶基板。
(比較例1)
使交替積層100組AlN(厚度：4.5 nm)及Al0.1Ga0.9N(厚度：21 nm)而成之超晶格層磊晶成長，以作為超晶格積層體，除此之外與實施例1相同，從而製作3種具有HEMT結構之比較例1的Ⅲ族氮化物磊晶基板。
(比較例2)
使交替積層100組AlN(厚度：4.5 nm)及Al0.05Ga0.95N(厚度：21 nm)而成之超晶格層磊晶成長，以作為超晶格積層體，除此之外與實施例1相同，從而製作3種具有HEMT結構之比較例2的Ⅲ族氮化物磊晶基板。
(比較例3)
使交替積層100組AlN(厚度：4.5 nm)及GaN(厚度：21 nm)而成之超晶格層磊晶成長，以作為超晶格積層體，除此之外與實施例1相同，從而製作3種具有HEMT結構之比較例3的Ⅲ族氮化物磊晶基板。
(比較例4)
使交替積層50組AlN(厚度：4.5 nm)及Al0.05Ga0.95N(厚度：21 nm)而成之第1超晶格層、與交替積層50組AlN(厚度：4.5 nm)及Al0.1Ga0.9N(厚度：21 nm)而成之第2超晶格層依續磊晶成長，以作為超晶格積層體，除此之外與實施例1相同，從而製作3種具有HEMT結構之 比較例4的Ⅲ族氮化物磊晶基板。
(評估1：測量基板的翹曲)
使用利用光學干涉法之翹曲測量裝置(尼德克公司(NIDEK Co.,Ltd.)製造、FT-900)，依據半導體製程設備安全(SEMI)準則，測量於形成超晶格積層體後、且形成半導體層前的基板的翹曲量A，將結果示於表1。本發明中的「翹曲量」係指依據SEMI準則測量而得。又，利用相同的方法，分別測量形成3種半導體層後的翹曲B，並示於表1。再者，於表1中，以「-(減號)」表示下側呈突出翹曲，用「+(加號)」表示上側呈突出翹曲。
(評估2：測量裝置步驟中的裂碎)
分別製作10片實施例及比較例的基板，對該等基板進行以下部件化步驟。首先，於基板上形成電極，其次，利用蝕刻形成槽，以便將氮化物半導體層切片化。對各實施例及比較例，檢查10片中有多少片產生裂碎，將結果示於表1。
(評估3：測量縱向耐壓)
於電子供應層上，形成含有80 μm ψ之Ti/Au積層結構之歐姆電極，將歐姆電極外側以50 nm的厚度蝕刻，然後將Si基板背面與金屬板接地，測定相對於電壓流動於兩電極間的電流值。此時，利用絕緣油將兩電極間絕緣，以抑制空氣中的放電。並且，於基板下方配置絕緣板，以消除漏電對基板背面的影響。於本實驗例中，縱向耐壓為縱向電流值換算成上述歐姆電極的面積中每單位面積值之值達 到10-4 A/cm2之電壓值。
如表1所示，與比較例相比，實施例可進而減小於形成超晶格積層體後、且形成半導體層前的基板的翹曲量A，其結果於實施例之10片試樣中並無試樣於部件化步驟後產生裂碎，但於比較例中，有試樣產生裂碎。並且，存在靠近半導體層一側的超晶格層的A1的組成越大，縱向耐壓越高之趨勢。
(產業上之可利用性)
根據本發明，第2層的A1組成比隨著遠離上述基板而減少，藉此可抑制於形成超晶格積層體後、且形成主積層體前的基板的翹曲，其結果為，可抑制在部件化步驟中產生裂碎。
10、20‧‧‧Ⅲ族氮化物磊晶基板
11、21‧‧‧Si基板
12、22‧‧‧緩衝層
13、23‧‧‧主積層體
14、24‧‧‧初始層
15、25‧‧‧超晶格積層體
15A、25A‧‧‧第1超晶格層
15A1、15B1、25A1、25B1、25C1、25D1、25E1‧‧‧第1層(AlN)
15A2、25A2‧‧‧第2層(Al0.1Ga0.9N)
15B、25B‧‧‧第2超晶格層
15B2‧‧‧第2層(Al0.05Ga0.95N)
16、26‧‧‧通道層
17、27‧‧‧電子供應層
25B2‧‧‧第2層(Al0.08Ga0.92N)
25C‧‧‧第3超晶格層
25C2‧‧‧第2層(Al0.06Ga0.94N)
25D‧‧‧第4超晶格層
25D2‧‧‧第2層(Al0.04Ga0.96N)
25E‧‧‧第5超晶格層
25E2‧‧‧第2層(Al0.02Ga0.98N)
圖1係根據本發明之Ⅲ族氮化物磊晶基板10的示意剖面圖。
圖2係根據本發明之另一Ⅲ族氮化物磊晶基板20的示意剖面圖。
10‧‧‧Ⅲ族氮化物磊晶基板
11‧‧‧Si基板
12‧‧‧緩衝層
13‧‧‧主積層體
14‧‧‧初始層
15‧‧‧超晶格積層體
15A‧‧‧第1超晶格層
15A1‧‧‧第1層(AlN)
15A2‧‧‧第2層(Al0.1Ga0.9N)
15B‧‧‧第2超晶格層
15B1‧‧‧第1層(AlN)
15B2‧‧‧第2層(Al0.05Ga0.95N)
16‧‧‧通道層
17‧‧‧電子供應層

Claims (8)

  1. 一種Ⅲ族氮化物磊晶基板，係具有：Si基板；初始層，係與該Si基板相鄰；及超晶格積層體，係形成於該初始層上且具有複數組積層體，該積層體依續具有由A1組成比超過0.5且1以下的AlGaN構成之第1層、及由A1組成比超過0且0.5以下的AlGaN構成之第2層；並且，該第2層的A1組成比隨著遠離該基板而漸減。
  2. 如申請專利範圍第1項之Ⅲ族氮化物磊晶基板，其中，該超晶格積層體具有複數層超晶格層，該超晶格層係交替積層複數組該第1層及具有一定A1組成比之AlGaN即該第2層而成；該超晶格積層體中該超晶格層的第2層之A1組成比，隨著超晶格層的位置遠離該Si基板而減小。
  3. 如申請專利範圍第1或2項之Ⅲ族氮化物磊晶基板，其中，最靠近該Si基板之該第2層的A1組成比、與最遠離該Si基板之該第2層的A1組成比的差為0.02以上。
  4. 如申請專利範圍第1或2項之Ⅲ族氮化物磊晶基板，其中，該第1層為AlN。
  5. 如申請專利範圍第1或2項之Ⅲ族氮化物磊晶基板，其中，該初始層包含AlN層、及該AlN層上的AlGaN層，該AlGaN層的A1組成比大於第2層中最靠近該基板之AlGaN層的A1組成比。
  6. 如申請專利範圍第1或2項之Ⅲ族氮化物磊晶基板，其中，於該超晶格積層體上，進一步具有主積層體，該主積層體係藉由使至少包含GaN層之Ⅲ族氮化物層磊晶成長而形成。
  7. 如申請專利範圍第1或2項之Ⅲ族氮化物磊晶基板，其中，於該超晶格積層體為最上層之狀態下，下側突出翹曲量為130 μm以下。
  8. 一種IⅢ族氮化物磊晶基板的製造方法，係具有以下步驟：第1步驟，係於Si基板上形成與該Si基板相鄰之初始層；及，第2步驟，其係於該初始層上形成具有複數組積層體之超晶格積層體，該積層體依續具有由A1組成比超過0.5且1以下的AlGaN構成之第1層、及由A1組成比超過0且0.5以下的AlGaN構成之第2層；並且，於該第2步驟中，使該第2層的A1組成比隨著遠離該基板而漸減。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI557917B (zh) * 2013-09-27 2016-11-11 富士通股份有限公司 半導體裝置及其製造方法
TWI566430B (zh) * 2015-05-06 2017-01-11 嘉晶電子股份有限公司 氮化物半導體結構
CN110233190A (zh) * 2014-04-25 2019-09-13 首尔伟傲世有限公司 发光设备

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5462377B1 (ja) * 2013-01-04 2014-04-02 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
JP2014220407A (ja) * 2013-05-09 2014-11-20 ローム株式会社 窒化物半導体素子
JP6121806B2 (ja) * 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
EP2869331A1 (en) * 2013-10-29 2015-05-06 IMEC vzw Episubstrates for selective area growth of group iii-v material and a method for fabricating a group iii-v material on a silicon substrate
US20150115327A1 (en) * 2013-10-30 2015-04-30 International Rectifier Corporation Group III-V Device Including a Buffer Termination Body
KR102170215B1 (ko) * 2014-02-18 2020-10-26 엘지이노텍 주식회사 반도체 소자
JP6305137B2 (ja) * 2014-03-18 2018-04-04 住友化学株式会社 窒化物半導体積層物および半導体装置
JP2016004948A (ja) * 2014-06-18 2016-01-12 株式会社東芝 半導体装置
JP2016031961A (ja) * 2014-07-28 2016-03-07 国立大学法人 名古屋工業大学 大電流・高耐圧窒化物半導体縦型ショットキーバリアダイオード
TWI657578B (zh) 2014-11-07 2019-04-21 日商住友化學股份有限公司 半導體基板及半導體基板的檢查方法
FR3028670B1 (fr) * 2014-11-18 2017-12-22 Commissariat Energie Atomique Structure semi-conductrice a couche de semi-conducteur du groupe iii-v ou ii-vi comprenant une structure cristalline a mailles cubiques ou hexagonales
JP6876895B2 (ja) * 2015-02-25 2021-05-26 株式会社Flosfia 結晶性酸化物半導体膜、半導体装置
KR102237154B1 (ko) * 2015-02-25 2021-04-07 엘지이노텍 주식회사 발광 소자 및 이를 구비한 라이트 유닛
JP2016207715A (ja) * 2015-04-16 2016-12-08 株式会社豊田中央研究所 半導体ウエハ及び半導体装置
JP6582736B2 (ja) * 2015-08-25 2019-10-02 富士電機株式会社 窒化物半導体装置の製造方法
TW201718930A (zh) 2015-09-04 2017-06-01 南洋理工大學 具有經減低之線差排密度的基材之製造方法
EP3444841B1 (en) 2016-04-15 2020-04-08 LG Innotek Co., Ltd. Light-emitting device
CN106128937B (zh) * 2016-07-12 2019-03-29 河源市众拓光电科技有限公司 一种在Si衬底上外延生长的高质量AlN薄膜及其制备方法
US10636899B2 (en) 2016-11-15 2020-04-28 Infineon Technologies Austria Ag High electron mobility transistor with graded back-barrier region
JP6796467B2 (ja) 2016-11-30 2020-12-09 住友化学株式会社 半導体基板
JP6859084B2 (ja) 2016-11-30 2021-04-14 住友化学株式会社 半導体基板
CN108346694B (zh) * 2017-01-23 2020-10-02 Imec 非营利协会 用于电力电子器件的基于iii-n的基材及其制造方法
US10141477B1 (en) * 2017-07-28 2018-11-27 Lumileds Llc Strained AlGaInP layers for efficient electron and hole blocking in light emitting devices
US11322650B2 (en) 2017-07-28 2022-05-03 Lumileds Llc Strained AlGaInP layers for efficient electron and hole blocking in light emitting devices
EP3451364B1 (en) * 2017-08-28 2020-02-26 Siltronic AG Heteroepitaxial wafer and method for producing a heteroepitaxial wafer
JP6692334B2 (ja) * 2017-09-20 2020-05-13 株式会社東芝 半導体基板及び半導体装置
CN111164768B (zh) * 2017-10-02 2023-05-09 同和电子科技有限公司 深紫外发光元件及其制造方法
CN108400159B (zh) * 2018-01-25 2020-08-25 厦门市三安集成电路有限公司 具有多量子阱高阻缓冲层的hemt外延结构及制备方法
EP3576132A1 (en) * 2018-05-28 2019-12-04 IMEC vzw A iii-n semiconductor structure and a method for forming a iii-n semiconductor structure
CN112750904B (zh) * 2019-10-30 2024-01-02 联华电子股份有限公司 具有应力松弛层的半导体元件
JP7016489B2 (ja) * 2019-12-16 2022-02-07 株式会社Flosfia 結晶性酸化物半導体膜、半導体装置
TWI735212B (zh) * 2020-04-24 2021-08-01 環球晶圓股份有限公司 具有超晶格疊層體的磊晶結構
US20220359739A1 (en) * 2021-05-05 2022-11-10 Infineon Technologies Austria Ag Hole draining structure for suppression of hole accumulation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230447A (ja) * 2000-02-16 2001-08-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
FR2875337A1 (fr) * 2004-09-13 2006-03-17 Picogiga Internat Soc Par Acti Structures hemt piezoelectriques a desordre d'alliage nul
JP2007067077A (ja) 2005-08-30 2007-03-15 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体素子およびその製造方法
JP5116977B2 (ja) * 2006-02-17 2013-01-09 古河電気工業株式会社 半導体素子
KR100756841B1 (ko) * 2006-03-13 2007-09-07 서울옵토디바이스주식회사 ＡｌｘＧａ１－ｘＮ 버퍼층을 갖는 발광 다이오드 및 이의제조 방법
CN100555660C (zh) * 2006-09-01 2009-10-28 中国科学院半导体研究所 宽带隙氮化镓基异质结场效应晶体管结构及制作方法
JP4592742B2 (ja) * 2007-12-27 2010-12-08 Ｄｏｗａエレクトロニクス株式会社 半導体材料、半導体材料の製造方法及び半導体素子
JP5100427B2 (ja) * 2008-02-07 2012-12-19 古河電気工業株式会社 半導体電子デバイス
US8067787B2 (en) 2008-02-07 2011-11-29 The Furukawa Electric Co., Ltd Semiconductor electronic device
JP5572976B2 (ja) * 2009-03-26 2014-08-20 サンケン電気株式会社 半導体装置
JP5634681B2 (ja) * 2009-03-26 2014-12-03 住友電工デバイス・イノベーション株式会社 半導体素子
JP5564842B2 (ja) 2009-07-10 2014-08-06 サンケン電気株式会社 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI557917B (zh) * 2013-09-27 2016-11-11 富士通股份有限公司 半導體裝置及其製造方法
CN110233190A (zh) * 2014-04-25 2019-09-13 首尔伟傲世有限公司 发光设备
TWI566430B (zh) * 2015-05-06 2017-01-11 嘉晶電子股份有限公司 氮化物半導體結構
US9691940B2 (en) 2015-05-06 2017-06-27 Episil-Precision Inc. Nitride semiconductor structure

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US10727303B2 (en) 2020-07-28
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