WO2021157992A1 - 인-시투 식각층을 갖는 질화물 반도체 소자 및 그것을 제조하는 방법 - Google Patents

인-시투 식각층을 갖는 질화물 반도체 소자 및 그것을 제조하는 방법 Download PDF

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WO2021157992A1
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semiconductor layer
type nitride
interface
type
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민대홍
윤준호
곽우철
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    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers

Definitions

  • the present invention relates to a light emitting diode, and more particularly, to a light emitting diode having an in-situ etched layer and a method of manufacturing the same.
  • the nitride semiconductor is used as a light source of a display device, a traffic light, lighting, or an optical communication device, and may be used in a light emitting diode or a laser diode that emits ultraviolet light, blue, green, or yellow. In addition, it may be used in a heterojunction bipolar transistor (HBT) and a high electron mobility transistor (HEMT).
  • HBT heterojunction bipolar transistor
  • HEMT high electron mobility transistor
  • the nitride semiconductor is generally grown on a sapphire substrate, a silicon carbide substrate, or a heterogeneous substrate such as a silicon substrate. Accordingly, the nitride semiconductor grown on the substrate as described above has a fairly high threading dislocation density (TDD) of about 1E9/cm 2 or more.
  • TDD threading dislocation density
  • the real potential provides an electron trap site to induce non-luminescent recombination or provide a path for current leakage. Furthermore, when an overvoltage such as static electricity is applied to the semiconductor device, current is concentrated through an actual potential, thereby causing damage due to electrostatic discharge (ESD).
  • ESD electrostatic discharge
  • a Zener diode may be used together with the nitride semiconductor device.
  • the overall product cost and process time increase due to the use of the Zener diode.
  • a substrate that is lattice-matched with a nitride semiconductor such as a GaN substrate may be used, but the GaN substrate has a problem in that it is difficult to apply except for a specific device such as a laser because the manufacturing cost is quite high.
  • the actual dislocation density may be reduced by forming a mask pattern for epitaxial lateral growth and growing a gallium nitride semiconductor using the mask pattern.
  • the process time increases because the wafer must be removed from the nitride semiconductor layer deposition equipment, the mask layer is deposited and patterned, and then the nitride semiconductor layer is deposited again.
  • An object of the present invention is to provide a nitride semiconductor device having a reduced actual dislocation density using an in-situ etching technique, and a method for manufacturing the same.
  • Another problem to be solved by the present invention is to provide a nitride semiconductor device having improved electrostatic discharge characteristics using an in-situ etching technique, and a method for manufacturing the same.
  • a nitride semiconductor device includes: a first n-type nitride semiconductor layer having an irregular uneven surface; and a second n-type nitride semiconductor layer disposed on the first n-type nitride semiconductor layer to form an interface with the first n-type nitride semiconductor layer, wherein the silicon concentration at the interface is the first and a silicon concentration in the second n-type nitride semiconductor layer, and an actual dislocation density in the second n-type nitride semiconductor layer is lower than an actual dislocation density in the first n-type nitride semiconductor layer.
  • a first n-type nitride semiconductor is loaded onto the substrate by loading a substrate into a chamber, and introducing a source gas of a group III element and a source gas of nitrogen into the chamber. growth of the layer, blocking the flow of the source gas of the group III element and the source gas of nitrogen, and introducing a SiH 4 gas into the chamber to etch the surface of the first n-type nitride semiconductor layer, and introducing a source gas of a group element and a source gas of nitrogen to grow a second n-type nitride semiconductor layer on the first n-type nitride semiconductor layer having the etched surface.
  • the present invention by etching the surface of the first n-type nitride semiconductor layer using SiH 4 and then growing a second n-type nitride semiconductor layer on the etched first n-type nitride semiconductor layer. 2 It is possible to reduce the actual dislocation density of the n-type nitride semiconductor layer. Accordingly, it is possible to provide a nitride semiconductor device having a reduced actual dislocation density by growing semiconductor layers on the second n-type nitride semiconductor layer.
  • the first n-type nitride semiconductor layer may be etched using an in-situ etching technique, and thus, a nitride semiconductor device having improved electrostatic discharge characteristics using an in-situ process may be provided.
  • FIG. 1 is a schematic cross-sectional view for explaining a nitride semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic diagram for explaining a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention.
  • 3A, 3B, and 3C are SEM images showing the surface of the first n-type nitride semiconductor layer according to various etching techniques.
  • 4A, 4B, and 4C are CL (chathodluminescence) images for explaining the reduction of real dislocations using the in-situ etching technique.
  • CL quethodluminescence
  • FIG. 6 is a graph for explaining electrostatic discharge characteristics of a nitride semiconductor device according to an embodiment of the present invention.
  • a nitride semiconductor device includes: a first n-type nitride semiconductor layer having an irregular uneven surface; and a second n-type nitride semiconductor layer disposed on the first n-type nitride semiconductor layer to form an interface with the first n-type nitride semiconductor layer, wherein the silicon concentration at the interface is the first and a silicon concentration in the second n-type nitride semiconductor layer, and an actual dislocation density in the second n-type nitride semiconductor layer is lower than an actual dislocation density in the first n-type nitride semiconductor layer.
  • the irregular uneven surface may be formed using an in-situ etching technique, and thus, the first and second n-type nitride semiconductor layers may be formed through an in-situ process.
  • the silicon concentration at the interface may exceed 10 times the silicon concentration in the first or second n-type nitride semiconductor layer.
  • the nitride semiconductor device may further include a heterogeneous substrate positioned under the first n-type nitride semiconductor layer.
  • the heterogeneous substrate may be a patterned sapphire substrate.
  • the nitride semiconductor device may further include a nitride semiconductor layer in contact with a lower surface of the first n-type nitride semiconductor layer to form a lower interface between the first n-type nitride semiconductor layer, and the interface is the lower surface. It can be rougher than the interface.
  • the nitride semiconductor device may further include a nitride semiconductor layer that is in contact with an upper surface of the second n-type nitride semiconductor layer and forms an upper interface between the second n-type nitride semiconductor layer, and the interface is the upper surface. It can be rougher than the interface.
  • the nitride semiconductor device may include an active layer disposed on the second n-type nitride semiconductor layer; and a p-type nitride semiconductor layer disposed on the active layer, and may emit light in an ultraviolet or visible light region.
  • the irregular uneven surface of the first n-type nitride semiconductor layer may be etched by SiH 4 without a nitrogen source gas. Furthermore, the irregular uneven surface of the first n-type nitride semiconductor layer may be etched by introducing H 2 together with SiH 4 .
  • the second n-type nitride semiconductor layer may be thicker than the first n-type nitride semiconductor layer.
  • a first n-type nitride semiconductor is loaded onto the substrate by loading a substrate into a chamber, and introducing a source gas of a group III element and a source gas of nitrogen into the chamber. growth of the layer, blocking the flow of the source gas of the group III element and the source gas of nitrogen, and introducing a SiH 4 gas into the chamber to etch the surface of the first n-type nitride semiconductor layer, and introducing a source gas of a group element and a source gas of nitrogen to grow a second n-type nitride semiconductor layer on the first n-type nitride semiconductor layer having the etched surface.
  • TSVs thermally etched V-pits
  • the SiH 4 gas is introduced to etch the surface of the first n-type nitride semiconductor layer, the N 2 gas and the nitrogen source gas from flowing into the chamber may be blocked.
  • the first and second n-type nitride semiconductor layers may be n-type GaN.
  • the method for manufacturing a nitride semiconductor device may further include growing an active layer and a p-type nitride semiconductor layer on the second n-type nitride semiconductor layer.
  • the substrate may be a patterned sapphire substrate.
  • the roughness of the surface of the first n-type nitride semiconductor layer is increased.
  • the H 2 gas may also be introduced.
  • the second n-type nitride semiconductor layer has a lower actual dislocation density than the first n-type nitride semiconductor layer.
  • FIG. 1 is a cross-sectional view for explaining a nitride semiconductor device according to an embodiment of the present invention.
  • the nitride semiconductor device includes a substrate 21, a lower nitride semiconductor layer 23, a high-temperature buffer layer 25, an intermediate layer 27, a first n-type semiconductor layer 29a, and an n-th semiconductor layer ( 29b), an active layer 31 and a p-type nitride semiconductor layer 39 may be included.
  • the substrate 21 is for growing a gallium nitride-based semiconductor layer, and a heterogeneous substrate such as a sapphire substrate, a SiC substrate, a Si substrate, or a spinel substrate may be used.
  • a heterogeneous substrate such as a sapphire substrate, a SiC substrate, a Si substrate, or a spinel substrate may be used.
  • the substrate 21 may be a patterned sapphire substrate.
  • the lower nitride semiconductor layer 23 fills the region between the protrusions on the substrate 21 .
  • the lower nitride semiconductor layer 23 may cover the protrusions on the substrate 21 .
  • the lower nitride semiconductor layer 23 may be formed as a single layer or multiple layers.
  • the lower nitride semiconductor layer 23 may include a low-temperature buffer layer.
  • the low-temperature buffer layer may be formed of (Al, Ga)N on the substrate 21 at a low temperature of 400° C. to 600° C. For example, it may be formed of GaN or AlN.
  • the low-temperature buffer layer may be formed, for example, to a thickness of about 25 nm.
  • the lower nitride semiconductor layer 23 may be formed of, for example, an undoped layer.
  • the high-temperature buffer layer 25 may be grown at a relatively higher temperature than the lower nitride semiconductor layer 23 in order to mitigate the occurrence of defects such as dislocations between the substrate 21 and the n-type nitride semiconductor layer 25 .
  • the high temperature buffer layer 25 may be formed of undoped GaN or GaN doped with n-type impurities. However, actual dislocations formed in the lower nitride semiconductor layer 23 may be transferred to the high temperature buffer layer 25 .
  • the intermediate layer 27 may contain Al.
  • the intermediate layer 27 may be formed of AlGaN, AlInGaN, or AlInN.
  • the intermediate layer 27 may help lateral dispersion of electrons.
  • the first n-type nitride semiconductor layer 29a may be formed of a nitride-based semiconductor layer doped with n-type impurities, for example, a nitride semiconductor layer doped with Si.
  • the Si doping concentration doped into the first n-type nitride semiconductor layer 29a may be in the range of 5E18/cm 2 to 5E19/cm 2 .
  • the first n-type nitride semiconductor layer 29a is formed at 1000°C to 1200°C (eg, 1050°C to 1100°C) by supplying a source gas of a group III element and a source gas of nitrogen into the chamber using MOCVD technology, for example. It may be grown under a growth pressure of about 150 Torr to 200 Torr. Actual dislocations formed in the high-temperature buffer layer 25 may be transferred to the first n-type nitride semiconductor layer 29a.
  • the first n-type nitride semiconductor layer 29a may have an irregular uneven surface.
  • the irregular uneven surface may be formed by surface etching by introducing SiH 4 gas into the chamber. At this time, in order to maintain the temperature in the chamber, H 2 gas may be introduced together.
  • the end portions of the actual dislocations exposed on the surface of the first n-type nitride semiconductor layer 29a may be etched relatively quickly by surface etching to form V-pits. These V-pits may be referred to as thermally etched V-pits (TEVs). Accordingly, recesses may be generally formed at the distal end of these actual dislocations.
  • TSVs thermally etched V-pits
  • recesses may be generally formed at the distal end of these actual dislocations.
  • the irregular uneven peak-valley distance is smaller than the thickness of the first n-type nitride semiconductor layer 29a.
  • the second n-type nitride semiconductor layer 29b is grown on the first n-type nitride semiconductor layer 29a.
  • the second n-type nitride semiconductor layer 29b may be a nitride-based semiconductor layer doped with n-type impurities, for example, a nitride semiconductor layer doped with Si.
  • the Si doping concentration doped into the second n-type nitride semiconductor layer 29b may be in the range of 5E18/cm 2 to 5E19/cm 2 .
  • the Si doping concentration in the second n-type nitride semiconductor layer 29b may be substantially the same as the Si doping concentration in the first n-type nitride semiconductor layer 29a.
  • the second n-type nitride semiconductor layer 29b may be grown in the same chamber under the same or similar conditions as those of the first n-type nitride semiconductor layer 29a.
  • the second n-type nitride semiconductor layer 29b forms an interface 30 with the first n-type nitride semiconductor layer 29a. Since the first n-type nitride semiconductor layer 29a has an irregular uneven surface, the interface between the first n-type nitride semiconductor layer 29a and the second n-type nitride semiconductor layer 29b is relatively higher than other interfaces. has a rough shape. For example, the interface 30 has a rougher shape than any underlying interface between the first n-type nitride semiconductor layer 29a and the high temperature buffer layer 25 . Also, the interface 30 has a rougher shape than any upper interface formed between the second n-type nitride semiconductor layer 29b and the p-type nitride semiconductor layer 33 .
  • the silicon concentration at the interface 30 is higher than the silicon concentration in the first and second n-type nitride semiconductor layers 29a and 29b.
  • the silicon concentration in the interface 30 may exceed 10 times the silicon concentration in the first or second n-type nitride semiconductor layers 29a and 29b.
  • the Si accumulated in the interface 30 may prevent an actual potential from being transferred to the second n-type nitride semiconductor layer 29b.
  • the actual dislocation in the first n-type nitride semiconductor layer 29a may be blocked at the interface 30 or may be dissipated by bending in the lateral direction near the interface, and thus, the actual dislocation density in the second n-type nitride semiconductor layer 29b is lower than the actual dislocation density in the first n-type nitride semiconductor layer 29a.
  • the second n-type nitride semiconductor layer 29b may be thicker than the first n-type nitride semiconductor layer 29a, and thus, the V-pits formed on the surface of the first n-type nitride semiconductor layer 29a are the first n-type nitride semiconductor layer 29a. All of them may be covered by the nitride semiconductor layer 29b. Furthermore, a top surface of the second n-type nitride semiconductor layer 29b may be flatter than a surface of the first n-type nitride semiconductor layer 29a.
  • the active layer 31 is disposed on the second n-type nitride semiconductor layer 29b.
  • Another nitride semiconductor layer for example, a superlattice layer, may be added between the active layer 31 and the second n-type nitride semiconductor layer 29b.
  • the active layer 31 may be formed of a nitride semiconductor layer emitting light in the ultraviolet or visible region.
  • the active layer 31 may have a single quantum well structure or a multiple quantum well (MQW) structure in which quantum barrier layers and quantum well layers are alternately stacked.
  • the quantum barrier layer may be formed of a nitride semiconductor layer such as GaN, InGaN, AlGaN, or AlInGaN, which has a wider bandgap than the quantum well layer.
  • the quantum well layer is formed of a nitride semiconductor layer having a relatively narrower bandgap than the quantum barrier layer, and may be formed of, for example, a gallium nitride-based semiconductor layer such as InGaN. Light of a desired wavelength may be realized through the composition ratio of the quantum well layer.
  • the p-type nitride semiconductor layer 33 may be formed of a semiconductor layer doped with a p-type impurity such as Mg.
  • the p-type nitride semiconductor layer 33 may be a single layer or a multi-layer, and may include a p-type cladding layer and a p-type contact layer.
  • a transparent electrode such as ITO or a reflective metal such as Al may be positioned on the p-type nitride semiconductor layer 33 .
  • an electron blocking layer may be interposed between the active layer 31 and the p-type nitride semiconductor layer 33 .
  • a light emitting diode including the active layer 31 is described as an example of the nitride semiconductor device, but the present invention is not limited thereto.
  • the nitride semiconductor device of the present invention includes a heterojunction bipolar transistor (HBT) or a high electron mobility transistor (HEMT) including a first n-type nitride semiconductor layer 29a and a second n-type nitride semiconductor layer 29b. ) is included.
  • HBT heterojunction bipolar transistor
  • HEMT high electron mobility transistor
  • FIG. 2 is a schematic diagram for explaining a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention.
  • growth of the first n-type nitride semiconductor layer 29a, generation of TEV through surface etching, and growth of the second n-type nitride semiconductor layer 29b will be mainly described.
  • a substrate 21 is loaded into a chamber.
  • the chamber provides an environment in which the nitride semiconductor layer can be grown using the MOCVD technique.
  • a lower nitride semiconductor layer 23 , a high temperature buffer layer 25 , and an intermediate layer 27 may be sequentially grown on the substrate 21 . These layers can be grown in-situ using conventional techniques.
  • the first n-type nitride semiconductor layer 29a is grown.
  • the first n-type nitride semiconductor layer 29a may be grown at a first temperature T1 for a predetermined time.
  • the first temperature may be, for example, about 1100°C.
  • the first n-type nitride semiconductor layer 29a may be grown by introducing a source gas of a group III element such as TMG and a source gas of nitrogen such as NH 3 into the chamber.
  • N 2 and H 2 may be introduced together as an atmosphere gas or a carrier gas.
  • a source gas of Si such as SiH 4 may be introduced into the chamber for doping of Si.
  • the inflow of the group III element source gas and nitrogen source gas is blocked.
  • the inflow of a gas containing nitrogen, such as N 2 gas, may also be blocked.
  • H 2 gas may be continuously introduced into the chamber, and the gas in the chamber is exhausted to the outside by the vacuum pump. Meanwhile, the SiH 4 gas may be vented through a bypass before being introduced into the chamber.
  • the SiH 4 gas is introduced into the chamber.
  • the H 2 gas may be introduced into the chamber together with the SiH 4 gas.
  • the surface of the first n-type nitride semiconductor layer 29a is etched to form TEVs.
  • the surface of the first n-type nitride semiconductor layer 29a is etched using an in-situ etching technique, so that vacuum breaking of the chamber does not occur.
  • a source gas of a group III element such as TMG and a source gas of nitrogen such as NH 3 are again introduced into the chamber to form the second n-type nitride semiconductor layer 29b. is grown
  • a high concentration of Si may be accumulated on the surface of the first n-type nitride semiconductor layer 29a at the beginning of surface etching by the SiH 4 gas or growth of the second n-type nitride semiconductor layer 29b.
  • the actual potentials of the first n-type nitride semiconductor layer 29a may be blocked by Si or the like while the second n-type nitride semiconductor layer 29b is growing, or may be dissipated by changing a path in the lateral direction.
  • the active layer 31 and the p-type nitride semiconductor layer 33 may be grown on the second n-type nitride semiconductor layer 29b, and then, the substrate 21 is taken out of the chamber, and various processing processes are performed.
  • a nitride semiconductor device may be manufactured through the
  • the density of real dislocations in the nitride semiconductor layer using an in-situ technique in which the process time of only a few minutes is increased by etching the surface of the first n-type nitride semiconductor layer 29a using SiH 4 . can be significantly reduced.
  • the first n-type nitride semiconductor layer 29a growth step, the venting step, the surface etching step, and the second n-type nitride semiconductor layer 29a growth step may all be performed at the same temperature.
  • the present invention is not necessarily limited thereto, and the temperature may be adjusted in each step.
  • FIG. 3A, 3B, and 3C are SEM images showing the surface of the first n-type nitride semiconductor layer according to various etching techniques.
  • FIG. 3a shows the surface of the first n-type nitride semiconductor layer 29a etched by introducing only H 2 without introducing SiH 4 in the surface etching step
  • FIG. 3b is SiH 4 and NH 3 together with H 2
  • the surface of the first n-type nitride semiconductor layer 29a is shown after introduction
  • FIG. 3C shows the surface of the first n-type nitride semiconductor layer 29a etched by introducing only H 2 and SiH 4 .
  • silicon nitride islands were formed through their reaction.
  • the islands have an irregular size and are irregularly arranged.
  • the islands are expected to cover the ends of the actual dislocation.
  • an actual potential can be formed again in the second n-type nitride semiconductor layer 29b grown thereon.
  • SiH 4 and NH 3 are introduced together, islands are formed and the first n-type nitride semiconductor layer 29a is etched.
  • the second n-type nitride semiconductor layer 29b covering the islands needs to be grown to be relatively thick, for example, twice as thick as that of the first n-type nitride semiconductor layer 29a in order to planarize the top surface. Accordingly, the processing time is increased. Furthermore, the islands formed of silicon nitride may remain between the first n-type nitride semiconductor layer 29a and the second n-type nitride semiconductor layer 29b to decrease the extraction efficiency of light generated in the active layer.
  • V pits were formed in large quantities. It is understood that the V pits are generated by etching the gallium nitride layer by SiH 4 . At this time, V pits will be better formed at the ends of actual dislocations.
  • the surface roughness of the first n-type nitride semiconductor layer 29a of FIG. 3c shows a value of Ra of about 1.78 nm in a region of 2 ⁇ m ⁇ 2 ⁇ m, Rq showed a value of about 2.27 nm.
  • the first n-type nitride semiconductor layer 29a exhibited values of Ra of about 0.176 nm and Rq of about 0.140 in an area of the same size. Accordingly, it can be seen that the surface of the first n-type nitride semiconductor layer 29a is etched by SiH 4 .
  • each of the CL images represents the surface of the second n-type nitride semiconductor layer 29b.
  • the second n-type nitride semiconductor layer of FIG. 4A was grown on the first n-type nitride semiconductor layer 29a without surface etching of the first n-type nitride semiconductor layer.
  • the second n-type nitride semiconductor layer of FIG. 4B was grown thereon after forming silicon nitride islands on the first n-type nitride semiconductor layer 29a using SiH4 and NH3 as shown in FIG. 3B.
  • the second n-type nitride semiconductor layer of FIG. 4C was grown on the first n-type nitride semiconductor layer 29a after etching the first n-type nitride semiconductor layer 29a using SiH4 as shown in FIG. 3C .
  • the embodiment of FIG. 4C in which the first n-type nitride semiconductor layer 29a was etched using SiH 4 without using NH 3 had the smallest number and size of actual dislocations. .
  • the sample of FIG. 4A that was not subjected to surface etching a large number of aggregated dislocations were present in the sample of FIG. 4A , and a large number of aggregated actual dislocations were observed in the sample of FIG. 4B , which formed islands of silicon nitride.
  • the magnitude of the actual dislocation was observed to be quite small.
  • CL quethodluminescence
  • the interface 30 between the first n-type nitride semiconductor layer 29a and the second n-type nitride semiconductor layer 29b can be clearly identified.
  • the interface 30 is rougher than the interface between the first n-type nitride semiconductor layer 29a and the high temperature buffer layer 25 .
  • the height of the interface 30 is smaller than the thickness of the first n-type nitride semiconductor layer 29a.
  • the light emitting diode of the embodiment to which TEV is applied and the light emitting diode of the comparative example to which TEV is not applied were manufactured and reverse current (Ir) and reverse voltage (Vr) were measured. did.
  • Ir reverse current
  • Vr reverse voltage
  • the light emitting diodes of the example exhibited low Ir and high Vr on average. Forward voltage, peak wavelength, and emission intensity were not significantly different between the light emitting diodes of Examples and Comparative Examples.
  • FIG. 6 is a graph for explaining the electrostatic discharge characteristics of a nitride semiconductor device according to an embodiment of the present invention.
  • the initial failure of these light emitting diodes, the primary failure after applying a voltage of 8000 V to each of the light emitting diodes once, and the secondary failure after applying 8000 V again are accumulated and shown in the graph of FIG. 6 .
  • the cumulative defective rate of the comparative example to which TEV was not applied was about 12.7%, but the cumulative defective rate of the example to which TEV was applied was about 8.7%. That is, it was possible to reduce the defective rate by 30% or more by applying TEV.

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Abstract

일 실시예에 따른 질화물 반도체 소자는, 불규칙한 요철 표면을 갖는 제1 n형 질화물 반도체층; 및 상기 제1 n형 질화물 반도체층 상에 배치되어 상기 제1 n형 질화물 반도체층과의 사이에 계면을 형성하는 제2 n형 질화물 반도체층을 포함하되, 상기 계면에서의 실리콘 농도가 상기 제1 및 제2 n형 질화물 반도체층 내의 실리콘 농도보다 높고, 상기 제2 n형 질화물 반도체층 내의 실전위 밀도는 상기 제1 n형 질화물 반도체층 내의 실전위 밀도보다 낮다.

Description

인-시투 식각층을 갖는 질화물 반도체 소자 및 그것을 제조하는 방법
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 인-시투 식각층을 갖는 발광 다이오드 및 그것을 제조하는 방법에 관한 것이다.
질화물 반도체는 디스플레이 장치, 신호등, 조명이나 광통신 장치의 광원으로 이용되며, 자외선, 청색, 녹색 또는 황색을 발광하는 발광 다이오드(light emitting diode)나 레이저 다이오드(laser diode)에 사용될 수 있다. 또한, 이종접합 바이폴라 트랜지스터(HBT) 및 고전자 이동도 트랜지스터(HEMT) 등에도 사용될 수 있다.
질화물 반도체는 격자 정합하는 기판을 구하는 것이 쉽지 않아, 일반적으로, 사파이어 기판, 탄화실리콘 기판, 또는 실리콘 기판과 같은 이종 기판 상에서 성장된다. 이에 따라 상기와 같은 기판에서 성장된 질화물 반도체는 약 1E9/㎠ 이상의 상당히 높은 실전위 밀도(threading dislocation desity: TDD)를 갖는다.
실전위는 전자트랩 사이트를 제공하여 비발광 재결합을 유발하거나 전류 누설 경로를 제공한다. 나아가, 반도체 소자에 정전기와 같은 과전압이 인가되면 실전위를 통해 전류가 집중되어 정전방전(ESD: electrostatic discharge)에 의한 손상이 발생한다.
질화물 반도체 소자의 열악한 정전방전 특성을 보완하기 위해 제너 다이오드가 질화물 반도체 소자와 함께 사용될 수 있다. 그러나 제너 다이오드 사용에 따른 전체 제품 비용 및 공정시간이 증가하는 문제가 있다.
다른 방안으로, GaN 기판과 같은 질화물 반도체와 격자 정합하는 기판을 사용할 수 있지만, GaN 기판은 제조비용이 상당히 높기 때문에 레이저와 같은 특정 소자 외에는 적용하기 어려운 문제가 있다.
한편, 에피택셜 측면 성장(epitaxial lateral overgrowth)을 이용하여 실전위 밀도를 감소시키는 기술이 사용되고 있다. 예를 들어 에피택셜 측면 성장을 위해 마스크 패턴을 형성하고 마스크 패턴을 이용하여 질화갈륨 반도체를 성장시킴으로써 실전위 밀도를 감소시킬 수 있다.
그러나 특정 구조의 마스크 패턴을 형성하기 위해서는 질화물 반도체층의 증착 장비에서 웨이퍼를 꺼낸 후 마스크층을 증착하고 패터닝한 후, 다시 질화물 반도체층을 증착해야 하기 때문에 공정 시간이 증가하는 문제가 있다.
본 발명이 해결하고자 하는 과제는, 인-시투 식각 기술을 이용하여 실전위 밀도를 감소시킨 질화물 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 도 다른 과제는, 인-시투 식각 기술을 이용하여 정전 방전 특성을 개선한 질화물 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 질화물 반도체 소자는, 불규칙한 요철 표면을 갖는 제1 n형 질화물 반도체층; 및 상기 제1 n형 질화물 반도체층 상에 배치되어 상기 제1 n형 질화물 반도체층과의 사이에 계면을 형성하는 제2 n형 질화물 반도체층을 포함하되, 상기 계면에서의 실리콘 농도가 상기 제1 및 제2 n형 질화물 반도체층 내의 실리콘 농도보다 높고, 상기 제2 n형 질화물 반도체층 내의 실전위 밀도는 상기 제1 n형 질화물 반도체층 내의 실전위 밀도보다 낮다.
본 발명의 또 다른 실시예에 따른 질화물 반도체 소자 제조 방법은, 챔버 내에 기판을 로딩하고, 상기 챔버 내로 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스를 유입시켜 상기 기판 상에 제1 n형 질화물 반도체층을 성장시키고, 상기 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스의 유입을 차단하고, 상기 챔버 내로 SiH 4 가스를 유입시켜 상기 제1 n형 질화물 반도체층의 표면을 식각하고, 상기 챔버 내로 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스를 유입시켜 상기 식각된 표면을 갖는 제1 n형 질화물 반도체층 상에 제2 n형 질화물 반도체층을 성장시키는 것을 포함한다.
본 발명의 실시예들에 따르면, SiH 4를 이용하여 제1 n형 질화물 반도체층의 표면을 식각하고, 이어서 식각된 제1 n형 질화물 반도체층 상에 제2 n형 질화물 반도체층을 성장함으로써 제2 n형 질화물 반도체층의 실전위 밀도를 감소시킬 수 있다. 이에 따라, 제2 n형 질화물 반도체층 상에 반도체층들을 성장하여 실전위 밀도가 감소된 질화물 반도체 소자를 제공할 수 있다.
나아가, 상기 제1 n형 질화물 반도체층은 인-시투 식각 기술을 이용하여 식각될 수 있으며, 따라서, 인-시투 공정을 이용하여 정전 방전 특성을 개선한 질화물 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 질화물 반도체 소자를 제조하는 방법을 설명하기 위한 개략도이다.
도 3a, 도 3b 및 도 3c는 다양한 식각 기술에 따른 제1 n형 질화물 반도체층의 표면을 나타내는 SEM 사진이다.
도 4a, 도 4b 및 도 4c는 인-시투 식각 기술을 이용한 실전위의 감소를 설명하기 위한 CL(chathodluminescence) 이미지들이다.
도 5는 인-시투 식각 기술을 적용하여 제작된 질화물 반도체 소자의 단면을 보여주는 CL(chathodluminescence) 이미지이다.
도 6은 본 발명의 일 실시예에 따른 질화물 반도체 소자의 정전방전 특성을 설명하기 위한 그래프이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시예에 따른 질화물 반도체 소자는, 불규칙한 요철 표면을 갖는 제1 n형 질화물 반도체층; 및 상기 제1 n형 질화물 반도체층 상에 배치되어 상기 제1 n형 질화물 반도체층과의 사이에 계면을 형성하는 제2 n형 질화물 반도체층을 포함하되, 상기 계면에서의 실리콘 농도가 상기 제1 및 제2 n형 질화물 반도체층 내의 실리콘 농도보다 높고, 상기 제2 n형 질화물 반도체층 내의 실전위 밀도는 상기 제1 n형 질화물 반도체층 내의 실전위 밀도보다 낮다.
상기 불규칙한 요철 표면은 인-시투 식각 기술을 이용하여 형성될 수 있으며, 따라서, 제1 및 제2 n형 질화물 반도체층들을 인-시투 공정을 통해 형성할 수 있다.
한편, 상기 계면에서의 실리콘 농도는 상기 제1 또는 제2 n형 질화물 반도체층 내의 실리콘 농도의 10배를 초과할 수 있다.
상기 질화물 반도체 소자는 상기 제1 n형 질화물 반도체층 하부에 위치하는 이종 기판을 더 포함할 수 있다. 일 실시예에 있어서, 상기 이종 기판은 패터닝된 사파이어 기판일 수 있다.
상기 질화물 반도체 소자는 상기 제1 n형 질화물 반도체층의 하부면에 접하여 상기 제1 n형 질화물 반도체층과의 사이에 하부 계면을 형성하는 질화물 반도체층을 더 포함할 수 있으며, 상기 계면은 상기 하부 계면보다 더 거칠 수 있다.
상기 질화물 반도체 소자는 상기 제2 n형 질화물 반도체층의 상부면에 접하여 상기 제2 n형 질화물 반도체층과의 사이에 상부 계면을 형성하는 질화물 반도체층을 더 포함할 수 있으며, 상기 계면은 상기 상부 계면보다 더 거칠 수 있다.
상기 질화물 반도체 소자는, 상기 제2 n형 질화물 반도체층 상에 배치된 활성층; 및 상기 활성층 상에 배치된 p형 질화물 반도체층을 더 포함할 수 있으며, 자외선 또는 가시광 영역의 광을 방출할 수 있다.
상기 제1 n형 질화물 반도체층의 불규칙한 요철 표면은 질소의 소스 가스 없이 SiH 4에 의해 식각되어 형성될 수 있다. 나아가, 상기 제1 n형 질화물 반도체층의 불규칙한 요철 표면은 상기 SiH 4와 함께 H 2가 유입되어 식각되어 형성될 수 있다.
일 실시예에 있어서, 상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층보다 더 두꺼울 수 있다.
본 발명의 또 다른 실시예에 따른 질화물 반도체 소자 제조 방법은, 챔버 내에 기판을 로딩하고, 상기 챔버 내로 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스를 유입시켜 상기 기판 상에 제1 n형 질화물 반도체층을 성장시키고, 상기 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스의 유입을 차단하고, 상기 챔버 내로 SiH 4 가스를 유입시켜 상기 제1 n형 질화물 반도체층의 표면을 식각하고, 상기 챔버 내로 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스를 유입시켜 상기 식각된 표면을 갖는 제1 n형 질화물 반도체층 상에 제2 n형 질화물 반도체층을 성장시키는 것을 포함한다.
질소의 소스 가스의 유입을 차단하고 SiH 4 가스를 이용함으로써 제1 n형 질화물 반도체층의 표면에 많은 수의 열 식각 V-피트들(thermally etched V-pits; TEVs)을 형성할 수 있으며, 이를 이용하여 제2 n형 질화물 반도체층의 실전위를 감소시킬 수 있다.
특히, 질소의 소스 가스 유입을 차단함으로써 불균일한 크기를 갖는 질화실리콘 아일랜드들의 생성을 억제할 수 있다.
나아가, 상기 SiH 4 가스를 유입시켜 상기 제1 n형 질화물 반도체층의 표면을 식각하는 동안, N 2 가스 및 질소의 소스 가스의 챔버 내 유입이 차단될 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 n형 질화물 반도체층은 n형 GaN일 수 있다.
상기 질화물 반도체 소자 제조 방법은 상기 제2 n형 질화물 반도체층 상에 활성층 및 p형 질화물 반도체층을 성장시키는 것을 더 포함할 수 있다.
한편, 상기 기판은 패터닝된 사파이어 기판일 수 있다.
상기 제1 n형 질화물 반도체층의 표면을 식각함에 따라, 상기 제1 n형 질화물 반도체층 표면의 거칠기가 증가된다.
일 실시예에 있어서, 상기 챔버 내로 상기 SiH 4 가스를 유입하는 동안 H 2 가스도 함께 유입될 수 있다.
실시예들에 있어서, 상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층보다 낮은 실전위 밀도를 갖는다.
이하, 도면을 참조하여 본 발명의 실시예들을 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 질화물 반도체 소자는 기판(21), 하부 질화물 반도체층(23), 고온 버퍼층(25), 중간층(27), 제1 n형 반도체층(29a), 제 n형 반도체층(29b), 활성층(31) 및 p형 질화물 반도체층(39)을 포함할 수 있다.
기판(21)은 질화 갈륨계 반도체층을 성장시키기 위한 것으로, 사파이어 기판, SiC 기판, Si 기판, 스피넬 기판 등의 이종 기판이 이용될 수 있다. 특히, 기판(21)은 패터닝된 사파이어 기판일 수 있다.
하부 질화물 반도체층(23)은 기판(21) 상의 돌출부들 사이의 영역을 채운다. 하부 질화물 반도체층(23)은 기판(21) 상의 돌출부들을 덮을 수 있다. 하부 질화물 반도체층(23)은 단일층 또는 다중층으로 형성될 수 있다. 특히, 하부 질화물 반도체층(23)은 저온 버퍼층을 포함할 수 있다. 저온 버퍼층은 기판(21) 상에 400℃ 내지 600℃ 저온에서 (Al, Ga)N으로 형성될 수 있으며, 일례로, GaN 또는 AlN으로 형성될 수 있다. 저온 버퍼층은 예컨대 약 25nm 두께로 형성될 수 있다. 하부 질화물 반도체층(23)은 예컨대 언도프트층으로 형성될 수 있다.
고온 버퍼층(25)은 기판(21)과 n형 질화물 반도체층(25) 사이에서 전위 등의 결함이 발생하는 것을 완화하기 위해 하부 질화물 반도체층(23)보다 상대적으로 고온에서 성장될 수 있다. 고온 버퍼층(25)은 언도프 GaN 또는 n형 불순물이 도핑된 GaN으로 형성될 수 있다. 다만, 하부 질화물 반도체층(23)에서 형성된 실전위들은 고온 버퍼층(25)으로 전사될 수 있다.
중간층(27)은 Al을 함유할 수 있다. 예를 들어, 중간층(27)은 AlGaN, AlInGaN 또는 AlInN로 형성될 수 있다. 중간층(27)은 전자의 측면 방향 분산을 도울 수 있다.
한편, 제1 n형 질화물 반도체층(29a)은 n형 불순물이 도핑된 질화물계 반도체층으로, 예컨대 Si가 도핑된 질화물 반도체층으로 형성될 수 있다. 제1 n형 질화물 반도체층(29a)에 도핑되는 Si 도핑 농도는 5E18/㎠ 내지 5E19/㎠ 범위 내일 수 있다.
제1 n형 질화물 반도체층(29a)은 MOCVD 기술을 사용하여 챔버 내로 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스를 공급하여 1000℃ 내지 1200℃(예컨대, 1050℃ 내지 1100℃)에서 예를 들어 약 150Torr 내지 200Torr의 성장 압력 하에서 성장될 수 있다. 고온 버퍼층(25)에 형성된 실전위들은 대체로 제1 n형 질화물 반도체층(29a)으로 전사될 수 있다.
한편, 제1 n형 질화물 반도체층(29a)은 불규칙한 요철 표면을 가질 수 있다. 불규칙한 요철 표면은 SiH 4 가스를 챔버 내로 도입함으로써 표면 식각에 의해 형성될 수 있다. 이때, 챔버 내의 온도를 유지하기 위해 H 2 가스가 함께 도입될 수 있다. 표면 식각에 의해 제1 n형 질화물 반도체층(29a)의 표면에 노출된 실전위들의 말단부분이 상대적으로 빠르게 식각되어 V-피트들이 형성될 수 있다. 이러한 V-피트들은 열적으로 식각된 V-피트들(thermally etched V pits: TEVs)로 지칭될 수 있다. 따라서, 이들 실전위들의 말단부분에 대체로 요부들이 형성될 수 있다. 불규칙한 요철의 피크-밸리간 거리는 제1 n형 질화물 반도체층(29a)의 두께보다는 작다.
제2 n형 질화물 반도체층(29b)은 제1 n형 질화물 반도체층(29a) 상에서 성장된다. 제2 n형 질화물 반도체층(29b)은 n형 불순물이 도핑된 질화물계 반도체층으로, 예컨대 Si가 도핑된 질화물 반도체층으로 형성될 수 있다. 제2 n형 질화물 반도체층(29b)에 도핑되는 Si 도핑 농도는 5E18/㎠ 내지 5E19/㎠ 범위 내일 수 있다. 일 실시예에서, 제2 n형 질화물 반도체층(29b) 내의 Si 도핑 농도는 제1 n형 질화물 반도체층(29a) 내의 Si 도핑 농도와 대체로 동일할 수 있다. 제2 n형 질화물 반도체층(29b)은 제1 n형 질화물 반도체층(29a)의 성장 조건과 동일하거나 유사한 조건으로 같은 챔버 내에서 성장될 수 있다.
제2 n형 질화물 반도체층(29b)은 제1 n형 질화물 반도체층(29a)과의 사이에 계면(30)을 형성한다. 제1 n형 질화물 반도체층(29a)이 불규칙한 요철 표면을 가지므로, 제1 n형 질화물 반도체층(29a)과 제2 n형 질화물 반도체층(29b) 사이의 계면은 다른 계면들에 비해 상대적으로 거친 형상을 갖는다. 예를 들어, 계면(30)은 제1 n형 질화물 반도체층(29a)과 고온 버퍼층(25) 사이의 임의의 하부 계면보다 더 거친 형상을 갖는다. 또한, 계면(30)은 제2 n형 질화물 반도체층(29b)과 p형 질화물 반도체층(33) 사이에 형성된 임의의 상부 계면보다 더 거친 형상을 갖는다.
한편, 상기 계면(30)에서의 실리콘 농도는 제1 및 제2 n형 질화물 반도체층(29a, 29b) 내의 실리콘 농도보다 높다. 예컨대, 상기 계면(30)에서의 실리콘 농도는 상기 제1 또는 제2 n형 질화물 반도체층(29a, 29b) 내의 실리콘 농도의 10배를 초과할 수 있다. 계면(30)에 축적된 Si은 실전위가 제2 n형 질화물 반도체층(29b)으로 전사되는 것을 방지할 수도 있다.
제1 n형 질화물 반도체층(29a) 내의 실전위는 계면(30)에서 차단되거나 또는 계면 근처에서 횡방향으로 꺾여 소멸될 수 있으며, 따라서, 제2 n형 질화물 반도체층(29b) 내의 실전위 밀도는 제1 n형 질화물 반도체층(29a) 내의 실전위 밀도보다 낮다.
제2 n형 질화물 반도체층(29b)은 제1 n형 질화물 반도체층(29a)보다 두꺼울 수 있으며, 따라서, 제1 n형 질화물 반도체층(29a)의 표면에 형성된 V-피트들은 제1 n형 질화물 반도체층(29b)에 의해 모두 덮일 수 있다. 나아가, 제2 n형 질화물 반도체층(29b)의 상면은 제1 n형 질화물 반도체층(29a)의 표면보다 더 평탄할 수 있다.
활성층(31)은 제2 n형 질화물 반도체층(29b) 상에 배치된다. 활성층(31)과 제2 n형 질화물 반도체층(29b) 사이에 다른 질화물 반도체층, 예컨대, 초격자층이 추가될 수도 있다.
활성층(31)은 자외선 또는 가시광 영역의 광을 방출하는 질화물 반도체층으로 형성될 수 있다. 활성층(31)은 단일 양자우물구조 또는 양자장벽층과 양자우물층이 교대로 적층된 다중양자우물(MQW) 구조를 가질 수 있다. 양자장벽층은 양자우물층이 비해 밴드갭이 넓은 GaN, InGaN, AlGaN 또는 AlInGaN 등의 질화물 반도체층으로 형성될 수 있다.
양자우물층은 양자장벽층 보다 상대적으로 밴드갭이 좁은 질화물 반도체층으로 형성되는데, 예컨대, InGaN 등의 질화 갈륨계 반도체층으로 형성될 수 있다. 양자 우물층의 조성비를 통해 원하는 파장의 광을 구현할 수 있다.
p형 질화물 반도체층(33)은 Mg와 같은 p형 불순물이 도핑된 반도체층으로 형성될 수 있다. p형 질화물 반도체층(33)은 단일층이나 다중층일 수 있으며, p형 클래드층 및 p형 콘택층을 포함할 수 있다. 그리고 p형 질화물 반도체층(33) 상에 ITO와 같은 투명 전극 또는 Al과 같은 반사 금속이 위치할 수 있다. 또한, 도시하지는 않았지만, 활성층(31)과 p형 질화물 반도체층(33) 사이에 전자 블록층이 개재될 수도 있다.
본 실시예에 있어서, 질화물 반도체 소자의 일 예로 활성층(31)을 포함하는 발광 다이오드를 설명하지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 질화물 반도체 소자는 제1 n형 질화물 반도체층(29a) 및 제2 n형 질화물 반도체층(29b)을 포함하는 이종접합 바이폴라 트랜지스터(HBT) 또는 고전자 이동도 트랜지스터(HEMT)를 포함한다.
도 2는 본 발명의 일 실시예에 따른 질화물 반도체 소자를 제조하는 방법을 설명하기 위한 개략도이다. 여기서는 제1 n형 질화물 반도체층(29a) 성장, 표면 식각을 통한 TEV 생성, 제2 n형 질화물 반도체층(29b)의 성장을 주로 설명한다.
도 1 및 도 2를 참조하면, 우선 기판(21)이 챔버 내에 로딩된다. 챔버는 MOCVD 기술을 이용하여 질화물 반도체층을 성장시킬 수 있는 환경을 제공한다.
기판(21) 상에 하부 질화물 반도체층(23), 고온 버퍼층(25) 및 중간층(27)이 차례로 성장될 수 있다. 이들 층들은 통상적인 기술을 이용하여 인-시투로 성장될 수 있다.
이어서, 제1 n형 질화물 반도체층(29a)이 성장된다. 제1 n형 질화물 반도체층(29a)은 제1 온도(T1)에서 소정 시간 동안 성장할 수 있다. 제1 온도는 예컨대 약 1100℃일 수 있다. 제1 n형 질화물 반도체층(29a)은 TMG와 같은 Ⅲ족 원소의 소스 가스 및 NH 3와 같은 질소의 소스 가스를 챔버 내에 도입함으로써 성장될 수 있다. 이때, N 2 및 H 2가 분위기 가스 또는 캐리어 가스로 함께 도입될 수 있다. 또한, SiH 4와 같은 Si의 소스 가스가 Si의 도핑을 위해 챔버 내로 도입될 수 있다.
제1 n형 질화물 반도체층(29a)의 성장이 완료되면 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스의 유입이 차단된다. 질소를 함유하는 가스, 예컨대 N 2 가스의 유입도 차단될 수 있다. 챔버 내로는 H 2 가스가 계속해서 유입될 수 있으며, 진공 펌프에 의해 챔버 내의 가스는 외부로 배기된다. 한편, SiH 4 가스는 챔버 내로 도입되기 전에 우회로를 통해 벤팅될 수 있다.
소정 시간, 예컨대 약 10초가 지나 챔버 내의 질소 소스 가스 및 Ⅲ족 원소의 소스 가스가 충분히 배기된 후, SiH 4 가스가 챔버 내로 도입된다. H 2 가스는 SiH 4 가스와 함께 챔버 내에 도입될 수 있다. SiH 4 가스가 도입됨에 따라, 제1 n형 질화물 반도체층(29a)의 표면이 식각되어 TEV들이 형성된다. 제1 n형 질화물 반도체층(29a)의 표면은 인-시투 식각 기술을 이용하여 식각되며 따라서 챔버의 진공 브레이킹은 발생되지 않는다. 미리 정해진 시간, 예컨대 약 5분 동안 식각이 진행된 후, 다시 TMG 등의 Ⅲ족 원소의 소스 가스 및 NH 3와 같은 질소의 소스 가스가 다시 챔버 내로 유입되어 제2 n형 질화물 반도체층(29b)이 성장된다.
SiH 4 가스에 의한 표면 식각 또는 제2 n형 질화물 반도체층(29b)의 성장 초기에 고농도의 Si이 제1 n형 질화물 반도체층(29a)의 표면에 축적될 수 있다.
한편, 제1 n형 질화물 반도체층(29a)의 실전위들은 제2 n형 질화물 반도체층(29b)이 성장하는 동안 Si 등에 의해 차단되거나 측면 방향으로 경로를 변경하여 소멸될 수 있다.
이어서, 제2 n형 질화물 반도체층(29b) 상에 활성층(31) 및 p형 질화물 반도체층(33)이 성장될 수 있으며, 그 후, 기판(21)이 챔버 외부로 꺼내지고, 다양한 가공 공정을 거쳐 질화물 반도체 소자가 제조될 수 있다.
본 실시예에 따르면, SiH 4을 이용하여 제1 n형 질화물 반도체층(29a)의 표면을 식각함으로써 단지 몇 분의 공정 시간이 증가하는 인-시투 기술을 이용하여 질화물 반도체층 내의 실전위의 밀도를 대폭 감소시킬 수 있다.
본 실시예에서, 제1 n형 질화물 반도체층(29a) 성장 단계, 벤팅 단계, 표면 식각 단계 및 제2 n형 질화물 반도체층(29a) 성장 단계가 모두 동일한 온도에서 수행될 수 있다. 그러나 본 발명이 반드시 이에 한정되는 것은 아니며, 각 단계에서 온도는 조절될 수도 있다.
도 3a, 도 3b 및 도 3c는 다양한 식각 기술에 따른 제1 n형 질화물 반도체층의 표면을 나타내는 SEM 사진이다. 여기서, 도 3a는 표면 식각 단계에서 SiH 4를 도입하지 않고 H 2만을 도입하여 식각한 제1 n형 질화물 반도체층(29a)의 표면을 보여주고, 도 3b는 H 2와 함께 SiH 4와 NH 3를 도입한 후의 제1 n형 질화물 반도체층(29a)의 표면을 보여주며, 도 3c는 H 2와 SiH 4만을 도입하여 식각한 제1 n형 질화물 반도체층(29a)의 표면을 보여준다.
도 3a를 참조하면, H 2에 의해 제1 n형 질화물 반도체층(29a)의 표면이 식각되는 것을 관찰할 수는 있지만 V 피트들이 형성되지는 않는다.
도 3b를 참조하면, SiH 4와 NH 3를 함께 도입할 경우, 이들의 반응을 통해 질화실리콘의 아일랜드들이 형성되었다. 아일랜드들은 불규칙한 크기를 갖고 불규칙하게 배열된다. 아일랜드들은 실전위의 단부들을 덮을 것으로 예상된다. 그러나 아일랜드들 때문에 그 위에 성장되는 제2 n형 질화물 반도체층(29b)에 실전위가 다시 형성될 수 있다. 또한, SiH 4와 NH 3를 함께 도입함에 따라, 아일랜드들이 형성됨과 아울러 제1 n형 질화물 반도체층(29a)의 식각도 발생된다. 이에 따라, 아일랜드들을 덮는 제2 n형 질화물 반도체층(29b)은 상면이 평탄화되기 위해 상대적으로 두껍게, 예컨대 제1 n형 질화물 반도체층(29a)의 2배 이상 두껍게 성장될 필요가 있다. 이에 따라, 공정 시간이 증가된다. 나아가, 질화실리콘으로 형성된 아일랜드들은 제1 n형 질화물 반도체층(29a)과 제2 n형 질화물 반도체층(29b) 사이에 잔류하여 활성층에서 생성된 광의 추출 효율을 떨어뜨릴 수 있다.
도 3c를 참조하면, NH 3를 도입하지 않고 H 2와 SiH 4를 도입한 경우, 작은 V 피트들이 대량으로 형성되었다. V 피트들은 SiH 4에 의해 질화갈륨층이 식각되어 생성된 것으로 이해된다. 이때, 실전위의 단부들에 V 피트들이 더 잘 형성될 것이다.
원자 현미경(AFM)을 이용하여 표면 거칠기를 측정한 결과, 도 3c의 제1 n형 질화물 반도체층(29a)의 표면 거칠기는 2um×2um 크기의 영역에서 Ra가 약 1.78nm의 값을 나타내고, Rq가 약 2.27nm의 값을 나타내었다. 이에 대해, 표면 식각을 하지 않은 경우, 제1 n형 질화물 반도체층(29a)은 동일 크기의 영역에서 Ra가 약 0.176nm, Rq가 약 0.140의 값을 나타내었다. 따라서, SiH 4에 의해 제1 n형 질화물 반도체층(29a)의 표면이 식각되는 것을 알 수 있다.
도 4a, 도 4a 및 도 4c 인-시투 식각 기술을 이용한 실전위의 감소를 설명하기 위한 CL(chathodluminescence) 이미지들이다. 여기서, 각각의 CL 이미지들은 제2 n형 질화물 반도체층(29b)의 표면을 나타낸다.
도 4a의 제2 n형 질화물 반도체층은 제1 n형 질화물 반도체층의 표면 식각 없이 제1 n형 질화물 반도체층(29a) 상에 성장되었다. 도 4b의 제2 n형 질화물 반도체층은 도 3b와 같이 SiH4와 NH3를 이용하여 제1 n형 질화물 반도체층(29a) 상에 질화 실리콘 아일랜드들을 형성한 후, 그 위에 성장되었다. 도 4c의 제2 n형 질화물 반도체층은 도 3c와 같이 SiH4를 이용하여 제1 n형 질화물 반도체층(29a)을 식각한 후, 제1 n형 질화물 반도체층(29a) 상에 성장되었다.
도 4a, 도 4b 및 도 4c를 참조하면, NH 3를 사용하지 않고 SiH 4를 이용하여 제1 n형 질화물 반도체층(29a)을 식각한 도 4c의 실시예가 실전위들의 개수 및 크기가 가장 적었다. 표면 식각을 거치지 않은 도 4a의 시료는 서로 뭉쳐서 응집된 실전위들이 상당히 존재하였으며, 질화 실리콘의 아일랜드들을 형성한 도 4b의 시료도 응집된 실전위들을 다수 관찰할 수 있었다. 이에 반해, 도 4c의 실시예는 실전위의 크기가 상당히 작게 관찰되었다.
도 5는 인-시투 식각 기술을 적용하여 제작된 질화물 반도체 소자의 단면을 보여주는 CL(chathodluminescence) 이미지이다.
도 5를 참조하면, 제1 n형 질화물 반도체층(29a)과 제2 n형 질화물 반도체층(29b) 사이의 계면(30)을 명확하게 확인할 수 있다. 계면(30)은 제1 n형 질화물 반도체층(29a)과 고온 버퍼층(25) 사이의 계면보다 더 거칠다. 또한, 계면(30)의 높이는 제1 n형 질화물 반도체층(29a)의 두께보다는 작은 것을 알 수 있다.,
한편, TEV 적용 유무에 따른 질화물 반도체 소자의 전기적 특성을 비교하기 위해 TEV를 적용한 실시예의 발광 다이오드와 TEV를 적용하지 않은 비교예의 발광 다이오드를 제작하여 역방향 전류(Ir) 및 역방향 전압(Vr)을 측정하였다. 웨이퍼 레벨에서 각 발광 다이오드의 역방향 전류 및 역방향 전압을 측정한 결과, 실시예의 발광 다이오드들이 평균적으로 낮은 Ir 및 높은 Vr을 나타내었다. 순방향 전압, 피크 파장 및 발광 강도는 실시예와 비교예의 발광 다이오드들에서 큰 차이가 없었다.
한편, 도 6은 본 발명의 일 실시예에 따른 질화물 반도체 소자의 정전방전 특성을 설명하기 위한 그래프이다.
정전방전 특성을 측정하기 위해 TEV를 형성하지 않은 웨이퍼에서 발광 다이오드 칩들(비교예)을 제작하고, 또한 TEV를 적용한 웨이퍼에서 발광 다이오드 칩들(실시예)를 제작하였다. 비교예 및 실시예의 발광 다이오드 칩들의 구조는 TEV의 적용 유무를 제외하면 모두 동일하다.
이들 발광 다이오드들의 초기 불량, 각 발광 다이오드들에 8000V의 전압을 1회 인가한 후의 1차 불량 및 8000V를 다시 인가한 후의 2차 불량을 누적하여 도 6의 그래프에 나타내었다.
도 6을 참조하면, TEV를 적용하지 않은 비교예의 누적 불량률이 약 12.7%이었지만, TEV를 적용한 실시예의 누적 불량률은 약 8.7%이었다. 즉, TEV를 적용함으로써 30% 이상의 불량률을 감소시킬 수 있었다.
위에서 설명한 바와 같이 본 발명에 대한 구체적인 설명은 첨부된 도면을 참조한 실시예에 의해서 이루어졌지만, 상술한 설명은 본 발명의 이해를 위해 특정 실시예를 예를 들어 설명한 것으로, 본 발명이 상기 실시예에 국한되는 것으로 이해돼서는 안 되며, 본 발명의 권리범위는 후술하는 청구범위 및 그 등가개념으로 이해되어야 할 것이다.

Claims (18)

  1. 불규칙한 요철 표면을 갖는 제1 n형 질화물 반도체층; 및
    상기 제1 n형 질화물 반도체층 상에 배치되어 상기 제1 n형 질화물 반도체층과의 사이에 계면을 형성하는 제2 n형 질화물 반도체층을 포함하되,
    상기 계면에서의 실리콘 농도가 상기 제1 및 제2 n형 질화물 반도체층 내의 실리콘 농도보다 높고,
    상기 제2 n형 질화물 반도체층 내의 실전위 밀도는 상기 제1 n형 질화물 반도체층 내의 실전위 밀도보다 낮은 질화물 반도체 소자.
  2. 청구항 1에 있어서,
    상기 계면에서의 실리콘 농도는 상기 제1 또는 제2 n형 질화물 반도체층 내의 실리콘 농도의 10배를 초과하는 질화물 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제1 n형 질화물 반도체층 하부에 위치하는 이종 기판을 더 포함하는 질화물 반도체 소자.
  4. 청구항 3에 있어서,
    상기 이종 기판은 패터닝된 사파이어 기판인 질화물 반도체 소자.
  5. 청구항 3에 있어서,
    상기 제1 n형 질화물 반도체층의 하부면에 접하여 상기 제1 n형 질화물 반도체층과의 사이에 하부 계면을 형성하는 질화물 반도체층을 더 포함하되,
    상기 계면은 상기 하부 계면보다 더 거친 질화물 반도체 소자.
  6. 청구항 5에 있어서,
    상기 제2 n형 질화물 반도체층의 상부면에 접하여 상기 제2 n형 질화물 반도체층과의 사이에 상부 계면을 형성하는 질화물 반도체층을 더 포함하되,
    상기 계면은 상기 상부 계면보다 더 거친 질화물 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제2 n형 질화물 반도체층 상에 배치된 활성층; 및
    상기 활성층 상에 배치된 p형 질화물 반도체층을 더 포함하고,
    자외선 또는 가시광 영역의 광을 방출하는 질화물 반도체 소자.
  8. 청구항 1에 있어서,
    상기 제1 n형 질화물 반도체층의 불규칙한 요철 표면은 질소의 소스 가스 없이 SiH 4에 의해 식각되어 형성된 질화물 반도체 소자.
  9. 청구항 8에 있어서,
    상기 제1 n형 질화물 반도체층의 불규칙한 요철 표면은 상기 SiH 4와 함께 H 2가 유입되어 식각되어 형성된 질화물 반도체 소자.
  10. 청구항 1에 있어서,
    상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층보다 더 두꺼운 질화물 반도체 소자.
  11. 챔버 내에 기판을 로딩하고,
    상기 챔버 내로 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스를 유입시켜 상기 기판 상에 제1 n형 질화물 반도체층을 성장시키고,
    상기 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스의 유입을 차단하고,
    상기 챔버 내로 SiH 4 가스를 유입시켜 상기 제1 n형 질화물 반도체층의 표면을 식각하고,
    상기 챔버 내로 Ⅲ족 원소의 소스 가스 및 질소의 소스 가스를 유입시켜 상기 식각된 표면을 갖는 제1 n형 질화물 반도체층 상에 제2 n형 질화물 반도체층을 성장시키는 것을 포함하는 질화물 반도체 소자 제조 방법.
  12. 청구항 11에 있어서,
    상기 SiH4 가스를 유입시켜 상기 제1 n형 질화물 반도체층의 표면을 식각하는 동안, N2 가스 및 질소의 소스 가스의 챔버 내 유입은 차단되는 질화물 반도체 소자 제조 방법.
  13. 청구항 11에 있어서,
    상기 제1 및 제2 n형 질화물 반도체층은 n형 GaN인 질화물 반도체 소자 제조 방법.
  14. 청구항 11에 있어서,
    상기 제2 n형 질화물 반도체층 상에 활성층 및 p형 질화물 반도체층을 성장시키는 것을 더 포함하는 질화물 반도체 소자 제조 방법.
  15. 청구항 11에 있어서,
    상기 기판은 패터닝된 사파이어 기판인 질화물 반도체 소자 제조 방법.
  16. 청구항 11에 있어서,
    상기 제1 n형 질화물 반도체층의 표면을 식각함에 따라, 상기 제1 n형 질화물 반도체층 표면의 거칠기가 증가되는 질화물 반도체 소자 제조 방법.
  17. 청구항 11에 있어서,
    상기 챔버 내로 상기 SiH 4 가스를 유입하는 동안 H 2 가스도 함께 유입되는 질화물 반도체 소자 제조 방법.
  18. 청구항 11에 있어서,
    상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층보다 낮은 실전위 밀도를 갖는 질화물 반도체 소자 제조 방법.
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