TWI790928B - 半導體元件 - Google Patents

Abstract

本發明提出一種半導體元件，其包含一主動層、一第一半導體層、一第一應力緩衝結構位於該主動層及該第一半導體層之間、一中間層位於該第一應力緩衝結構及該主動層之間，其中，該第一應力緩衝結構包含複數個第一子層以及複數個第二子層彼此交疊，該第二子層之能隙小於該第一子層之能隙，該中間層包含一第一部分鄰接該第一應力緩衝結構以及一第二部分鄰接該主動層，該第二部分與該第二子層各包含一銦含量且該第二部分之銦含量小於該第二子層之銦含量。

Description

半導體元件

本發明係關於一半導體元件，特別是關於具有中間層之半導體元件。

III-V族化合物半導體已被廣泛開發應用於各式的電子元件，例如高電子遷移率電晶體(high electron-mobility transistor; HEMT) 、高效率光伏元件(photovoltaic device)、以及發光二極體(light-emitting diode; LED) 。

以發光二極體為例，發光二極體已被視為取代傳統光源的最佳解決方案之一，為能更進一步地達成節能省碳之功效，亮度提昇一直是本領域人員長期的研究課題。發光二極體的亮度提昇主要分為兩部份，一為內部量子效率（Internal Quantum Efficiency；IQE）之提昇，主要透過磊晶薄膜結構的改善以增進電子電洞的結合效率；另一方面為光摘出效率(Light Extraction Efficiency；LEE)之提昇，主要著重在使主動層發出之光線能有效穿透至元件外部，降低光線被發光二極體內部結構所吸收。

本發明即在改善III-V族化合物半導體元件之磊晶薄膜結構的品質，進而提高半導體元件的效能，例如提高發光二極體之內部量子效率。

本發明提出一種半導體元件，其包含一主動層、一第一半導體層、一第一應力緩衝結構，位於該主動層及該第一半導體層之間、一中間層位於該第一應力緩衝結構及該主動層之間，其中，該第一應力緩衝結構包含複數個第一子層以及複數個第二子層彼此交疊，該第二子層之能隙小於該第一子層之能隙，該中間層包含一第一部分鄰接該第一應力緩衝結構以及一第二部分鄰接該主動層，該第二部分與該第二子層各包含一銦含量且該第二部分之銦含量小於該第二子層之銦含量。於本發明之另一實施例，所述之半導體元件更包含一第二應力緩衝結構位於該第二部分以及該主動層之間，其中，該第二應力緩衝結構包含複數個第三子層以及複數個第四子層彼此交疊，該第四子層之能隙小於該第三子層之能隙。

第1圖揭示符合本發明半導體元件之第一實施例，半導體元件1包括一基板10、一第一半導體層20形成於基板10上、一第一應力緩衝結構31形成於第一半導體層20上、一中間層40形成於第一應力緩衝結構20上、一主動層(active layer)50形成於中間層40上、一第二半導體層60形成於主動層 50上、一第一電極71電性連接至第一半導體層20、以及一第二電極72電性連接至第二半導體層60。於本發明之一實施例，第一半導體層20包含一第一區域及一第二區域，第一應力緩衝層31係形成於所述之第一區域上，第一電極71係形成於所述之第二區域上，從而與第一半導體層20電性連接；其中，所述之第二區域與第一電極71之間不具有第一應力緩衝結構31、中間層40、主動層50、以及第二半導體層60。

於本發明之一實施例，基板10、第一半導體層20、第一應力緩衝結構31、中間層40、主動層 50與第二半導體層60均包含單晶磊晶結構。各磊晶結構，較佳地，係以有機金屬氣相沉積法(MOCVD)形成，並且各磊晶結構之材料組成可藉由改變形成該磊晶結構時所通入反應器中的各反應物的流量及/或反應器的溫度來調整。基板10之晶格常數與第一半導體層20之晶格常數之差異不小於基板10之晶格常數之1%，其中，基板10之材料例如包含藍寶石。第一半導體層20包含具有第一導電型的III-V族化合物，例如包含n型氮化鎵(GaN) 且具有一n型摻雜質(例如為矽)以及一n型摻雜濃度介於1*10 ¹⁸~5*10 ¹⁸cm ^-3之間。第二半導體層60包含具有第二導電型的III-V族化合物，例如包含p型GaN且具有一p型摻雜質(例如為鎂)以及一p型摻雜質濃度介於1*10 ¹⁹~5*10 ²⁰cm ^-3之間，其中，第二導電型相反於第一導電型。半導體元件1為一發光二極體(LED)時，主動層50例如包含III-V族化合物以及多重量子井(Multiple Quantum Wells; MQW)結構，其中多重量子井結構係包含複數個阻障層(barrier layer)501及複數個井層(well layer)502交互堆疊，並於驅動時發出可見光或不可見光，其中，交疊之對數介於3~15對(pairs) 。井層501之材料具有一能隙(energy band gap) 對應發出光之波長並且小於阻障層501之能隙，井層502例如包含非故意摻雜(unintentionally doped)之In _xGa _1–xN(0.05≤x≤0.25)並具有一厚度介於1~5 nm之間，阻障層501例如包含摻雜或非故意摻雜之GaN及/或 Al _xGa _1-xN(0.01≤x≤0.1)並且具有一厚度介於5~15 nm之間。

於本發明之一實施例，第一應力緩衝結構31例如包含複數個第一子層311以及複數個第二子層312交互堆疊以形成一超晶格(superlattice)結構，其中，交疊之對數介於3~10對(pairs)；其中，最接近中間層40的第二子層312直接與中間層40連接；其中，第二子層312之材料包含非故意摻雜的III-V族化合物，例如包含In _xGa _1-xN(0.01≤ x ≤0.03) ；第一子層311之材料包含第一導電型的III-V族化合物，例如包含n型GaN或n型 In _xGa _1-xN (0.001≤x≤0.01) 且具有一n型摻雜質(例如為矽)以及一n型摻雜濃度介於10 ^{1 7}cm ^-3~10 ¹⁸cm ^-3之間，其中，第一子層311不包含銦或包含一銦含量小於第二子層312之銦含量。第一子層311具有一厚度介於10~50nm之間；第二子層312具有一厚度介於0.5~3nm之間；第一應力緩衝結構31具有一厚度介於50~500nm之間。

於本發明之一實施例，中間層40包含一第一部分401鄰接第一應力緩衝結構31以及一第二部分402鄰接主動層50；第一部分401不包含銦或包含一銦含量小於第二部分402之銦含量，例如包含GaN或In _xGa _1-xN (0 ＜ x ≤0.01) ；第二部分402直接與第一部分401相接，其材料例如包含In _xGa _1-xN (0.001≤ x ≤0.02) 且具有一銦含量大於第一部分401之銦含量。於本發明之一實施例，第二部分402之銦含量小於第二子層312之銦含量以降低第一應力緩衝結構31與主動層50之間所產生的壓應力(piezoelectric strain)。中間層40具有一厚度小於100nm；較佳地介於30nm 至90nm之間；其中，第一部分401具有一厚度介於10nm至50nm之間，第二部分402具有一厚度介於0.5nm至15nm之間；其中，第二部分402之厚度與中間層40厚度之比值介於0.1至0.5之間。於本發明之一實施例，第二部分402之銦含量小於第二子層312之銦含量，且第二部分402之厚度大於或等於第二子層312之厚度以進一步降低第一應力緩衝結構31與主動層50之間所產生的壓應力。第一部分401及第二部分402各具有一n型摻雜質(例如為矽)以及一n型摻雜濃度介於10 ^{1 8}cm ^-3及10 ¹⁹cm ^-3之間。較佳地，第二部分402之n型摻雜濃度大於第一部分401之n型摻雜濃度。於本發明之一實施例，中間層40之厚度小於第一應力緩衝結構31之厚度。

第2圖揭示符合本發明半導體元件之第二實施例，半導體元件2包括一基板10、一第一半導體層20形成於基板10上、一第一應力緩衝結構31形成於第一半導體層20上、一中間層40形成於第一應力緩衝結構20上、一第二應力緩衝結構32形成於中間層40上、一主動層(active layer)50形成於第二應力緩衝結構32上、一第二半導體層60形成於主動層 50上、一第一電極71電性連接至第一半導體層20、以及一第二電極72電性連接至第二半導體層60。於本發明之一實施例，第一半導體層20包含一第一區域及一第二區域，第一應力緩衝層31係形成於所述之第一區域上；第一電極71係形成於所述之第二區域上，從而與第一半導體層20電性連接；其中，所述之第二區域與第一電極71之間不具有第一應力緩衝結構31、中間層40、第二應力緩衝結構32、主動層50、以及第二半導體層60。第二實施例與第一實施例之差異在於，半導體元件2除包含半導體元件1之全部結構外，更包含第二應力緩衝結構32形成於中間層40以及主動層50之間，其中，第二應力緩衝結構32包含單晶磊晶結構，第二應力緩衝結構32例如包含複數個第三子層321以及複數個第四子層322交互堆疊以形成一超晶格結構，其中，交疊之對數介於3~10對(pairs)。於本發明之一實施例，最靠近主動層50之第四子層321與主動層50之一阻障層502直接連接 ；最靠近中間層40之第三子層321與中間層40之第二部分402直接連接。第二應力緩衝結構32之第四子層322之銦含量大於第一應力緩衝結構31之第二子層322之銦含量，其中，第三子層321不包含銦或包含一銦含量小於第四子層322之銦含量；第三子層321之材料例如包含GaN或In _xGa _1-xN (0＜ x ≤0.02)，第四子層322之材料例如包含In _xGa _1-xN (0.03≤ x ≤0.1)，其中，第四子層322之銦含量大於第二子層312之銦含量。其中，第三子層321具有一n型摻雜質(例如為矽)以及一n型摻雜濃度介於10 ^{1 7}cm ^-3~10 ¹⁸cm ^-3之間。中間層之第二部分402之n型摻雜濃度大於第三子層321之n型摻雜濃度以降低第一應力緩衝結構31與主動層50之間所產生的壓應力。較佳地，第二部分402之n型摻雜濃度大於第一部分401之n型摻雜濃度以及第二部402之n型摻雜濃度大於第三子層321之n型摻雜濃度以進一步降低第一應力緩衝結構31與主動層50之間所產生的壓應力。第三子層321具有一厚度介於5~10nm之間；第四子層322具有一厚度介於0.5~3nm之間；第二應力緩衝結構32具有一厚度介於30~80nm之間。於本發明之一實施例，中間層40之厚度相當於或大於第二應力緩衝結構32之厚度，並且中間層40之厚度小於第一應力緩衝結構31之厚度。本實施例其餘結構之描述相同於實施例一，即第2圖與第1圖具有相同標號之結構代表彼此為相同之結構，並已詳細描述於實施例一，不在此贅述。

本發明可有效降低半導體元件的壓應力，降低正向電壓(forward voltage)以及提高發光效率。本發明所列舉之各實施例僅用以說明本發明，並非用以限制本發明之範圍。任何人對本發明所作之任何顯而易知之修飾或變更皆不脫離本發明之精神與範圍。

1、2:半導體元件

10:基板

20:第一半導體層

31:第一應力緩衝結構

311:第一子層

312:第二子層

32:第二應力緩衝結構

321:第三子層

322:第四子層

40:中間層

401:第一部分

402:第二部分

50:主動層

501:阻障層

502:井層

60:第二半導體層

71:第一電極

72:第二電極

第1圖為一示意圖，揭示符合本發明半導體元件之第一實施例。

第2圖為一示意圖，揭示符合本發明半導體元件之第二實施例。

1:半導體元件

10:基板

20:第一半導體層

31:第一應力緩衝結構

311:第一子層

312:第二子層

40:中間層

401:第一部分

402:第二部分

50:主動層

501:阻障層

502:井層

60:第二半導體層

71:第一電極

72:第二電極

Claims (10)

1. 一種半導體元件，其包含：一主動層；一第一半導體層；一第一應力緩衝結構，位於該主動層及該第一半導體層之間，該第一應力緩衝結構包含複數個第一子層以及複數個第二子層彼此交疊，該第二子層之能隙小於該第一子層之能隙；一中間層，位於該第一應力緩衝結構及該主動層之間，其中該中間層包含一第一部分以及一第二部分，其中，該第二部分之銦含量小於該第二子層之銦含量。
2. 如申請專利範圍第1項所述的半導體元件，其中，該第一應力緩衝結構包含一n型摻雜濃度介於10¹⁷cm^-3~10¹⁸cm^-3之間，及/或該中間層包含一n型摻雜濃度介於10¹⁸cm^-3及10¹⁹cm^-3之間。
3. 如申請專利範圍第1項所述的半導體元件，其中，該中間層之一厚度小於該第一應力緩衝結構之一厚度。
4. 如申請專利範圍第1項所述的半導體元件，其中該複數個第一子層以及該複數個第二子層彼此交疊之對數介於3~10對。
5. 如申請專利範圍第4項所述的半導體元件，其中，該複數個第一子層各具有一厚度介於10~50nm之間，該複數個第二子層各具有一厚度介於0.5~3nm之間。
6. 如申請專利範圍第5項所述的半導體元件，其中，該複數個第二子層之一個係直接與該中間層連接，且該複數個第二子層之該一個包含In_xGa_1-xN。
7. 如申請專利範圍第6項所述的半導體元件，其中，該複數個第一子層包含GaN。
8. 如申請專利範圍第1項所述的半導體元件，其中，該第一部分較靠近該第一應力緩衝結構，該第二部分較靠近該主動層，且該第二部分之n型摻雜濃度大於該第一部分之n型摻雜濃度。
9. 如申請專利範圍第8項所述的半導體元件，更包含一第二應力緩衝結構位於該第二部分以及該主動層之間，其中，該第二應力緩衝結構包含複數個第三子層以及複數個第四子層彼此交疊，該第四子層之銦含量大於該第二子層之銦含量。
10. 如申請專利範圍第1項所述的半導體元件，其中，該主動層包含複數個阻障層及複數個井層，且該複數個阻障層包含GaN及Al_xGa_1-xN(0.01

    

    x

    

    0.1)。

Images