ITMI20111421A1 - Fabbricazione di fette di materiale semiconduttore a larga gap energetica per l?integrazione di dispositivi elettronici e/o ottici e/o optoelettronici - Google Patents

Fabbricazione di fette di materiale semiconduttore a larga gap energetica per l?integrazione di dispositivi elettronici e/o ottici e/o optoelettronici Download PDF

Info

Publication number
ITMI20111421A1
ITMI20111421A1 IT001421A ITMI20111421A ITMI20111421A1 IT MI20111421 A1 ITMI20111421 A1 IT MI20111421A1 IT 001421 A IT001421 A IT 001421A IT MI20111421 A ITMI20111421 A IT MI20111421A IT MI20111421 A1 ITMI20111421 A1 IT MI20111421A1
Authority
IT
Italy
Prior art keywords
silicon
semiconductor material
energy gap
layer
cells
Prior art date
Application number
IT001421A
Other languages
English (en)
Inventor
Massimo Camarda
Via Francesco La
Andrea Severino
Original Assignee
Consiglio Nazionale Ricerche
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Consiglio Nazionale Ricerche filed Critical Consiglio Nazionale Ricerche
Priority to IT001421A priority Critical patent/ITMI20111421A1/it
Priority to PCT/EP2012/064602 priority patent/WO2013014188A1/en
Priority to EP12747990.5A priority patent/EP2737521B1/en
Priority to US14/235,430 priority patent/US20140264385A1/en
Publication of ITMI20111421A1 publication Critical patent/ITMI20111421A1/it

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Description

DESCRIZIONE
Nell’ ambito dell’ elettronica di potenza, nel corso delle ultime decadi si è assistito ad un sostanziale aumento del consumo di potenza elettrica, fino a raggiungere valori annui di consumo dell’ordine delle decine di migliaia di TWh.
L’utilizzo di materiali innovativi per la realizzazione dei dispositivi elettronici utilizzati nelle applicazioni di potenza, quali i semiconduttori ad ampia banda energetica proibita ( energy bandgap , o, semplicemente, gap energetica) consentirebbe la riduzione di tali consumi, poiché i dispositivi elettronici basati su semiconduttori ad ampia gap energetica (come il carburo di silicio - SiC - ed il nitruro di gallio - GaN, aventi gap energetica superiore a 2 eV, contro gli 1,12 eV del silicio - Si) sono più efficienti e si connotano per le ridotte perdite in potenza ( power loss). In particolare, i transistori unipolari ad effetto di campo basati su contatti metallo-ossido-semiconduttore (i noti Metal Oxide Semiconductor Field Effect Transistors o MOSFET) realizzati in SiC sono considerati la tipologia di dispositivo elettronico ideale e più efficiente per superare gli inconvenienti degli attuali dispositivi elettronici utilizzati nell’ambito dell’elettronica di potenza, ovverosia i transistori bipolari a gate isolato ( Insulated Gate Bipolar Transistor o IGBT) realizzati in Si. Ciò consentirebbe di avere dispositivi elettronici di potenza operanti fino a 3.000 V con una resistenza specifica dello stato di accensione (cosiddetta specific on-state resistance ) simile a quella di MOSFET in Si operanti a 300 V, caratteristica molto attraente in applicazioni che richiedono alte velocità di commutazione {switching speed) e basse perdite di commutazione {switching losses).
In particolare, una forte richiesta di tali dispositivi elettronici di potenza ricade nell’ambito della generazione di energie sostenibili e rinnovabili, in quanto dispositivi elettronici di potenza in SiC sono richiesti come inverter in applicazioni fotovoltaiche e come converter in aero-generatori ( wind turbines). Inoltre, l’ulteriore sviluppo di tali tecnologie è fortemente richiesto dall’industria automobilistica in vista della realizzazione e commercializzazione di auto elettriche ibride (Hybrid Electric Vehicles, HEV), prevista in caso di successo nella riduzione dei costi di dispositivi d’alta potenza in SiC operanti fino 2 kV.
Le limitazioni più importanti, allo stato attuale, risiedono nel costo/parte per ogni chip prodotto in SiC e nella limitata produzione di dispositivi microelettronici.
Secondo alcune indagini di mercato, nel settore dei moduli PFC {Power Factor Corrector ), dispositivi operanti a 600 V con limite operativo {rating) di corrente tra 4 ed 8 A, l’impatto di dispositivi elettronici basati su materiali innovativi quali SiC e GaN consentirebbe una sensibile riduzione delle dimensioni, legata ad una maggiore frequenza di funzionamento con una conseguente riduzione della dimensione dei componenti passivi, ed una stabilità su un intervallo di temperature più ampio rispetto ai dispositivi attuali in Si. Il costo di ogni singolo chip però aumenterebbe a causa degli elevati costi di produzione di una massa (in gergo, bulk) di SiC.
Come noto, il SiC può assumere molte forme cristalline. Il polimorfismo del SiC si connota per una grande famiglia di strutture cristalline simili fra loro, chiamate politipi: questi sono sostanzialmente varianti del medesimo composto chimico che hanno struttura cristallina identica in due direzioni spaziali mentre differiscono nella terza direzione spaziale.
Il politipo oc del SiC, di struttura cristallina esagonale (4H-SÌC o 6H-SÌC), è quello più frequente. Un altro politipo è il β, di struttura cristallina cubica (3C-SÌC). Il politipo 3C-SÌC, rispetto al politipo oc, meglio si presta all’impiego nella fabbricazione di dispositivi elettronici, avendo proprietà fisiche superiori. Per esempio, il politipo 3C-SÌC manifesta, rispetto al politipo esagonale 4H-SÌC, una larga area e costi ridotti, ed ha una maggiore mobilità elettronica di canale. Questo requisito risulta in particolare fondamentale per la realizzazione di MOSFET di potenza commercialmente competitivi. Allo stato attuale, infatti, la tecnologia basata sull’omoepitassia di 4H-SÌC mostra limiti, oltre che nei costi, nelle morfologie di superficie degli strati epitassiali, impedendo la realizzazione di MOSFET di potenza commercializzabili; attualmente il mercato dei dispositivi elettronici in 4H-SÌC è limitato alla produzione di diodi Schottky operanti a 600 V con rating di corrente tra 6 e 10 A.
La realizzazione di substrati in 3C-SÌC su larga area su substrati di partenza economici in Si è dunque fortemente richiesta.
La ragione principale che ostacola lo sviluppo di una tecnologia sostenibile su larga scala basata sull’eteroepitassia SiC/Si risiede nel disaccordo reticolare tra i due materiali. Lo stesso problema si riscontra anche con altri materiali semiconduttori innovativi a grande gap energetica quali il GaN ed il diamante.
Tale disaccordo reticolare fra il substrato di partenza in Si ed il materiale cresciuto epitassialmente su di esso provoca una deformazione (in inglese: strain ) che causa il piegamento (“imbarcamento”) delfiniera fetta di materiale semiconduttore (fenomeno cosiddetto wafer bow ) rendendo inapplicabili successive fasi di processo quali la litografia, la pulizia meccanica e simili, necessari per la realizzazione di dispositivi elettronici mediante la nota tecnologia planare.
La deformazione generata produce uno stress (sforzi) entro lo strato (film ) epitassiale, influenzando fortemente le proprietà fisiche del materiale e le prestazioni dei dispositivi da esso ottenuti. I disaccordi reticolari tra i due materiali (substrato di Si e strato epitassiale di SiC, GaN o diamante) generano difetti cristallografici che vengono classificati come misfit dislocations (MDs), stacking faults (SFs), twins (MTs), anti-phase domains (APDs), hillocks e voids.
Per la maggior parte, gli esperimenti di crescita epitassiale di 3C-SÌC su Si sono stati condotti tramite deposizione chimica da fase vapore ( Chemical Vapor Deposition , CVD) con un ampio spettro di precursori gassosi di carbonio e silicio utilizzati. In S. Nishino, J. A. Powell, and H. A. Will, Appi. Phys. Lett. 42, 460 (1983) è riportato un processo CVD a più passi che consiste in differenti fasi di crescita. Dapprima viene formato un sottile strato “cuscinetto” ( buffer layer) di SiC tramite la conversione diretta del Si in SiC sotto fazione di un gas idrocarburo. In seguito, la crescita del cristallo viene eseguita sotto flussi di precursori gassosi di Si e C a temperature vicine alla temperatura di fusione del Si. In queste condizioni, sul Si può essere cresciuto un film di 3C-SÌC monocristallino. Purtroppo, però, la qualità cristallografica non è sufficientemente elevata da consentire un serio sviluppo dei dispositivi basati su 3C-SiC/Si.
Per superare queste limitazioni, sono stati sviluppati alcuni substrati modificati, detti “substrati compiacenti”. Il concetto alla base di un “substrato compiacente” è quello di manipolare il seme di partenza per renderlo più adatto alla successiva deposizione di un materiale con alto disaccordo reticolare, come nel caso dell’epitassia di 3C-SÌC su substrati di Si. Diversi esempi di substrati compiacenti possono essere riscontrati in letteratura: tra questi, è stata riportata la crescita di film sottili di 3C-SÌC di discreta qualità su Silicon On Insulator (SOI). In questo caso, l’Si02agisce da barriera contro la diffusione del Si, riducendo la formazioni di vuoti all’ interfaccia, mentre lo strato sottile di Si appare essenziale, rivestendo il ruolo di seme cristallino per la successiva crescita del 3C-SÌC. Inoltre, lo stress residuo nello strato di SiC viene ridotto grazie all’ ammorbidimento dell’ossido, vicino alla sua temperatura di fusione. Peraltro, la crescita di 3C-SÌC su SOI è ostacolata dalla scarsa stabilità termica dello strato sottile di Si e dal ridotto budget termico dell’ossido.
Un’altra alternativa interessante è l’utilizzo di silicio poroso (p-Si). Alcuni studi hanno dimostrato una migliore capacità di rilassamento dello stress residuo dello strato di 3C-SÌC cresciuto su p-Si paragonato a substrati SOI. Peraltro, strati di 3C-SÌC su p-Si mostrano un’elevata rugosità di interfaccia e superficie, superiore al micron, che ne limita l’utilizzo per successive fasi di processo necessarie per la realizzazione di dispositivi elettronici e/o sensori. Insieme al Si poroso, substrati di silicio con uno strato di cavità immediatamente al di sotto dello strato superficiale {Silicon on nothing) sono stati usati come possibile struttura di rilassamento dello stress indotto dal processo di crescita epitassiale. Il più importante risultato nella crescita eteroepitassiale di 3C-SÌC su substrati compiacenti è stato raggiunto su Si ondulante, molto efficace nella riduzione dei difetti planari che si propagano nello strato di 3C-SÌC ma non per la riduzione del wafer bow. Usando questa tecnica sono stati realizzati prototipi di transistori MOS ad effetto di campo (MOSFET) con discrete prestazioni elettriche.
In C. Zhang, S. Liu, “Characteristics of β-SiC/Si heterojunction with a SiGe buffer film”, pubblicato in Microelectronics Journal 39 (2008) pagg. 1080-1082, gli autori descrivono la preparazione di un sottile strato cuscinetto di SiGe dello spessore di 0,1 - 0,2 pm e con concentrazione di Ge del 20% su una fetta di Si monocristallino drogato di tipo p, e sullo strato di SiGe è poi cresciuto uno strato epitassiale di β-SiC non drogato, mediante LPCVD (Low Pressare Chemical Vapour Depositiorì). Sui due lati della struttura sono infine formati contatti ohmici in alluminio (Al), per realizzare un diodo Schottky ad eterogiunzione β-SiC/SiGe/P-Si. Secondo gli autori dell’articolo, l’introduzione dello strato cuscinetto in SiGe può migliorare le proprietà di interfaccia dell’ eterogiunzione, la tensione di rottura inversa del diodo Schottky ed il rapporto di rettifica dell’eterogiunzione.
In O.M. Alatise et al, “The impact of self-heating and SiGe strain-relaxed buffer thickness on thè analog performance of strained Si nMOSFETs”, pubblicato in Solid-State Electronics 54 (2010) pagg. 327-335, vengono investigate le proprietà di MOSFET fabbricati in wafer costituiti da un substrato in Si, uno strato di SiGe “rilassato” e, al di sopra dello strato di SiGe, uno straterello di Si strained che va a costituire il canale dei MOSFET.
In vista dello stato della tecnica appena delineato, la Richiedente ha affrontato il problema di escogitare un procedimento che permettesse di evitare i problemi riscontrati nella crescita epitassiale, su substrati di partenza in Si, di strati di spessore significativo, sufficiente a fungere a sua volta da substrato per Fintegrazione di dispositivi elettronici e/o ottici e/o optoelettronici, di materiali semiconduttori a grande gap energetica quali SiC, GaN o diamante, aventi una struttura cristallina che presenta un disaccordo reticolare con quella del Si.
La Richiedente ha intuito che attraverso un più accurato controllo della formazione delle dislocazioni all’interfaccia {misfit dislocations) è possibile crescere, su substrati di partenza in Si, strati epitassiali di materiali semiconduttori aventi parametro reticolare (come noto, il parametro reticolare è il valore costante che definisce la distanza tra celle unitarie in un reticolo cristallino) diverso da quello del Si, come ad esempio i materiali semiconduttori a larga gap energetica, di elevata qualità cristallografica con uno stress residuo estremamente ridotto.
Partendo da questa intuizione, la Richiedente ha trovato che tale controllo può conseguirsi formando, sul substrato di partenza in Si, uno strato cuscinetto di Sii_xGex(lega sub-stechiometrica di Si e Ge) il quale strato cuscinetto, inizialmente depositato sul substrato di partenza in Si in fase strained (ossia con strain compressivo nel caso di una perfetta epitassia, ovverosia con perfetto accordo reticolare, con il reticolo cristallino del Si), possa rilassare opportunamente, sia durante lo stesso processo di crescita che eventualmente a seguito di processi termici controllati, in modo da ottimizzare il disaccordo reticolare dell’intero sistema eteroepitassiale Y/Sii-xGex/Si, ove Y denota il semiconduttore a larga gap energetica che deve essere cresciuto, ad esempio SiC, GaN, diamante.
Lo strato cuscinetto di Sii-xGexcresciuto epitassialmente sul substrato di partenza in Si consente di tenere sotto controllo la formazione di difetti cristallografici all’interfaccia ( misfit dislocations) nelle etero-epitassie caratterizzate da elevato disaccordo cristallografico, rendendo in tal modo possibile ridurre le deformazioni ( strain ) e gli sforzi ( stress ) generati dall’etero-struttura e migliorare la qualità cristallografica dello strato di materiale semiconduttore a grande gap energetica successivamente cresciuto.
In particolare, lo strato cuscinetto, attraverso un opportuna scelta della concentrazione di Ge e dello spessore dello strato cuscinetto stesso, permette di ottenere un parametro reticolare efficace al controllo dello strain generato dalla successiva crescita epitassiale del semiconduttore a grande gap energetica desiderato.
Preferibilmente, su tale strato cuscinetto, che risulta essere in condizione rilassata rispetto al sottostante substrato di Si, viene poi depositato un sottile strato di Si strained , ossia uno straterello di Si che adegui il proprio passo reticolare a quello dello strato cuscinetto sottostante. Tale strato sottile pseudomorfico metastabile di Si funge da seme cristallino ideale per la successiva crescita epitassiale dello strato di semiconduttore a larga gap energetica, in particolare SiC, GaN, diamante.
Il substrato di partenza di Si con sovrapposto lo strato cuscinetto di SiGe, e, ove previsto, lo straterello di Si sovrapposto allo strato di SiGe, forma un “substrato virtuale” sul quale può essere cresciuto lo strato di semiconduttore a larga gap energetica.
Secondo un aspetto della presente invenzione, è fornito un metodo per la fabbricazione di una fetta di materiale semiconduttore da utilizzarsi per l’integrazione di dispositivi elettronici e/o ottici e/o optoelettronici, particolarmente ma non limitativamente dispositivi elettronici di potenza, quali ad esempio MOSFET di potenza, fotorivelatori, modulatori optoelettronici, guide d’onda passive e/o attive e simili.
Il metodo è definito nella annessa rivendicazione indipendente di metodo; caratteristiche opzionali, non ritenute essenziali, sono definite nelle rivendicazioni di metodo dipendenti.
Secondo un altro aspetto della presente invenzione, è fornita una fetta di materiale semiconduttore da utilizzarsi per l’integrazione di dispositivi elettronici e/o ottici e/o optoelettronici, particolarmente ma non limitativamente dispositivi elettronici di potenza, quali ad esempio MOSFET di potenza, fotorivelatori, modulatori optoelettronici, guide d’onda passive e/o attive e simili, come definita nella annessa rivendicazione indipendente di fetta.
Questi ed altri caratteristiche e vantaggi della presente invenzione appariranno evidenti dalla seguente descrizione particolareggiata di sue forme di realizzazione, descrizione che viene fornita a puro titolo di esempio non limitativo e che sarà condotta facendo riferimento ai disegni (non in scala), in cui:
le Figure 1A ed 1B mostrano schematicamente due fasi di un processo di fabbricazione di una fetta di materiale semiconduttore comprendente un substrato in Si e, sovrapposto al substrato, uno strato di un semiconduttore a larga gap energetica, quale ad esempio SiC, che comporta i problemi discussi in precedenza;
le Figure 2 A - 2D mostrano schematicamente alcune fasi di un metodo di produzione di una fetta di materiale semiconduttore secondo una forma di realizzazione della presente invenzione, che prevede la formazione di uno strato cuscinetto di SiGe; e
la Figura 3 mostra curve di possibili concentrazioni di Ge nello strato cuscinetto di SiGe.
Con riferimento alle figure, ed in particolare alle Figure 1A ed 1B, quando su una fetta in Si 105 viene direttamente cresciuto epitassialmente uno strato 110 di un materiale semiconduttore a larga gap energetica, come ad esempio SiC, GaN, diamante, che presenta una struttura cristallina con disaccordo reticolare relativamente elevato rispetto al sottostante cristallo di Si 105, si formano, tipicamente in modo incontrollato ed instabile, dislocazioni 115 all’interfaccia ( misfit dislocations ) fra i due cristalli, che, a causa di tale instabilità, si possono anche propagare entro lo strato in SiC 110 formando cosiddette threading dislocations 120.
Le threading dislocations 120 degradano in misura significativa la qualità del cristallo di SiC 110 e generano nello strato 110 stress, compromettendo le caratteristiche e prestazioni dei dispositivi elettronici che venissero successivamente integrati nello strato in SiC 110.
In particolare, considerando l’etero-epitassia SiC/Si, che si connota per un disaccordo reticolare del 19,72% fra i cristalli di Si e di SiC, un accordo reticolare tra 5 celle cristalline del cristallo SiC e 4 celle cristalline del cristallo Si è ottenibile grazie all’introduzione di una matrice bidimensionale di dislocazioni di misfit (parallele) all’interfaccia tra i due materiali. L’accordo reticolare che viene raggiunto in tal modo è comunque imperfetto, in quanto è presente un disaccordo residuo dello 0,3%, e tale disaccordo residuo, benché largamente inferiore al 19,72% iniziale, genera uno stress residuo nello strato di SiC 110, dando luogo a deformazioni (imbarcamenti) nella struttura di fetta complessiva ( wafer bow ), insieme ad un’intrinseca instabilità della matrice di dislocazioni che tendono per questo a trasformarsi in dislocazioni non parallele all’interfaccia (le threading dislocations, appunto), le quali, propagandosi nello strato di SiC 110, riducono la qualità cristallina ed alterano le proprietà elettriche e meccaniche dello strato di SiC stesso.
Secondo una forma di realizzazione della presente invenzione, per ovviare a tale problema, è proposto un metodo come schematicamente illustrato nelle Figure 2A - 2D.
Partendo sempre da una fetta in Si 205 (Figura 2A), ottenuta secondo le tradizionali e consolidate tecniche, sulla medesima viene epitassialmente cresciuto uno strato cuscinetto 210 di Sii-xGex, lega sub-stechiometrica di Si e Ge (Figura 2B).
La tecnica di crescita epitassiale utilizzata può ad esempio essere l’epitassia a fasci molecolari ( Molecular Beam Epitaxy o MBE). Altre tecniche di crescita epitassiale sono peraltro possibili, quali ad esempio la deposizione chimica in fase vapore ( Chemical Vapor Deposition o CVD) la CVD al plasma ( Plasma Enhanced CVD), il trasporto di vapore fisico ( Physical Vapor Transport o PVT) eccetera.
Le concentrazioni di Si e Ge nella lega Sii-xGex, ed in particolare la concentrazione di Ge, influenzano il passo del reticolo cristallino dello strato cuscinetto 210. Grazie al fatto che nella crescita epitassiale dello strato cuscinetto 210 è possibile controllare con precisione relativamente elevata la concentrazione di Ge, risulta conseguentemente possibile controllare con precisione il passo reticolare dello strato cuscinetto 210 che viene cresciuto.
Secondo la presente invenzione, la concentrazione di Ge nello strato cuscinetto 210 è scelta in modo tale da sostanzialmente “accordare” il passo reticolare dello strato cuscinetto 210 con quello del sottostante substrato in Si 205, in modo che lo strato cuscinetto 210 sia sostanzialmente indeformato, o quanto meno possibile deformato (ovverosia sia sostanzialmente “rilassato”, “ unstrained ’).
Scegliendo e controllando dunque in modo opportuno la concentrazione di Ge nello strato cuscinetto 210, è possibile controllare la generazione di dislocazioni all’ interfaccia (misfit dislocations) 215 fra lo strato cuscinetto 210 ed il substrato 205. Scegliendo poi opportunamente lo spessore dello strato cuscinetto 210 è possibile sostanzialmente mantenere le dislocazioni all’ interfaccia, evitando che in esso si formino threaded dislocations.
Più oltre nella presente descrizione verranno forniti valori esemplificativi di concentrazione di Ge e di spessore dello strato cuscinetto 210 che la Richiedente ha individuato come preferibili o quantomeno idonei a conseguire gli scopi della presente invenzione.
Opzionalmente, sullo strato cuscinetto 210 viene cresciuto uno strato relativamente sottile di copertura (cap layer) in Si 220 (Figura 2C). Come per la crescita dello strato cuscinetto 210, anche per la crescita dello strato di copertura 220 può ad esempio essere impiegata la MBE, o altre tecniche di crescita epitassiale note.
Lo strato di copertura in Si 220 che si ottiene è uno strato pseudomorfico metastabile che risulta deformato ( strained ), in quanto il suo reticolo cristallino si accorda al parametro reticolare del sottostante strato cuscinetto 210.
La previsione dello strato di copertura in Si 220 risulta conveniente nel caso in cui lo strato di materiale semiconduttore a larga gap energetica che dovrà successivamente essere cresciuto sia uno strato di SiC. In ogni caso, lo strato di copertura in Si 220 può anche non essere previsto, in particolare nel caso di altri materiali semiconduttori a larga gap energetica, come ad esempio GaN e diamante,.
Lo strato di copertura in Si 220 funge da seme cristallino per la successiva crescita epitassiale di uno strato di semiconduttore a larga gap energetica 225 (Figura 2D), quale ad esempio SiC, GaN, diamante.
Il disaccordo reticolare tra lo strato 225 ed il substrato 205 in Si varia con la temperatura utilizzata per il processo di crescita epitassiale dello strato 225 stesso. E’ dunque opportuno scegliere accuratamente la percentuali di Ge nello strato cuscinetto 210 al fine di ottimizzare la successiva deposizione dello strato 225, tenendo conto del limite superiore imposto dall'abbassamento della temperatura a cui il materiale inizia a fondere.
Lo strato epitassiale di SiC cristallino 225 può essere cresciuto sfruttando diverse tecniche. Se si utilizzano reattori CVD che sfruttano la presenza di una plasma reattivo per decomporre i precursori Si e C, il processo di crescita avviene a temperature ridotte, nell’ intervallo tra i 200 °C e gli 800 °C. Una temperatura di deposizione ridotta richiede l’introduzione di uno strato cuscinetto in SiGe 210 dal contenuto di Ge ridotto, al fine di mantenere il desiderato rapporto 5:4 fra i passi reticolari dei due cristalli. Se si utilizzano reattori CVD a pareti calde con precursori gassosi, l’intervallo di temperature di crescita del SiC varia tra i 1100°C e i 1300 °C (limite superiore imposto dalla presenza dello strato cuscinetto di SiGe).
In Figura 3 sono mostrate curve indicanti, per alcuni dei materiali che possono essere scelti per formare lo strato di semiconduttore a grande gap energetica 225, possibili concentrazioni di Ge nello strato cuscinetto 210 (in ordinata, espresse in termini di % di Ge) in funzione della temperatura con cui viene condotta la crescita epitassiale (in ordinata, espressa in °C) dello strato di semiconduttore a grande gap energetica 225. In particolare:
- la curva A in tratto pieno si riferisce al caso del SiC, con accoppiamento reticolare tra 5 celle cristalline del SiC e 4 celle cristalline del Si;
- la curva B a tratti si riferisce al caso del GaN, con accoppiamento reticolare tra 6 celle del GaN e 5 celle del Si;
- la curva C a tratti si riferisce ancora al caso del GaN, con accoppiamento reticolare di 11 celle del GaN con 9 celle del Si;
- la curva D a tratti si riferisce al caso del diamante, con accoppiamento reticolare fra 14 celle del diamante e 9 celle del Si; e
- la curva E a tratto continuo si riferisce ancora al caso del diamante, con accoppiamento reticolare tra 1 1 celle del diamante e 7 celle del Si.
Nella tabella riportata qui appresso sono riassunti possibili valori idonei di concentrazione di Ge nello strato cuscinetto 210, per i diversi materiali che sono utilizzati per formare lo strato 225, indicati nella prima colonna della tabella. L’espansione del sistema può essere “comandata” dal materiale del substrato 205, ovverosia dal Si, oppure dal materiale dello strato cuscinetto 210, ovverosia SiGe. Per “comandare” l’espansione si intende che il sistema SiGe/Si si espande secondo i coefficienti di espansione del Si oppure del SiGe. Durante la variazione di temperatura in rampa, il sistema SiGe/Si si espande/contrae secondo un coefficiente di espansione “reale” intermedio fra quello dettato dal Si e quello dettato dal SiGe. I valori riportati nella seconda colonna della tabella si riferiscono al caso estremo in cui a “comandare” l’espansione del sistema sia il SiGe, e non il substrato di Si; i valori riportati nella terza colonna della tabella si riferiscono invece all’altro caso estremo in cui a “comandare” l’espansione del sistema non sia il SiGe, ma il substrato di Si, cosa che in effetti è più probabile.
In generale la temperatura di crescita dipenderà dal processo di crescita epitassiale usato (MBE, CVD, plasma enhanced CVD, PVT, ecc.), tenendo conto della temperatura di fusione del SiGe (inferiore a quella di Si, SiC, GaN, diamante). Un possibile intervallo di temperature è da 300 a 1300 °C.
La concentrazione di Ge nello strato cuscinetto 210 potrebbe anche non essere costante, ma variare (da zero ad uno dei valori riportati in tabella), per non creare un’interfaccia instabile tra il substrato di Si e il SiGe.
Quanto allo spessore dello strato cuscinetto 210, esso è preferibilmente prossimo al cosiddetto “spessore critico”, cioè lo spessore al di sopra del quale si ha un rilassamento del SiGe attraverso la creazione di dislocazioni. Lo spessore critico dipende in misura notevole dalla concentrazione di Ge, come spiegato nell’articolo di D.R. Leadley et. al. “Analysis of hole mobility and strain in a Si/Si0.5Ge0. 5/Si metal oxide semiconductor field effect transistor”, pubblicato in Semiconductor Science. Technology 17 708 (2002). In particolare, non esistendo una teoria unica universalmente accettata né capace di descrivere correttamente tutti i risultati sperimentali, in letteratura sono stati proposti tre diversi modelli che descrivono l’andamento dello spessore critico: il modello “People & Bean” (People R. and Bean J. C., 1985, Appi. Phys. Leti. 47 322), il modello “Fischer, Osten & Richter” (Fischer A., Osten H-J and Richter H., 1994, Phys. Rev. Lett. 73 2712) ed il modello “Matthews-Blakeslee”.. A sua volta, come spiegato poc’anzi, la concentrazione di Ge dipende dal materiale che si intende poi crescere, ma in generale lo spessore critico aumenta al diminuire della percentuale di Ge. Tenendo conto dei valori di concentrazione di Ge riportati nella tabella di cui sopra, poiché il valore dello spessore critico dello strato cuscinetto 210 è fortemente dipendente dalle molteplici variabili che influenzano la crescita dello strato di SiGe, è consigliabile mantenere lo spessore dello strato cuscinetto entro un intervallo relativamente ampio, per esempio tra circa 0,1 e 10 pm, o preferibilmente entro circa 0,5 e 5 pm.
Considerando a titolo di esempio il caso di uno strato 225 in SiC, un valore adeguato di concentrazione di Ge nello strato cuscinetto 210 è tra il 10% e 20% e lo spessore dello strato cuscinetto è circa 500 nm. Con questi valori è possibile adattare il parametro reticolare ad un disaccordo di circa il 20%, con un rapporto perfetto 5aSiC/4aSiGe=l, e rendere così possibile il controllo sullo strain residuo generato all'interno del film di SiC e sulla generazione di dislocazioni di misfit. Lo strato di copertura in Si 220, deformato sul parametro reticolare del SiGe sottostante, può avere uno spessore non superiore ai 10 nm, utili per la conversione della superficie del substrato in SiC.
La fetta ottenuta mediante il metodo sopra descritto si presta ad essere utilizzata per l’integrazione di dispositivi elettronici e/o ottici e/o optoelettronici nello strato di semiconduttore a larga gap energetica 225; in particolare, è possibile integrare dispositivi elettronici di potenza, quali MOSFET, fotorivelatori, modulatori optoelettronici, guide d’onda passive e/o attive e simili.
Riassumento quindi, secondo una forma di realizzazione della presente invenzione, l’inserimento di un opportuno strato cuscinetto di SiGe permette di eliminare il disaccordo reticolare esistente fra sub strato di Si e strato di semiconduttore a larga gap energetica, ottenendo un perfetto accordo fra, ad esempio, le cinque celle cristalline del SiC e le quattro cristalline del SiGe (e lo stesso dicasi per gli altri materiali). Ciò consente di rendere più stabile e controllata la generazione di dislocazioni di misfit all’interfaccia SiC/SiGe, riducendo così l’impatto di tali difetti sulle proprietà fisiche del materiale cresciuto epitassialmente. Inoltre, si ottiene anche un benefico effetto suH’imbarcamento complessivo dell’ etero- struttura ( wafer bow).
Un'altra possibilità, sempre ottenibile attraverso un opportuna scelta della concentrazione di Ge nello strato cuscinetto 210 e dello spessore dello strato medesimo, è quella di sovra-compensare il disaccordo reticolare residuo in modo da invertire lo strato di stress del film epitassiale, portando, in questo modo, ad una localizzazione dei campi di stress nel sistema all’ interno dello strato cuscinetto 210 e contribuire così ad una ulteriore riduzione del piegamento dell’intero wafer. Infatti, lo strato cuscinetto di SiGe 210 potrebbe non eliminare del tutto lo stress del sistema, in quanto un’altra componente di stress del sistema è relativa allo stress termico, che agisce durante la fase di raffreddamento dopo il processo di crescita. Si potrebbe dunque non cercare un perfetto accordo fra i parametri reticolari dello strato epitassiale cuscinetto in SiGe 210 ed il sottostante substrato in Si 200, aumentando la concentrazione di Ge nello cuscinetto in SiGe 210 (ad esempio di un ulteriore 5-10%) per compensare l’effetto dello stress termico. In questo modo lo strato cuscinetto 210 consentirebbe di ridurre l’imbarcamento della fetta, oltre a ridurre i difetti.
L’utilizzo della lega substechiometrica Sii-xGexcome strato cuscinetto permette di far variare con continuità e in modo controllato il passo reticolare dello strato cuscinetto in modo da poter accomodare, in modo preciso, le differenze di passo reticolare esistenti fra diversi semiconduttori innovativi quali il SiC, il GaN, il diamante e il substrato di silicio (Si).
La riduzione del disaccordo reticolare residuo si traduce in un minore stress residuo conservato dall’etero-sistema, riducendo così l’imbarcamento della fetta {wafer bow ) dell’intera fetta etero-epitassiale, in modo da consentire successivi passi di processo successive fasi di processo (ad esempio litografia, pulizia meccanica) tipiche della tecnologia planare comunemente utilizzata per la realizzazione di dispositivi elettronici e/o ottici e/o optoelettronici.
La riduzione del disaccordo reticolare residuo consente inoltre il controllo ed introduce stabilità sulle dislocazioni di misfit che si generano all’interfaccia Epitassia/Sii-xGex. Si riduce, di conseguenza, la trasformazione di dislocazioni di misfit in dislocazioni threading ed in stacking faults, aumentando dunque la qualità cristallografica del materiale epitassiale.
L’utilizzo del substrato di silicio permette di abbattere radicalmente i costi di produzione, ottenere qualità cristalline superiori (essendo il substrato di silicio di elevata qualità) e larghe dimensioni degli strati epitassiali.
Il film epitassiale cresciuto, avendo un ridotto imbarcamento, un’alta qualità ed elevate dimensioni, risulta essere un seme ideale per una successiva crescita bulk di lingotti fino a 300 mm di diametro.
La presente invenzione è stata qui descritta facendo riferimento ad alcune forme di realizzazione esemplificative. I tecnici del ramo, sulla base degli insegnamenti qui forniti, potranno agevolmente individuare forme di realizzazione alternative, senza peraltro fuoriuscire dall’ambito di tutela definito dalle rivendicazioni annesse.

Claims (10)

  1. RIVENDICAZIONI 1. Metodo per fabbricare una fetta di materiale semiconduttore destinata all’utilizzo per l’integrazione di dispositivi elettronici e/o ottici e/o optoelettronici, il metodo comprendendo: - fornire una fetta di partenza di silicio cristallino (205); - sulla fetta di partenza di silicio cristallino, crescere epitassialmente uno strato cuscinetto (210) costituito da una lega sub-stechiometrica di silicio e germanio; - crescere epitassialmente sullo strato cuscinetto uno strato (225) di un materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino costituente la fetta di partenza, ove lo strato di un materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino è cresciuto fino ad avere uno spessore idoneo a costituire un substrato per l’integrazione in esso di dispositivi elettronici e/o ottici e/o optoelettronici.
  2. 2. Metodo secondo la rivendicazione 1, in cui detto materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino è un materiale scelto nel gruppo comprendente carburo di silicio, nitruro di gallio, diamante.
  3. 3. Metodo secondo la rivendicazione 2, comprendente: - prima di crescere epitassialmente sullo strato cuscinetto uno strato (225) di un materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino, crescere epitassialmente sullo strato cuscinetto uno strato sottile di copertura (220) di silicio cristallino.
  4. 4. Metodo secondo una qualunque delle rivendicazioni precedenti, in cui la concentrazione di germanio nello strato cuscinetto è scelta in funzione del materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino e della temperatura di crescita epitassiale dello strato di materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino.
  5. 5. Metodo secondo la rivendicazione 4, in cui la temperatura di crescita epitassiale dello strato di materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino è compresa fra circa 300 °C e circa 1300 °C.
  6. 6. Metodo secondo la rivendicazione 5 in quanto dipendente dalla rivendicazione 2, in cui la concentrazione di germanio nello strato cuscinetto è: - compresa fra circa il 10 % e circa il 30 %, preferibilmente fra circa il 10 % e circa il 25 %, più preferibilmente fra circa il 10 % e circa il 20 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia carburo di silicio; - compresa fra circa Γ1 % e circa il 17 %, preferibilmente fra circa Γ1 % e circa il 12 %, più preferibilmente fra circa Γ 1 % e circa il 7 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia nitruro di gallio e si desideri avere un accordo reticolare di 6 celle di nitruro di gallio con 5 celle di silicio; - compresa fra circa il 45 % e circa il 63 %, preferibilmente fra circa il 45 % e circa il 58 %, più preferibilmente fra circa il 45 % e circa il 53 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia nitruro di gallio e si desideri avere un accordo reticolare di 11 celle di nitruro di gallio con 9 celle di silicio; - compresa fra circa il 77 % e circa il 93 %, preferibilmente fra circa il 77 % e circa Γ 88 %, più preferibilmente fra circa il 77 % e circa Γ83 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia diamante e si desideri avere un accordo reticolare di 14 celle di diamante con 9 celle di silicio; - compresa fra circa il 53 % e circa il 69 %, preferibilmente fra circa il 53 % e circa il 64 %, più preferibilmente fra circa il 53 % e circa il 59 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia diamante e si desideri avere un accordo reticolare di 11 celle di diamante con 7 celle di silicio.
  7. 7. Metodo secondo la rivendicazione 6, in cui lo spessore dello strato cuscinetto è compreso fra circa 0,1 pm e 10 pm, preferibilmente fra 0,5 pm e 5 pm.
  8. 8. Metodo secondo una delle rivendicazioni da 3 a 7 in quanto dipendenti dalla rivendicazione 3, in cui lo spessore dello strato di copertura in silicio è di circa 10 nm o meno.
  9. 9. Fetta di materiale semiconduttore destinata all’utilizzo per l’integrazione di dispositivi elettronici e/o ottici e/o optoelettronici, comprendente: - una fetta di silicio cristallino (205); - uno strato epitassiale cuscinetto (210) costituito da una lega substechiometrica di silicio e germanio formato sulla fetta di silicio cristallino; - uno strato epitassiale (225) di un materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino costituente la fetta di silicio cristallino, ove lo strato di materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino ha uno spessore idoneo a costituire un substrato per l’integrazione in esso di dispositivi elettronici e/o ottici e/o optoelettronici.
  10. 10. Fetta di materiale semiconduttore secondo la rivendicazione 9, in cui lo spessore dello strato cuscinetto è compreso fra circa 0,1 pm e 10 pm, preferibilmente fra 0,5 pm e 5 pm e la concentrazione di germanio nello strato cuscinetto è: - compresa fra 10 % e circa il 30 %, preferibilmente fra circa il 10 % e circa il 25 %, più preferibilmente fra circa il circa il 10 % e circa il 20 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia carburo di silicio; - compresa fra circa 1’ 1 % e circa il 17 %, preferibilmente fra circa 1’ 1 % e circa il 12 %, più preferibilmente fra circa l’ I % e circa il 7 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia nitruro di gallio e si desideri avere un accordo reticolare di 6 celle di nitruro di gallio con 5 celle di silicio; - compresa fra circa il 45 % e circa il 63 %, preferibilmente fra circa il 45 % e circa il 58 %, più preferibilmente fra circa il 45 % e circa il 53 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia nitruro di gallio e si desideri avere un accordo reticolare di 11 celle di nitruro di gallio con 9 celle di silicio; - compresa fra circa il 77 % e circa il 93 %, preferibilmente fra circa il 77 % e circa Γ88 %, più preferibilmente fra circa il 77 % e circa Γ83 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia diamante e si desideri avere un accordo reticolare di 14 celle di diamante con 9 celle di silicio; - compresa fra circa il 53 % e circa il 69 %, preferibilmente fra circa il 53 % e circa il 64 %, più preferibilmente fra circa il 53 % e circa il 59 % nel caso il materiale semiconduttore a gap energetica maggiore di quella del silicio cristallino sia diamante e si desideri avere un accordo reticolare di 11 celle di diamante con 7 celle di silicio.
IT001421A 2011-07-28 2011-07-28 Fabbricazione di fette di materiale semiconduttore a larga gap energetica per l?integrazione di dispositivi elettronici e/o ottici e/o optoelettronici ITMI20111421A1 (it)

Priority Applications (4)

Application Number Priority Date Filing Date Title
IT001421A ITMI20111421A1 (it) 2011-07-28 2011-07-28 Fabbricazione di fette di materiale semiconduttore a larga gap energetica per l?integrazione di dispositivi elettronici e/o ottici e/o optoelettronici
PCT/EP2012/064602 WO2013014188A1 (en) 2011-07-28 2012-07-25 Manufacturing of wafers of wide energy gap semiconductor material for the integration of electronic and/or optical and/or optoelectronic devices
EP12747990.5A EP2737521B1 (en) 2011-07-28 2012-07-25 Manufacturing of wafers of wide energy gap semiconductor material for the integration of electronic and/or optical and/or optoelectronic devices
US14/235,430 US20140264385A1 (en) 2011-07-28 2012-07-25 Manufacture of wafers of wide energy gap semiconductor material for the integration of electronic and/or optical and/or optoelectronic devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT001421A ITMI20111421A1 (it) 2011-07-28 2011-07-28 Fabbricazione di fette di materiale semiconduttore a larga gap energetica per l?integrazione di dispositivi elettronici e/o ottici e/o optoelettronici

Publications (1)

Publication Number Publication Date
ITMI20111421A1 true ITMI20111421A1 (it) 2013-01-29

Family

ID=44872477

Family Applications (1)

Application Number Title Priority Date Filing Date
IT001421A ITMI20111421A1 (it) 2011-07-28 2011-07-28 Fabbricazione di fette di materiale semiconduttore a larga gap energetica per l?integrazione di dispositivi elettronici e/o ottici e/o optoelettronici

Country Status (4)

Country Link
US (1) US20140264385A1 (it)
EP (1) EP2737521B1 (it)
IT (1) ITMI20111421A1 (it)
WO (1) WO2013014188A1 (it)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3013149B1 (fr) * 2013-11-12 2017-01-06 Commissariat Energie Atomique Cellule photovoltaique a hereojonction de silicium
WO2018049076A2 (en) * 2016-09-07 2018-03-15 The Government Of The United States Of America As Represented By The Secretary Of The Navy Silicon carbide electromechanical structure, devices and method
US11309177B2 (en) 2018-11-06 2022-04-19 Stmicroelectronics S.R.L. Apparatus and method for manufacturing a wafer
IT201900015416A1 (it) 2019-09-03 2021-03-03 St Microelectronics Srl Apparecchio per la crescita di una fetta di materiale semiconduttore, in particolare di carburo di silicio, e procedimento di fabbricazione associato

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030132433A1 (en) * 2002-01-15 2003-07-17 Piner Edwin L. Semiconductor structures including a gallium nitride material component and a silicon germanium component
US20070178676A1 (en) * 2006-01-30 2007-08-02 Hitachi, Ltd. Method of forming semiconductor multi-layered structure
US20080173895A1 (en) * 2007-01-24 2008-07-24 Sharp Laboratories Of America, Inc. Gallium nitride on silicon with a thermal expansion transition buffer layer

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
US7510938B2 (en) * 2006-08-25 2009-03-31 Freescale Semiconductor, Inc. Semiconductor superjunction structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030132433A1 (en) * 2002-01-15 2003-07-17 Piner Edwin L. Semiconductor structures including a gallium nitride material component and a silicon germanium component
US20070178676A1 (en) * 2006-01-30 2007-08-02 Hitachi, Ltd. Method of forming semiconductor multi-layered structure
US20080173895A1 (en) * 2007-01-24 2008-07-24 Sharp Laboratories Of America, Inc. Gallium nitride on silicon with a thermal expansion transition buffer layer

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ZHANG C ET AL: "Characteristics of beta-SiC/Si heterojunction with a SiGe buffer film", MICROELECTRONICS JOURNAL, MACKINTOSH PUBLICATIONS LTD. LUTON, GB, vol. 39, no. 8, 1 August 2008 (2008-08-01), pages 1080 - 1082, XP022822884, ISSN: 0026-2692, [retrieved on 20080509], DOI: 10.1016/J.MEJO.2008.01.044 *

Also Published As

Publication number Publication date
EP2737521B1 (en) 2016-06-15
EP2737521A1 (en) 2014-06-04
US20140264385A1 (en) 2014-09-18
WO2013014188A1 (en) 2013-01-31

Similar Documents

Publication Publication Date Title
CN104137226B (zh) 适用于具有异质衬底的iii族氮化物器件的缓冲层结构
KR102016046B1 (ko) 실리콘 또는 유사 기판 위에 갈륨 질화물의 두꺼운 에피택셜 층을 제조하는 방법 및 상기 방법을 이용하여 얻어진 층
US7323764B2 (en) Buffer structure for modifying a silicon substrate
US20170047223A1 (en) Epitaxial growth of gallium arsenide on silicon using a graphene buffer layer
CN105684132B (zh) 缓和应力的无定形SiO2中间层
JP2012503340A (ja) エピタキシャル層の成長によるデバイス形成
Severino et al. 3C-SiC film growth on Si substrates
KR20180014729A (ko) 헤테로에피택시를 위한 응력 제어
Kohen et al. The role of AsH3 partial pressure on anti-phase boundary in GaAs-on-Ge grown by MOCVD–Application to a 200 mm GaAs virtual substrate
KR20200046623A (ko) 스텝업 전처리 방식을 이용한 α-Ga2O3 박막 제조 방법
US6995076B2 (en) Relaxed SiGe films by surfactant mediation
EP1437765B1 (en) Production method for semiconductor substrate and production method for field effect transistor
JPWO2016092887A1 (ja) 炭化珪素半導体装置
JP2006080278A (ja) 歪みシリコンウエハおよびその製造方法
ITMI20111421A1 (it) Fabbricazione di fette di materiale semiconduttore a larga gap energetica per l?integrazione di dispositivi elettronici e/o ottici e/o optoelettronici
US7198997B2 (en) Method for producing semiconductor substrate, method for producing field effect transistor, semiconductor substrate, and field effect transistor
CN110663099A (zh) SiC外延晶片及其制造方法
WO2017199792A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置
KR20150107104A (ko) 탄화 규소 에피택셜층의 성장 방법 및 전력 소자
Liaw et al. Epitaxial GaN films grown on Si (1 1 1) with varied buffer layers
Gunji et al. Strain relaxation mechanisms in compressively strained thin SiGe-on-insulator films grown by selective Si oxidation
Lin et al. Influence of double AlN buffer layers on the qualities of GaN films prepared by metal—organic chemical vapour deposition
Cui et al. The property optimization of n-GaN films grown on n-SiC substrates by incorporating a SiN x interlayer
JP2014175598A (ja) 化合物半導体積層体及び半導体装置
Cheng et al. Low threading-dislocation-density Ge film on Si grown on a pitting Ge buffer layer